JP4530769B2 - ゲート制御装置 - Google Patents

Description

この発明は、複数のサイリスタを直列接続してなるサイリスタバルブに対して、特に系統事故などによりターンオフ後の余裕角が不足した場合に確実にサイリスタを保護するゲート信号を出力できるゲート制御装置に関する。

主として耐電圧性を高めるため、複数のサイリスタを直列接続して構成したサイリスタアーム（以下サイリスタバルブという）がある。このようなサイリスタバルブを同時に制御するためにゲート制御装置が用いられている。
従来のゲート制御装置は例えば特許文献１の第４図に開示されているものがある。同図の説明は特許文献１に詳細に示されているが、本願発明の理解を助けるため、以下に簡単に説明を行う。特許文献１の第４図においてＳ１〜Ｓｎは直列接続されサイリスタバルブを構成する複数個のサイリスタ、Ｐ，Ｎは直列接続されたサイリスタバルブの両端の端子、Ｒ１〜ＲｎとＣ１〜Ｃｎは個々のサイリスタの分担電圧を均等化するため、個々のサイリスタに並列に接続された抵抗とコンデンサである。
ＩＶはサイリスタに逆電圧が印加されたことを検出する逆電圧検出手段、ＦＶはサイリスタに順電圧が印加されたことを検出する順電圧検出手段、Ｔは逆電圧検出信号で動作する点弧余裕角検出タイマ、ＣＣはサイリスタバルブの導通指令（ＯＮ信号）を出力する導通制御回路、ＦＦは前記導通指令によりセットされ前記タイマの出力信号でリセットされるフリップフロップ回路、ＡＮは前記フリップフロップの状態信号と順電圧検出手段（ＦＶ）の出力信号とのＡＮＤをとるＡＮＤ回路、ＤＦはＡＮＤ回路の出力の立上りをとらえてパルスを出力する微分回路、ＰＡは前記パルスを増幅して所定時間長さのゲート信号を出力するパルスアンプ回路、ＰＴはパルスアンプ回路ＰＡの出力パルスを絶縁して各サイリスタ素子のゲートに加えるパルストランスである。

従来のゲート制御装置の課題について説明するため、図７に特許文献１の第４図の回路を論理回路で構成した例を示す。図７の各部符号は特許文献１の第４図の符号に合わせて図示している。順電圧検出手段ＦＶは、直列接続されたｎ個のサイリスタＳ１〜Ｓｎに順電圧が印加されたことを示すサイリスタ順電圧信号ＦＶ１〜ＦＶｎを入力し、これらの全信号のＯＲ条件で順電圧信号(以下ＦＶ信号)を出力するＯＲ回路で構成されている。即ち、どれか１つでもサイリスタに順電圧が掛かっていると順電圧検出する。また、逆電圧検出手段ＩＶは直列接続されたｎ個のサイリスタのうち、逆回復電荷量の多いサイリスタから順に４個（ここでは仮に４個で説明する）のサイリスタを選びそれらのサイリスタに逆電圧が印加されたことを示すサイリスタ逆電圧信号ＩＶ１〜ＩＶ４を入力し、これらのいずれかが立ち上がった時点でセットし、これらのいずれかが立ち下がった時点でリセットする第１フリップフロップ回路１００で構成し、第１フリップフロップ回路１００の状態を逆電圧信号（以下ＩＶ信号）として出力する。
第１フリップフロップ回路１００は特許文献１の第４図のフリップフロップＦＦとは別のものである。

図７の回路は次の条件でゲート信号を出力する。即ち、１）順電圧検出回路ＦＶが少なくとも１個以上のサイリスタに順電圧がかかっていることを検出し−ＡＮＤ−２）フリップフロップＦＦがセット状態にある。
そして、ＦＦがセットされている条件は、３）現在または過去に導通制御回路ＣＣからセット信号が出力され、その後、逆電圧検出回路ＩＶからのリセット信号がまだ到着していないという条件である。

次に従来装置における余裕角不足時のサイリスタバルブ保護動作について説明する。サイリスタは、一般にターンオフ後に素子に逆電圧が所定時間以上の長さ（これを余裕角という）に渡って印加されないと（即ち余裕角不足の場合）完全にターンオフできないという特性を持っている。しかも、この時間は素子によってばらつきがあるため、例えば、系統事故などに伴って電源の電圧波形に異常が生じるなどして、サイリスタ素子に印加される逆電圧時間が短くなると、一部の素子はターンオフできるが、一部の素子はターンオフできないというような状態が生じる場合がある。そのような現象が生じた場合には、サイリスタバルブの全電圧（ＰＮ間電圧）がターンオフした素子に印加されて素子が故障する恐れがある。このような不具合を防止するため、逆電圧時間を常時監視し、これが所定の値以下となったとき、全素子にゲート信号を与えて全素子を再点弧させる。

この保護ロジックは、図７の点弧余裕角検出タイマＴの設定時間をサイリスタがターンオフできる時間（Ｔ０）より長く設定し、逆電圧時間がＴ０より短い素子があって、ＩＶ信号がＴＯより早い時点で変化した場合は、フリップフロップＦＦのリセットを行なわず、ＦＶ信号が入力されればゲート信号を出せるようにしておくことで実現している。なお、逆電圧を検出するサイリスタとしてはＳ１〜Ｓｎの中で逆回復電荷量の最も大きい素子（逆電圧印加時間がアーム内で最も短い素子）を代表素子として選択するなどの回路構成が用いられることが多い。代表素子の数は１個以上ｎ個までの任意の数が用いられる。

以下、実施の形態の説明を含めて、理解を助けるため、サイリスタはＳ１〜Ｓｎまで逆回復電荷量の多い順に（逆電圧印加時間がアーム内で短い素子の順に）並んでいるものとし、Ｓ１〜Ｓ４を代表として選択したと仮定した説明をおこなう。
図８は系統電圧に大きな歪みがある場合の従来装置の動作を説明する波形説明図である。図中、ＩＶ１はアーム中で逆回復電荷量（以下Ｑｒｒとも言う）が最大の素子(Ｓ１)の逆電圧検出信号（ＩＶ検出信号）を示し、ＩＶ２は２番目にＱｒｒの大きい素子(Ｓ２)のＩＶ検出信号を示す。
ＦＶ１はＳ１素子の順電圧検出信号（ＦＶ検出信号）。ＦＶ２はＳ２素子のＦＶ検出信号を示す。
たとえば、図８に示すようにターンオフ直後（図中（２）で示すタイミング）のバルブＰＮ間に図示（３）と（５）のタイミングで高周波の電圧変動が重畳したとする。このような場合、図中の（１）〜（９）の時点で、以下のような動作となる。

（１）図示しない他の相のサイリスタに導通指令（０Ｎ信号）が与えられ、その相のサイリスタが０Ｎ動作を開始することにより、説明の対象とする相の転流動作が始まりアーム電流が減少し始める（図の「バルブ電流」参照）。このとき、当然、現在の点弧相には導通制御回路ＣＣからの導通指令が無くなっていることにより、フリップフロップＦＦ（ＳＥＴ優先）のＳＥＴ信号は「Ｌ」となっている。フリップフロップＦＦはセット優先であるし、この時点ではＩＶが逆電圧を検出していないからリセット信号も「Ｌ」であるため、ＦＦはセットされたままでＦＦ出力は「Ｈ」である。
（２）アーム電流が負になりサイリスタＳ１〜Ｓｎが逆回復すると、各素子にはＡＣ電圧を分圧した逆電圧が印加される。逆回復電荷量が大きい素子Ｓ１は印加される逆電圧が小さく、逆回復電荷量が小さい素子ほど印加される逆電圧が大きく、図に示すＳ１，Ｓ２，Ｓｎなどのように異なるレベルとなる。このとき、Ｓ１やＳ２の逆電圧ＩＶ１やＩＶ２が検出され、ＩＶ信号が「Ｈ」となる。
（３）このタイミングで振動電圧が印加（図中の「電圧変動」参照）されたとする。振動電圧の大きさはＳ１の電圧が正に反転し、Ｓ２の電圧はほぼゼロ、他の素子の電圧は逆のままとなる程度であったと仮定する。即ち、ＡＣ電圧が振動してＳ１に印加される電圧が正電圧となると、Ｓ１の順電圧ＦＶ１が検出されＦＶ信号は「Ｈ」となり、ＦＦはセットされたままであるのでゲート信号が出力されて、Ｓ１はターンオンしてＳ１の素子電圧はゼロとなる。 このときＩＶ信号は一旦「Ｌ」となる。

（４）Ｓ２の印加電圧が振動により逆電圧が一旦検出されなくなった後、再度逆電圧検出状態となり、ＩＶ信号は再度「Ｈ」となりタイマＴは時間カウントを開始する。
（５）Ｓ２の逆電圧印加期間がＴＯを超過する前にＡＣ電圧が振動（ここでは電圧が下がる方向と仮定）してＳ１がオフし、正電圧印加となって順電圧ＦＶ１のみが再び検出される。この時点ではＦＦはまだセットされた状態にあるため、再びゲート信号が出力される。ゲート信号は所定の時間長さ（ＴＧ）の期間出力される。
（６）Ｓ２の逆電圧印加期間がＴＯを超過し、点弧余裕角検出タイマＴは出力を出してＦＦをリセットする。ＦＦがリセットされた後はＦＶ信号が出力されてもゲート信号は新たには出力されないが、直前に出力されたゲート信号はＦＦがリセットされてもＴＧの期間の間は継続して出力されている。
（７）上記(５)のゲート信号により、その間に、順次正電圧が印加された時点でほとんどの素子がターンオンする。しかしＴＧ間のゲート信号が終了するまでアーム全体の電圧は負であるから、少なくともどれか１個の素子には逆電圧が印加されていることになり、その素子はターンオンしない。 （８）アーム電圧が正となり、それまでにオンしていない残り素子が順電圧印加となった時点でＦＶｎが検出されＦＶ信号が出力される。しかし、 ＦＦがリセットされている
ため新たなゲート信号は出力されない。
（９）（７）に示したターンオンしなかった素子に全電圧が集中し、過電圧となって、この素子が故障する。
図８の（９）のタイミングの右側に「ゲート信号なし」と記載しているのは、課題の理解を助けるため、（９）のタイミングでゲート信号が出力されないことを明記したものである。
特公昭５３−３３４５９号公報（第８頁、第４図）

従来のゲート制御装置は以上のように構成されているので、系統電圧に大きな歪みがない状態では、余裕角不足の際の素子保護は正常に動作する。しかし事故時などの系統交流電圧波形には周波数の高い振動電圧が発生することがあり、波形図によって詳細に説明したように、最初の振動電圧でタイマが時間カウントを開始し、２回目の振動電圧付近で丁度タイマがタイムアップしてしまうような時間間隔で振動電圧が印加されると、アーム内の一部の素子がターンオンできず、保護されない場合があるという課題があった。

この発明は上記のような課題を解決するためになされたものであり、系統側で過大な振動電圧が発生した場合にもサイリスタバルブの全素子を完全にターンオンさせて保護することができるゲート制御装置を得ることを目的とする。

この発明に係るゲート制御装置は、複数のサイリスタ素子を直列接続してなるサイリスタバルブ、
前記サイリスタ素子の少なくとも１つに逆電圧が印加されていることを検出して出力する逆電圧検出手段、
前記逆電圧検出手段の出力に対応して、計時を開始し、前記計時が予め定めたタイマ設定時間に達したとき信号を出力する点弧余裕角検出タイマ、
指令された前記サイリスタバルブの導通指令信号をセット信号とし、前記点弧余裕角検出タイマの出力信号をリセット信号とするフリップフロップ回路、
前記サイリスタ素子の少なくとも一つに順電圧が印加されていることを検出する順電圧検出手段、
前記順電圧検出手段の検出信号と前記フリップフロップ回路の状態信号との論理積で前記サイリスタバルブにゲート信号を所定時間出力するとともに、前記ゲート信号により前記点弧余裕角検出タイマをリセットするゲート信号出力回路を備えたものである。

この発明によれば、サイリスタ素子に印加される系統の電圧に振動電圧が重畳した場合にも、ゲート信号が出力されればその時点で点弧余裕角検出タイマがゼロにリセットされ、再度ＦＶ信号がＴ０以上検出されるまではＦＦがセットされた状態を継続するため、バルブ全体が順バイアス状態となり、逆電圧印加時間がもっとも長い素子ＳｎがＦＶ信号ＦＶｎを検出した時点でもゲート信号を確実に出力できるようになるので、全ての素子を確実に保護することができる。

実施の形態１．
以下、この発明の実施の形態１を図１〜図３に基づいて説明する。
図１はサイリスタバルブとゲート制御装置の接続関係、及びゲート制御装置の構成を示すブロック図である。
図１においてＳ１〜Ｓｎは直列接続されサイリスタバルブを構成する複数個のサイリスタ、Ｐ、Ｎは直列接続された複数のサイリスタバルブの両端の端子、Ｒ１〜ＲｎとＣｌ〜Ｃｎはサイリスタの分担電圧を均等化するため各サイリスタに並列に接続された抵抗とコンデンサ、ＲＶはサイリスタに逆電圧が印加されたことを検出する逆電圧検出手段（特許文献１ではＩＶと呼ばれている）である。ＦＶはサイリスタに順電圧が印加されたことを検出する順電圧検出手段、Ｔは逆電圧検出手段の出力である逆電圧信号（ＲＶ信号）が入力され、入力が「Ｈ」状態である期間だけ計時動作し、リセット信号により計時をゼロにリセットするリセット付き点弧余裕角検出タイマ（以下、点弧余裕角検出タイマという）である。
ＣＣはサイリスタバルブの導通指令を出力する導通制御回路、ＦＦは前記導通指令によりセットされ前記タイマの出力信号でリセットされるフリップフロップ、ＡＮＤは前記フリップフロップＦＦの状態信号と順電圧検出手段ＦＶの出力信号とのＡＮＤをとるＡＮＤ回路、ＯＳはＡＮＤ回路の立上りで所定時間（以下、ＴＧとする）のゲート信号を出力するワンショット回路、ＥＯは前記ゲート信号を光信号に変換し、光ファイバーＬＧ１〜ＬＧｎを介してサイリスタＳ１〜Ｓｎのゲートに与える変換回路である。
図１の回路構成要素は前述の特許文献１の第４図の構成要素と同種の要素を用いている（図１のワンショット回路ＯＳは特許文献１のＤＦと、ＲＶはＩＶと、ＥＯはＰＡと同じである。）が、接続はＯＳの出力（ゲート信号）をタイマＴに接続して、ゲート信号によりタイマをリセットする構成としている点が異なっている。なお、導通制御回路ＣＣは本発明のゲート制御装置には含まれず、外部に設置されていても良い。

フリップフロップＦＦはセット優先であり、セット信号が入力されている期間はセット状態を継続し、前記セット信号が無い条件でリセット信号が入力された時にリセット状態に移行する。
図２は図１の順電圧検出手段ＦＶおよび逆電圧検出手段ＲＶを含むゲート制御装置の構成をより具体的に示したものである。図２に示す回路から順電圧検出手段ＦＶ、逆電圧検出手段ＲＶおよび導通制御回路ＣＣを除いた部分は本発明に言うゲート信号出力回路である。
順電圧検出手段ＦＶは直列接続されたｎ個のサイリスタＳ１〜Ｓｎに順電圧が印加されたことを示すサイリスタ順電圧信号ＦＶ１〜ＦＶｎを入力し、これらの全信号のＯＲ条件で順電圧信号（以下ＦＶ信号）を出力するＯＲ回路で構成されている。また、逆電圧検出手段ＲＶは直列接続されたn個のサイリスタのうち、逆回復電荷量の多いサイリスタから
順に４個（後述するが４個に限定はしない）のサイリスタを選び、それらのサイリスタに逆電圧が印加されたことを示すサイリスタ逆電圧信号ＲＶ１〜ＲＶ４を入力し、これらのいずれかが立ち上がった時点でセットし、これらのいずれかが立ち下がった時点でリセットするリセット優先の第１フリップフロップ１００で構成し、第１フリップフロップ１００の状態信号を逆電圧信号（以下ＲＶ信号）として出力する。

次に動作について説明する。
図３は、従来の課題の説明に際して示した図８と同じ電圧変動が系統電圧に重畳された場合における、図２のゲート制御装置の動作を説明する波形図である。以下、図中（１）〜（９）の時点での動作を図に従って説明する。
（１）最初、図１のサイリスタは全てオンし、アーム電流が流れている状態であるとする。図示していない他のサイリスタアームの素子に導通信号が与えられ、その素子がターンオンすることにより、図１のサイリスタＳ１〜Ｓｎに転流動作が始まりアーム電流が減少し始める。このとき、図１のサイリスタの点弧相の導通信号（ＣＣの信号ＯＮ）がなくなる。しかしＦＦはＳＥＴ優先であり、ＲＥＳＥＴ信号がまだ「Ｌ」であるため、セットされたままでＦＦ出力は「Ｈ」のままである。
（２）アーム電流が負になりサイリスタ素子Ｓ１〜Ｓｎが逆回復すると、各素子にはＡＣ電圧を分圧した逆電圧が印加される。図にＳ１〜Ｓｎとして示すように逆回復電荷量が最も大きい素子(Ｓ１)は印加される逆電圧が最も小さく、逆回復電荷量が小さい素子ほど印加される逆電圧が大きい。このとき、Ｓ１、Ｓ２の逆電圧ＲＶ１，ＲＶ２が検出され、ＲＶ信号が「Ｈ」となる。
（３）ＡＣ電圧に図中に電圧変動として示す振動が印加されたとする。印加された振動の振幅はＳ１の電圧が正に、Ｓ２の電圧がほぼゼロに、他の素子の電圧は負のままとなる程度であったと仮定する。Ｓ１に印加される電圧が正電圧となると、Ｓ１のＦＶ信号ＦＶ１が検出されＦＶ信号は「Ｈ」となり、フリップフロップＦＦはセットされたままであるので、ゲート信号が出力され，Ｓ１はターンオンして電圧はほぼゼロとなる。このとき、ＲＶ信号は、一旦「Ｌ」となる。ゲート信号が出たとき、ゲート信号によって点弧余裕角検出タイマＴは０にリセットされ、ゲート信号が無くなり、かつ、ＲＶ信号が出力されている時点から計時動作を再開する。

（４）Ｓ２の印加逆電圧ＲＶ２が振動によって、一旦検出されなくなった後、再度逆電圧印加状態となり、ＲＶ信号は再度「Ｈ」となり、点弧余裕角検出タイマＴが時間カウントを開始する。
（５）点弧余裕角検出タイマＴの計時時間がＴＯを超過する前に、今度はＡＣ電圧が負方向に振動してＳ１がターンオフし、その後に正電圧印加となってＦＶ１が再び検出される。この時点ではフリップフロップＦＦはリセットされていないセット状態にあるため、再びワンショット回路ＯＳがゲート信号を出力する。このワンショット回路ＯＳ出力によって点弧余裕角検出タイマＴがふたたび０にリセットされ、フリップフロップＦＦはセット状態を更に維持する。
（６）Ｓ２の印加電圧が正に変化する時点で、Ｓ２の逆電圧信号ＲＶ２が無くなり以後点弧余裕角検出タイマＴの計時は０のままとなる。したがってフリップフロップＦＦにはリセット信号が出されずにセットされたままとなる。
（７）フリップフロップＦＦがセット状態であるため、素子は順次正電圧が印加され順電圧が検出されるたびにゲート信号が出力され、点弧余裕角検出タイマＴはたとえ計時条件がそろっていてもその都度リセットされるので、フリップフロップＦＦはリセットされずにセット状態が維持される。このときアーム全体の電圧は負であり、少なくとも１個の素子には逆電圧が印加されており、その素子はターンオンしないで残っている。
（８）アーム全体の電圧が正電圧となり、ターンオンしていない最後の素子が順電圧印加となった時点でもフリップフロップＦＦがまだセットされているため、引続きゲート信号が出力される。
（９）全素子が正常にターンオンする。

以上の説明では点弧余裕角検出タイマＴは途中でリセットされるので、何の役にも立っていないようであるが、無論、振動電圧が加わらない正常な状態では、背景技術で説明した本来の役にたっている。
以上のようにこの発明の実施形態１の回路によれば、系統電圧に大きな振動が発生した場合においても、バルブ全体が順バイアス状態となる時点、即ち、最後に逆回復する素子ＳｎがＦＶ信号ＦＶｎを検出した時点でもゲート信号を確実に出力できるようになるので、全ての素子を確実に保護することができる。
また、順電圧検出手段（ＦＶ）としてｎ個の素子のいずれかで順電圧が検出されても順電圧信号（ＦＶ信号）が出るので、どの素子が順電圧を検出しても確実にゲート信号を出力でき、素子を完全に保護することが出来る。

実施の形態２．
図４はこの発明の実施の形態２を示すゲート制御装置の回路構成図である。実施の形態１の図２の回路に加えて、導通指令信号ＯＮとゲート信号とのＯＲ論理をとるＯＲ回路を追加しており、このＯＲ回路の出力をフリップフロップＦＦのセット入力としている。フリップフロップＦＦはセット優先であり、セット信号が入力されている期間はセット状態を継続し、前記セット信号が無い条件でリセット信号が入力された時にリセット状態に移行する。
図４の回路の動作について説明する。
極まれなケースではあるが点弧余裕角検出タイマＴが計数値ＴＯになると同時にＦＶ１が検出された場合、実施形態１の回路構成ではゲート信号が出力され、かつフリップフロップＦＦもリセットされる可能性がある。このような場合は、ゲート信号がＴＧ期間だけ出た後に順電圧検出される素子にはゲート信号が出力されず、一部の素子がターンオンできずに故障する可能性がある。
これを防止するため、図４ではＯＲ回路を追加している。ＯＲ回路を迫加することによりゲート信号が出力されたとき、フリップフロップＦＦにセット信号が入力されるので、たとえ、微妙なタイミング差で点弧余裕角検出タイマＴが出力してフリップフロップＦＦがリセットされたとしても、フリップフロップＦＦが再セットされ、その後ＦＶ信号が出ればゲート信号が出力される。

以上のようにこの発明の実施形態２の回路によれば、系統電圧に大きな振動が発生した場合においてもバルブ全体が順バイアス状態となり、最後の素子ＳｎがＦＶ信号ＦＶｎを検出した時点でもゲート信号をより確実に出力できるようになるので、素子を確実に保護することができる。フリップフロップＦＦをセット優先とすることで、上記のセット状態維持がより確実にできる。

実施の形態３．
なお、上記実施の形態１の図２、あるいは実施形態２の図４の逆電圧検出手段ＲＶの具体的回路を、図５の構成のようにしても同様の効果を奏する。図５のものでは４個の代表素子のうち少なくとも２個で逆電圧が検出されている場合に逆電圧信号（ＲＶ信号）を出力する構成となっている。この構成の場合、代表素子の数は２個以上ｎ個までの任意の数でよい。図５のような構成に本発明を適用する場合、代表素子数が３以上で同様の効果が得られる。

実施の形態４．
図６はこの発明の実施の形態１および２における点弧余裕角検出タイマＴの具体的な一構成例を示すブロック図である。
図において、１は論理を反転させるＮＯＴ回路、２は入力の論理和をとるＯＲ回路、３は一定周波数のパルスを出力する発信器、４は入力の論理積をとるＡＮＤ回路、５は入力パルスが入力されるたびにカウント値を１だけ増加させてパルス数を計数するカウンタ、６はコンパレータ、７は余裕角設定値ＴＯをセットする設定器である。カウンタはＦＶ信号が「Ｈ」となると発信器３の出力パルスをカウントし、このカウント値がＴＯに達すると出力を「Ｈ」とする。ＲＶ信号が「Ｌ」となるか、ゲート信号が「Ｈ」となるとカウンタの計数値はゼロにリセットされた状態となる。

この発明の実施形態１によるサイリスタバルブのゲート制御装置構成図である。 この発明の実施形態１の詳細構成図である。 この発明の動作を説明する動作波形図である。 この発明の実施形態２の詳細構成図である。 本発明を構成する逆電圧検出手段の別の構成図である。 この発明を構成する点弧余裕角検出タイマの一構成図である。 従来の課題の発生原因を説明するための構成図である。 従来の課題の発生原因を説明するための動作説明図である。

Ｓ１〜Ｓｎ サイリスタ素子、 Ｐ，Ｎ サイリスタバルブの入力端子、
Ｒ１〜Ｒｎ 抵抗、 Ｃ１〜Ｃｎ コンデンサ、
ＲＶ 逆電圧検出手段、 ＦＶ 順電圧検出手段、
Ｔ 点弧余裕角検出タイマ、 ＣＣ 導通制御回路、
ＦＦ フリップフロップ、 ＡＮＤ ＡＮＤ回路、 ０Ｓ ワンショット回路、 ＥＯ 変換回路、 ＬＧ１〜ＬＧｎ 光ファイバー、 １００ フリップフロップ回路。

Claims (8)

1. 複数のサイリスタ素子を直列接続してなるサイリスタバルブ、
   前記サイリスタ素子の少なくとも１つに逆電圧が印加されていることを検出する逆電圧検出手段、
   前記逆電圧検出手段の出力に対応して、計時を開始し、前記計時が予め定めたタイマ設定時間に達したとき信号を出力する点弧余裕角検出タイマ、
   指令された前記サイリスタバルブの導通指令信号をセット信号とし、前記点弧余裕角検出タイマの出力信号をリセット信号とするフリップフロップ回路、
   前記サイリスタ素子の少なくとも一つに順電圧が印加されていることを検出する順電圧検出手段、
   前記順電圧検出手段の検出信号と前記フリップフロップ回路の状態信号との論理積で前記サイリスタバルブにゲート信号を所定時間出力するとともに、前記ゲート信号により前記点弧余裕角検出タイマをリセットするゲート信号出力回路を備えたことを特徴とするゲート制御装置。
2. 複数のサイリスタ素子を直列接続してなるサイリスタバルブ、
   前記サイリスタ素子の少なくとも１つに逆電圧が印加されていることを検出する逆電圧検出手段、
   前記逆電圧検出手段の出力に対応して、計時を開始し、前記計時が予め定めたタイマ設定時間に達したとき信号を出力する点弧余裕角検出タイマ、
   指令された前記サイリスタバルブの導通指令と後記ゲート信号との論理和をセット信号とし、前記点弧余裕角検出タイマの出力をリセット信号とするフリップフロップ回路、
   前記サイリスタ素子の少なくとも１つに順電圧が印加されていることを検出する順電圧検出手段、
   前記順電圧検出手段の検出信号と前記フリップフロップ回路の状態信号との論理積で前記サイリスタバルブにゲート信号を所定時間出力するとともに、前記ゲート信号により前記点弧余裕角検出タイマをリセットするゲート信号出力回路を備えたことを特徴とするゲート制御装置。
3. 前記点弧余裕角検出タイマの前記タイマ設定時間は、前記複数のサイリスタ素子のそれぞれの逆回復時間の内、最も長い時間以上に設定されたことを特徴とする請求項１または２記載のゲート制御装置。
4. 前記フリップフロップ回路は、前記セット信号が入力されているときは前記リセット信号の有無にかかわらずセット状態を継続し、前記セット信号が無い条件で、かつ、前記リセット信号が入力された時にリセット状態に移行するセット優先特性を備えたことを特徴とする請求項１または２に記載のゲート制御装置。
5. 前記逆電圧検出手段は前記複数のサイリスタ素子の中から任意のサイリスタ素子を選定し、選定したサイリスタ素子のいずれかに逆電圧が印加されたとき逆電圧信号の出力を開始し、前記選定したサイリスタ素子のいずれかに逆電圧が印加されなくなったとき逆電圧信号の出力を停止するリセット優先特性を有する第１のフリップフロップ回路を備えたことを特徴とする請求項１または２に記載のゲート制御装置。
6. 前記複数のサイリスタ素子の個数は３個以上であり、前記逆電圧検出手段は前記複数のサイリスタ素子の中から任意の３個以上の素子を選定し、該選定素子のうち２個以上の素子に逆電圧が印加されているとき逆電圧信号を出力することを特徴とする請求項１または２記載のゲート制御装置。
7. 前記順電圧検出手段は、直列接続されたサイリスタの中で逆回復電荷量が小さい１個以上の素子を選定し、該素子のいずれかに順電圧が印加されているとき順電圧信号を出力することを特徴とする請求項１または２記載のゲート制御装置。
8. 前記点弧余裕角検出タイマは前記逆電圧検出手段によって検出された逆電圧信号が入力された時点でタイマ計数を開始し、前記逆電圧信号が入力されている期間は計数を継続し、前記逆電圧信号が前記タイマ設定時間継続することにより、前記タイマ計数値が前記タイマ設定値を超えた時点で出力信号を出すとともに、前記逆電圧信号が無いかまたは前記ゲート信号が前記リセット信号として入力された場合に前記タイマ計数値をゼロにリセットする機能を有することを特徴とする請求項１または２記載のゲート制御装置。

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