JP4529869B2 - スイッチング電源装置 - Google Patents

Description

本発明は、直流入力電圧をスイッチングして得られるスイッチング出力を電力変換トランスの出力巻線に取り出すように構成されたスイッチング電源装置に関する。

従来より、スイッチング電源装置として種々のタイプのものが提案され、実用に供されている。その多くは、電力変換トランスの入力巻線に接続されたスイッチ回路のスイッチング動作により直流入力電圧をスイッチングし、スイッチング出力を電力変換トランスの出力巻線に取り出す方式である。このようなスイッチ回路のスイッチング動作に伴い、出力巻線に現れる電圧は、整流回路によって整流された後、平滑回路によって直流に変換されて出力される。

この種のスイッチング電源装置では、上記整流回路内において電力伝送ラインに直列に、出力整流ダイオードなどの出力整流素子が接続される。したがって、この出力整流ダイオードでの損失を低減させることは、スイッチング電源装置の効率を向上させる上で、極めて有効である。

出力整流ダイオードでの損失を低減させるには、順方向電圧降下の小さいダイオードを使用すればよい。ところが、順方向電圧降下の低いダイオードは逆方向耐電圧も低い。このため、出力整流ダイオードとして、順方向電圧降下の低いダイオードを使用する場合には、特に、逆方向電圧を抑制する必要がある。

この種のスイッチング電源装置において、逆方向電圧として最も考慮しなければならないのは、スイッチ回路のオン・オフ動作に伴う、寄生要素に起因したサージ（スパイク）電圧であり、出力整流ダイオードに対して逆方向電圧として印加されるようになっている。そこで、従来より、このようなサージ電圧を抑制するため、様々な試みがなされている。

例えば、本出願人は特許文献１において、ＬＣ共振を利用したスナバ回路を提案している。このスナバ回路によればＬＣ共振を利用することで、上記サージ電圧を所定の電圧以下まで抑止することができる。

また、特許文献２〜４にも、上記サージ電圧を抑制するための回路を設けたスイッチング電源装置が開示されている。

特許第３４００４４３号公報 米国特許第５，１９８，９６９号明細書 米国特許第６，４６６，４５９号明細書 米国特許第６，６５０，５５１号明細書

ここで、上記特許文献１における所定の電圧、すなわち抑止されるサージ電圧の最大値（ピーク値）は、同文献の段落［００６２］〜［００６５］に記載されているように、４×Ｖin／ｎ（Ｖin；直流入力電圧、ｎ；電力変換トランスの１次側巻線と２次側巻線との比）である。また、この値は整流回路がセンタタップ型の場合のものであり、整流回路がフルブリッジ型の場合にはその回路構成から、この値の半分、すなわち２×Ｖin／ｎとなる。このように、上記特許文献１のスナバ回路によれば、サージ電圧をある程度抑止することが可能であるが、その最大値を抑制することについては、まだ改善の余地があった。

ところで、この種のスイッチング電源装置では、総合的な装置性能向上のため、上述したようなサージ電圧の抑制に加えて、負荷（出力電流）の変動に依存しない高効率化や、一定の出力電圧を維持可能な入力電圧範囲の広範化などの要請がある。

ところが、上記特許文献２〜４に開示された回路では、サージ電圧の抑制については言及されているものの、上記したその他の要請については考慮されていなかった。よって、入力電圧や負荷が変動するような状況下では、総合的な装置性能を向上させることは困難であった。

本発明はかかる問題点に鑑みてなされたもので、その目的は、入力電圧や負荷が変動するような状況下であっても、総合的な装置性能を向上させることが可能なスイッチング電源装置を提供することにある。

本発明の第１のスイッチング電源装置は、直流入力電圧に基づいて直流出力電圧を生成するものであって、この直流入力電圧が入力される一対の端子間に並列して配置され、互いに並列接続されたスイッチング素子と容量素子とを含む素子対を２つ直列に接続してなる第１素子対群と、この第１素子対群に並列して配置され、互いに並列接続されたスイッチング素子と容量素子とを含む素子対を２つ直列に接続してなる第２素子対群と、これら第１および第２素子対群に並列して配置され、互いに並列接続されたスイッチング素子、容量素子および整流素子を含む素子対を２つ直列に接続してなる第３素子対群と、第２素子対群を構成する２つの素子対同士の接続点と第３素子対群を構成する２つの素子対同士の接続点との間に接続された１次側巻線と、２次側巻線とを有し、上記直流入力電圧に基づく入力交流電圧を変圧して出力交流電圧を生成するトランスと、このトランスの２次側に設けられると共に複数の整流素子を含んで構成され、これら複数の整流素子によって出力交流電圧を整流することにより上記直流出力電圧を生成する出力回路と、第１素子対群を構成する２つの素子対同士の接続点と第３素子対群を構成する２つの素子対同士の接続点との間に接続され、第１および第２素子対群に含まれる容量素子と共に第１共振回路を構成すると共に、第３素子対群に含まれる容量素子と共に第２共振回路を構成する共振用インダクタと、直流入力電圧または出力回路からの出力電流の少なくとも一方に応じて、第１素子対群と第２素子対群とから構成される第１ブリッジ回路、または第２素子対群と第３素子対群とから構成される第２ブリッジ回路の一方が選択的にスイッチング動作するように制御する制御部とを備え、この制御部が、直流入力電圧が所定のしきい値電圧よりも高い場合には、第３素子対群に含まれるスイッチング素子をそれぞれオフ状態にすると共に第１ブリッジ回路を選択的に動作させる一方、直流入力電圧が上記所定のしきい値電圧以下の場合には、第２ブリッジ回路を選択的に動作させるようにしたものである。
本発明の第２のスイッチング電源装置は、上記第１素子対群と、上記第２素子対群と、上記第３素子対群と、上記トランスと、上記出力回路と、上記共振用インダクタと、上記制御部とを備え、この制御部が、直流入力電圧が所定のしきい値電圧よりも高い場合には、第３素子対群に含まれるスイッチング素子をそれぞれオフ状態にすると共に第１ブリッジ回路を選択的に動作させる一方、直流入力電圧が上記所定のしきい値電圧以下の場合には、出力電流の大きさも考慮して制御を行うようにしたものである。
本発明の第３のスイッチング電源装置は、上記第１素子対群と、上記第２素子対群と、上記第３素子対群と、上記トランスと、上記出力回路と、上記共振用インダクタとを備え、上記第２共振回路の共振時間と上記出力回路に含まれる整流素子のリカバリ時間とが、以下の条件式（１）を満たすように設定されているものである。但し、｛２π×（Ｌ×Ｃ３） ^1/2 ｝は第２共振回路における１周期分の共振時間であり、Ｌは共振用インダクタのインダクタンスであり、Ｃ３は第３素子対群に含まれる容量素子の容量値であり、Ｔｒｒ１は出力回路に含まれる整流素子のリカバリ時間である。
１／４×｛２π×（Ｌ×Ｃ３） ^1/2 ｝＞Ｔｒｒ１ ……（１）

本発明のスイッチング電源装置では、一対の端子間に入力される直流入力電圧から入力交流電圧が生成され、さらにこの入力交流電圧がトランスによって変圧されることで、出力交流電圧が生成される。そしてこの出力交流電圧が出力回路内の整流素子によって整流され、直流出力電圧として出力される。ここで、上記一対の端子間には、互いに直列接続された２つのスイッチ素子を含む３つの素子対群がそれぞれ並列して配置されているため、これら３つの素子対群によって複数種類のブリッジ回路が構成され得ることとなり、これらのブリッジ回路によって、上記直流入力電圧から入力交流電圧が生成される。また、直流入力電圧または出力回路からの出力電流の少なくとも一方に応じて、第１素子対群と第２素子対群とから構成される第１ブリッジ回路、または第２素子対群と第３素子対群とから構成される第２ブリッジ回路の一方が選択的にスイッチング動作するように制御される。これにより、第１ブリッジ回路が選択的に動作するときには、この第１ブリッジ回路のスイッチング動作によって、直流入力電圧から入力交流電圧が生成される。また、第１および第２素子対群内の容量素子と共振用インダクタとが協働してＬＣ直列共振回路（第１共振回路）として機能することで、これら第１および第２素子対群に含まれるスイッチング素子での短絡損失が抑制され、装置の効率が向上する。さらに、第２素子対群内の容量素子と共振用インダクタとが協働してＬＣ直列共振回路（第２共振回路）として機能すると共にこの第３素子対群がサージ電圧を抑止するための回路として機能することで、出力回路内の整流素子に加わる逆電圧の立ち上がりが、従来と比べて緩やかになる。一方、第２ブリッジ回路が選択的に動作するときには、この第２ブリッジ回路のスイッチング動作によって直流入力電圧から入力交流電圧が生成されるため、共振用インダクタがバイパスされ、電流経路におけるそのインダクタンス成分がなくなることから、一定の出力電圧を維持可能な入力電圧範囲が、従来と比べて広くなる。
特に、本発明の第３のスイッチング電源装置では、上記条件式（１）を満たすように設定されているため、出力回路内の整流素子に加わる逆電圧の立ち上がりが、装置構成によらず、緩やかになる。

本発明の第３のスイッチング電源装置では、上記直流入力電圧または上記出力回路からの出力電流の少なくとも一方に応じて、第１素子対群と前記第２素子対群とから構成される第１ブリッジ回路、または第２素子対群と第３素子対群とから構成される第２ブリッジ回路の一方が選択的にスイッチング動作するように制御する制御部をさらに備えるようにするのが好ましい。このように構成した場合、第１ブリッジ回路が選択的に動作するときには、この第１ブリッジ回路のスイッチング動作によって、直流入力電圧から入力交流電圧が生成される。また、第１および第２素子対群内の容量素子と共振用インダクタとが協働してＬＣ直列共振回路（第１共振回路）として機能することで、これら第１および第２素子対群に含まれるスイッチング素子での短絡損失が抑制され、装置の効率が向上する。さらに、第２素子対群内の容量素子と共振用インダクタとが協働してＬＣ直列共振回路（第２共振回路）として機能すると共にこの第３素子対群がサージ電圧を抑止するための回路として機能することで、出力回路内の整流素子に加わる逆電圧の立ち上がりが、従来と比べて緩やかになる。一方、第２ブリッジ回路が選択的に動作するときには、この第２ブリッジ回路のスイッチング動作によって直流入力電圧から入力交流電圧が生成されるため、共振用インダクタがバイパスされ、電流経路におけるそのインダクタンス成分がなくなることから、一定の出力電圧を維持可能な入力電圧範囲が、従来と比べて広くなる。

本発明の第２のスイッチング電源装置では、上記制御部が、直流入力電圧が所定のしきい値電圧以下の場合において、出力電流が所定のしきい値電流よりも小さい場合には、第３素子対群に含まれるスイッチング素子をそれぞれオフ状態にすると共に第１および第２素子対群に含まれるスイッチング素子をそれぞれオン・オフ動作させることにより第１ブリッジ回路を選択的にスイッチング動作させる一方、出力電流が上記所定のしきい値電流以上の場合には、第２および第３素子対群に含まれるスイッチング素子をそれぞれオン・オフ動作させることにより、第２ブリッジ回路を選択的にスイッチング動作させるようにすることが可能である。

本発明のスイッチング電源装置では、上記制御部が、第２ブリッジ回路を選択的にスイッチング動作させる場合に、第３素子対群に含まれる２つのスイッチング素子のオン・オフ動作にそれぞれ同期して、第１素子対群に含まれる２つのスイッチング素子をオン・オフ動作させるようにしてもよく、この第１素子対群に含まれる２つのスイッチング素子をそれぞれオフ状態にするようにしてもよい。

本発明の第１および第２のスイッチング電源装置では、上記条件式（１）を満たすように設定するのが好ましい。このように構成した場合、出力回路内の整流素子に加わる逆電圧の立ち上がりが、装置構成によらず、緩やかになる。

本発明のスイッチング電源装置では、さらに、上記第２共振回路の共振時間と上記第３素子対群に含まれる整流素子のリカバリ時間とが、以下の条件式（２）を満たすように設定するのがより好ましい。但し、Ｔｒｒ２は第３素子対群に含まれる整流素子のリカバリ時間である。このように構成した場合、上記出力回路内の整流素子に加えてこの第３素子対群内の整流素子に加わる逆電圧の立ち上がりも緩やかになり、第３素子対郡内の整流素子におけるサージ電圧の上昇も抑制される。
１／４×｛２π×（Ｌ×Ｃ３）^1/2｝＞Ｔｒｒ２ ……（２）

本発明のスイッチング電源装置では、上記トランスと上記共振用インダクタとを互いに磁気的に独立して設けるようにしてもよく、また、これらを互いに磁気的に結合するようにしてもよい。

本発明のスイッチング電源装置では、上記スイッチング素子のうちの少なくとも１つを電界効果型トランジスタにより構成すると共に、上記容量素子のうちの少なくとも１つを、この電界効果型トランジスタの寄生容量から構成するようにしてもよい。また、上記第３素子対群に含まれるスイッチング素子を電界効果型トランジスタにより構成すると共に、第３素子対群に含まれる整流素子を、この電界効果型トランジスタの寄生ダイオードから構成するようにしてもよい。これらのように構成した場合、使用する素子数が少なくなり、回路構成が簡素化する。なお、上記出力回路に含まれる整流素子を、電界効果型トランジスタの寄生ダイオードから構成するようにしてもよい。

本発明のスイッチング電源装置によれば、直流入力電圧が入力される一対の端子間に３つの素子対群をそれぞれ並列して配置するようにしたので、直流入力電圧から入力交流電圧を生成するブリッジ回路を複数種類構成することができ、入力側から出力側への電圧変換方法を多様化することが可能となる。
また、直流入力電圧または出力電流の少なくとも一方に応じて、第１ブリッジ回路または第２ブリッジ回路の一方を選択的にスイッチング動作させるようにしたので、前者を選択的に動作させるときに、第１共振回路の共振動作によって第１および第２素子対群内のスイッチング素子での短絡損失を抑制し装置の効率を向上させると共に、第２共振回路および第３素子対群によって出力回路内の整流素子に加わる逆電圧の立ち上がりを緩やかにすることができる一方、後者を選択的に動作させるときには、共振用インダクタをバイパスすることによって入力電圧範囲を広くすることができる。すなわち、入力電圧や負荷が変動するような状況下であっても、総合的な装置性能を向上させることが可能となる。

特に、出力電流の大きさも考慮して制御するようにした場合には、入力電圧の変動に加え、負荷の変動にも対応することができることから、より精度の高い制御を行うことが可能となる。

以下、本発明を実施するための最良の形態（以下、単に実施の形態という。）について、図面を参照して詳細に説明する。

図１は、本発明の一実施の形態に係るスイッチング電源装置の構成を表すものである。このスイッチング電源装置は、高圧バッテリ１０から供給される高圧の直流入力電圧Ｖinを、より低い直流出力電圧Ｖoutに変換して、図示しない低圧バッテリに供給して負荷７を駆動するＤＣ−ＤＣコンバータとして機能するものである。

このスイッチング電源装置は、１次側高圧ラインＬ１Ｈと１次側低圧ラインＬ１Ｌとの間に設けられた入力平滑コンデンサ１１、ブリッジ回路１およびサージ電圧抑止回路２と、共振用のインダクタＬｒと、１次側巻線３１および２次側巻線３２Ａ，３２Ｂを有するトランス３と、このトランス３の２次側に設けられた整流回路４と、この整流回路４に接続された平滑回路５と、ブリッジ回路１およびサージ電圧抑止回路２を駆動する駆動回路６とを備えている。そして１次側高圧ラインＬ１Ｈの入力端子Ｔ１と１次側低圧ラインＬ１Ｌの入力端子Ｔ２との間には、高圧バッテリ１０から出力される直流入力電圧Ｖinが印加されるようになっている。

このスイッチング電源装置はまた、トランス３の１次側に配置され、直流入力電圧Ｖinまたは入力電流Ｉinをそれぞれ検出する入力電圧検出回路６１および入力電流検出回路６２と、駆動回路６を介してブリッジ回路１およびサージ電圧抑止回路２におけるスイッチング動作を制御する制御部６３とを備えている。

入力平滑コンデンサ１１は、入力端子Ｔ１，Ｔ２から入力された直流入力電圧Ｖinを平滑化するためのものである。

ブリッジ回路１は、４つのスイッチング素子Ｓ１〜Ｓ４と、これらスイッチング素子Ｓ１〜Ｓ４に対してそれぞれ並列接続するコンデンサＣ１〜Ｃ４および逆方向接続のダイオードＤ１〜Ｄ４とからなる素子対を有しており、フルブリッジ型の回路構成となっている。具体的には、スイッチング素子Ｓ１，Ｓ２の一端同士が互いに接続されると共に、スイッチング素子Ｓ３，Ｓ４の一端同士が互いに接続されている。また、スイッチング素子Ｓ１，Ｓ３の他端同士が互いに接続されると共にスイッチング素子Ｓ２，Ｓ４の他端同士が互いに接続され、これらの他端同士は、それぞれ入力端子Ｔ１，Ｔ２に接続されている。ブリッジ回路１はこのような構成により、後述するようにサージ電圧抑止回路２内のスイッチング素子Ｓ５，Ｓ６がオフ状態となっている場合に、駆動回路６から供給される駆動信号ＳＧ１〜ＳＧ４に応じて、入力端子Ｔ１，Ｔ２間に印加される直流入力電圧Ｖinを入力交流電圧に変換するようになっている。

ここで、このブリッジ回路１が本発明における「第１ブリッジ回路」の一具体例に対応する。また、スイッチング素子Ｓ１、ダイオードＤ１およびコンデンサＣ１からなる素子対と、スイッチング素子Ｓ２、ダイオードＤ２およびコンデンサＣ２からなる素子対とが、本発明における「第１素子対群」の一具体例に対応し、スイッチング素子Ｓ３、ダイオードＤ３およびコンデンサＣ３からなる素子対と、スイッチング素子Ｓ４、ダイオードＤ４およびコンデンサＣ４からなる素子対とが、本発明における「第２素子対群」の一具体例に対応する。

なお、スイッチング素子Ｓ１〜Ｓ４は、例えば電界効果型トランジスタ（ＭＯＳ−ＦＥＴ；Metal Oxide Semiconductor-Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolor Transistor）などのスイッチ素子から構成される。また、これらスイッチ素子としてＭＯＳ―ＦＥＴを用いた場合には、上記コンデンサＣ１〜Ｃ４およびダイオードＤ１〜Ｄ４をそれぞれ、このＭＯＳ―ＦＥＴの寄生容量または寄生ダイオードから構成することが可能である。また、上記コンデンサＣ１〜Ｃ４をそれぞれ、ダイオードＤ１〜Ｄ４の接合容量で構成することも可能である。このように構成した場合、スイッチ素子とは別個にコンデンサＣ１〜Ｃ４やダイオードＤ１〜Ｄ４を設ける必要がなくなり、回路構成を簡素化することができる。

サージ電圧抑止回路２は、２つのスイッチング素子Ｓ５，Ｓ６と、これらスイッチング素子Ｓ５，Ｓ６に対してそれぞれ並列接続するコンデンサＣ５，Ｃ６および逆方向接続のダイオードＤ５，Ｄ６とからなる素子対を有しており、これらの２つの素子対が互いに直列接続されている。具体的には、ダイオードＤ５のアノードは接続点Ｐ３に接続され、カソードは１次側高圧ラインＬ１Ｈに接続されている。また、ダイオードＤ６のアノードは１次側低圧ラインＬ１Ｌに接続され、カソードは接続点Ｐ３に接続されている。このような構成によりサージ電圧抑止回路２は、後述するようにスイッチング素子Ｓ５，Ｓ６がオフ状態となっている場合に、コンデンサＣ５，Ｃ６と後述するインダクタＬｒとの間でＬＣ直列共振回路（第２共振回路）を構成し、このＬＣ直列共振回路による共振特性を利用することで、後述する整流回路４内の整流ダイオード４Ａ，４Ｂに加わるサージ電圧を抑制するようになっている。

また、本実施の形態のスイッチング電源装置では、上記第２共振回路の共振時間と整流ダイオード４Ａ，４Ｂのリカバリ時間とが、以下の条件式（１）を満たすように設定され、これにより後述するように、スイッチング電源装置の構成によらず、整流ダイオード４Ａ，４Ｂに加わるサージ電圧がより効果的に抑制されるようになっている。
１／４×｛２π×（Ｌ×Ｃ）^1/2｝＞Ｔｒｒ１ ……（１）

但し、｛２π×（Ｌ×Ｃ）^1/2｝は第２共振回路における１周期分の共振時間であり、ＬはインダクタＬｒのインダクタンスであり、ＣはコンデンサＣ５，Ｃ６の並列合成容量値（Ｃ＝（Ｃ５＋Ｃ６））であり、Ｔｒｒ１は整流ダイオード４Ａ，４Ｂのリカバリ時間である。ここで、このリカバリ時間とは、以下に説明する時間を意味する。すなわち、これら整流ダイオード４Ａ，４ＢがＰＮ接合ダイオードの場合、Ｐ層からＮ層へ注入される正孔によってダイオードが導通状態となっているが、順方向電流が減少して逆電圧が印加される過程では、このＮ層内に蓄積された正孔はＰ層に戻るかあるいは再結合することにより消滅し、その結果、整流ダイオード４Ａ，４Ｂでは、空乏層が広がるまで逆方向に電流が流れる。これをリカバリ電流といい、リカバリ電流が流れている時間を、リカバリ時間という。なお、これら整流ダイオード４Ａ，４Ｂが金属−半導体接合のショットキーバリアダイオードの場合、原理的にはリカバリ電流は発生しない。しかしながら、この場合でも接合容量は存在するので、逆電圧が印加される過程において、この接合容量を充電する間は、逆方向に電流が流れる。よって、ショットキーバリアダイオードの場合には、このように逆方向電流が流れる時間を、上記リカバリ時間に相当するものとして考えることができる。

ここで、このサージ電圧抑止回路２が、本発明における「第３素子対群」の一具体例に対応する。

なお、スイッチング素子Ｓ５，Ｓ６も、例えばＭＯＳ−ＦＥＴやＩＧＢＴなどのスイッチ素子から構成される。また、これらスイッチ素子としてＭＯＳ―ＦＥＴを用いた場合には、上記コンデンサＣ５，Ｃ６およびダイオードＤ５，Ｄ６をそれぞれ、このＭＯＳ―ＦＥＴの寄生容量または寄生ダイオードから構成することが可能である。また、上記コンデンサＣ５，Ｃ６をそれぞれ、ダイオードＤ５，Ｄ６の接合容量で構成することも可能である。このように構成した場合、スイッチ素子とは別個にコンデンサＣ５，Ｃ６やダイオードＤ５，Ｄ６を設ける必要がなくなり、回路構成を簡素化することができる。

インダクタＬｒは、その一端が上記第１素子対群における素子対同士の接続点Ｐ１に接続され、その他端が上記第３素子対群における素子対同士の接続点Ｐ３に接続されている。このような構成によりインダクタＬｒは、ブリッジ回路１内のコンデンサＣ１〜Ｃ４と共にＬＣ直列共振回路（第１共振回路）を構成し、このＬＣ直列共振回路による共振特性を利用することで、後述するようにスイッチング素子Ｓ５，Ｓ６がオフ状態となっている場合に、スイッチング素子Ｓ１〜Ｓ４における短絡損失を抑制するようになっている。また、同じくスイッチング素子Ｓ５，Ｓ６がオフ状態となっている場合に、サージ電圧抑止回路２内のコンデンサＣ５，Ｃ６と共にＬＣ直列共振回路（第２共振回路）を構成し、整流回路４内の整流ダイオード４Ａ，４Ｂに加わるサージ電圧を抑制するようになっている。なお、このインダクタＬｒのインダクタンスは、後述するトランス３の１次側巻線３１のインダクタンスと比べ、非常に小さくなるように設定される。

トランス３は、１次側巻線３１と、一対の２次側巻線３２Ａ，３２Ｂとを有している。このうち、１次側巻線３１は、その一端が上記第３素子対群における素子対同士の接続点Ｐ３に接続され、その他端が上記第２素子対群における素子対同士の接続点Ｐ２に接続されている。一方、２次側巻線３２Ａ，３２Ｂの一端同士はセンタタップＣＴで互いに接続され、このセンタタップＣＴは、出力ラインＬＯ上を平滑回路５を介して出力端子Ｔ３に導かれている。つまり、後述する整流回路４は、センタタップ型のものである。このような構成によりトランス３は、詳細は後述するが、ブリッジ回路１もしくはブリッジ回路１およびサージ電圧抑止回路２によって生成された入力交流電圧を降圧し、２次側巻線３２Ａ，３２Ｂの各端部から、互いに１８０度位相が異なる出力交流電圧を出力するようになっている。なお、この場合の降圧の度合いは、１次側巻線３１と２次側巻線３２Ａ，３２Ｂとの巻数比によって定まる。

整流回路４は、一対の整流ダイオード４Ａ，４Ｂからなる単相全波整流型のものである。整流ダイオード４Ａのカソードはトランス３の２次側巻線３２Ａの他端に接続され、整流ダイオード４Ｂのカソードはトランス３の２次側巻線３２Ｂの他端に接続されている。また、これら整流ダイオード４Ａ，４Ｂのアノード同士は互いに接続され、接地ラインＬＧに接続されている。つまり、この整流回路４はセンタタップ型のアノードコモン接続の構成となっており、トランス３からの出力交流電圧の各半波期間を、それぞれ整流ダイオード４Ａ，４Ｂによって個別に整流して直流電圧を得るようになっている。

なお、整流ダイオード４Ａ，４Ｂをそれぞれ、ＭＯＳ―ＦＥＴの寄生ダイオードから構成するようにしてもよい。また、このように整流ダイオード４Ａ，４ＢをそれぞれＭＯＳ―ＦＥＴの寄生ダイオードから構成するようにした場合、これらＭＯＳ−ＦＥＴの寄生ダイオードが導通する期間と同期して、ＭＯＳ−ＦＥＴ自身もオン状態とすることが好ましい。より少ない電圧降下で整流することができるからである。

平滑回路５は、チョークコイル５１と出力平滑コンデンサ５２とを含んで構成されている。チョークコイル５１は出力ラインＬＯに挿入配置されており、その一端はセンタタップＣＴに接続され、その他端は出力ラインＬＯの出力端子Ｔ３に接続されている。また、平滑コンデンサ５２は、出力ラインＬＯ（具体的には、チョークコイル５１の他端）と接地ラインＬＧとの間に接続されている。また、接地ラインＬＧの端部には、出力端子Ｔ４が設けられている。このような構成により平滑回路５は、整流回路４で整流された直流電圧を平滑化して直流出力電圧Ｖoutを生成し、これを出力端子Ｔ３，Ｔ４から低圧バッテリ（図示せず）に給電するようになっている。

入力電圧検出回路６１は、１次側高圧ラインＬ１Ｈ上の接続点Ｐ０と、後述する制御部６３との間に挿入配置されている。入力電圧検出回路６１はこのような構成により、スイッチング電源装置へ供給される直流入力電圧（入力電圧）Ｖinを検出すると共に、この直流入力電圧Ｖinの大きさに対応する電圧を制御部６３へ出力するようになっている。なお、この入力電圧検出回路６１の具体的な回路構成としては、例えば、接続点Ｐ０と１次側低圧ラインＬ１Ｌ上の接続点（図示せず）との間に配置された分圧抵抗（図示せず）によって、直流入力電圧Ｖinを検出すると共にこれに応じた電圧を生成するものや、トランス３の２次側の電圧（センタタップＣＴにおける電圧や、整流ダイオード４Ａ，４Ｂにおける逆電圧など）を検出すると共にこの電圧に基づいてトランス３の１次側巻線３１と２次側巻線３２Ａ，３２Ｂとの巻数比を用いることにより、直流入力電圧Ｖinに対応する電圧を算出するものなどが挙げられる。

入力電流検出回路６２は、カレントトランス６２０と、ダイオード６２Ｄと、抵抗器６２Ｒとから構成されている。カレントトランス６２０の１次側巻線６２１は、１次側低圧ラインＬ１Ｌに挿入配置（具体的には、入力端子Ｔ２とスイッチング素子Ｓ２，Ｓ４の他端同士との間に配置）されており、２次側巻線６２２の一端は接地される一方、他端はダイオード６２Ｄのアノードに接続されている。また、ダイオード６２Ｄのカソードは抵抗器６２Ｒの一端に接続され、これらダイオード６２Ｄのカソードおよび抵抗器６２Ｒの一端は互いに、後述する制御部６３に接続されている。なお、抵抗器６２Ｒの他端は、２次側巻線６２２の一端と共に接地されている。入力電流検出回路６２はこのような構成（半波整流回路の構成）により、カレントトランス６２０の１次側巻線６２１を流れる入力電流Ｉinを検出すると共に、この入力電流Ｉinの大きさに対応する電圧を制御部６３へ出力するようになっている。なお、この入力電流検出回路６２の配置は図１に示したものには限られず、例えば１次側高圧ラインＬ１Ｈに挿入配置（具体的には、入力端子Ｔ１とスイッチング素子Ｓ１，Ｓ３の他端同士との間に配置）するようにしてもよく、また、スイッチング素子Ｓ１，Ｓ２の一端同士から１次側巻線３１を介してスイッチング素子Ｓ３，Ｓ４の一端同士に至る経路内に挿入配置するようにしてもよい。後者の場合、入力電流検出回路６２を、いわゆる全波整流回路により構成すればよい。

制御部６３は、入力電圧検出回路６１によって検出された直流入力電圧Ｖin（具体的には、この直流入力電圧Ｖinの大きさに対応する電圧）と、入力電流検出回路６２によって検出された入力電流Ｉin（具体的には、この入力電流Ｉinの大きさに対応する電圧）とに応じて、ブリッジ回路１およびサージ電圧抑止回路２におけるスイッチング動作を制御するものである。具体的には、検出された直流入力電圧Ｖinおよび入力電流Ｉinに応じて、ブリッジ回路１（第１ブリッジ回路）、またはスイッチング素子Ｓ５、ダイオードＤ５およびコンデンサＣ５からなる素子対と、スイッチング素子Ｓ６、ダイオードＤ６およびコンデンサＣ６からなる素子対とから構成される第３素子対群、ならびにスイッチング素子Ｓ３、ダイオードＤ３およびコンデンサＣ３からなる素子対と、スイッチング素子Ｓ４、ダイオードＤ４およびコンデンサＣ４からなる素子対とから構成される第２素子対群からなるブリッジ回路（第２ブリッジ回路）の一方が選択的にスイッチング動作を行うように制御するようになっている。なお、実際には検出された入力電流Ｉinに基づいて、以下の（２）式を用いることにより、出力電流Ｉoutが算出されるようになっている。
Ｖin／Ｖout＝Ｉout／Ｉin＝ｎ …（２）
（ｎ；トランス３の１次側巻線３１と２次側巻線３２Ａ，３２Ｂとの巻数比）

より具体的には、制御部６３は、例えば図２に示したような直流入力電圧（入力電圧）Ｖinと出力電流Ｉoutとの関係を表す特性図において、このスイッチング電源装置によって一定の出力電圧Ｖoutを維持することが可能な入力電圧範囲の下限値が、グラフＧ１Ｈのような正の傾きをもつ直線である場合に、（出力電流値，入力電圧値）の大きさに応じて、スイッチング電源装置が現在、図２に示したような領域Ａ０〜Ａ３のうちのどの領域にあるかを判断し、これら領域Ａ０〜Ａ３に応じて、ブリッジ回路１およびサージ電圧抑止回路２におけるスイッチング動作を制御するようになっている。ここで、Ａ０領域は、入力電圧範囲の下限値を表すグラフＧ１Ｈ上の値と比べ、入力電圧Ｖinが低いと共に出力電流Ｉoutが大きい領域であり、一定の出力電圧Ｖoutを維持することができない領域である。また、Ａ１領域は、入力電圧Ｖinが所定のしきい値電圧Ｖthよりも高い領域であり、Ａ２領域は、入力電圧Ｖinがしきい値電圧Ｖth以下であると共に出力電流Ｉoutが所定のしきい値電流Ｉthよりも小さい領域であり、Ａ３領域は、しきい値電流Ｖinがしきい値電圧Ｖth以下であると共に出力電流Ｉoutがしきい値電流Ｉth以上でかつグラフＧ１Ｈ上の値以下となっている領域であり、これらＡ１〜Ａ３領域はいずれも一定の出力電圧Ｖoutを維持することが可能な（有効な）領域である。

また、図３は、これらＡ０〜Ａ３領域とスイッチング素子Ｓ１〜Ｓ６の動作制御との関係を表したものである（スイッチング素子Ｓ３，Ｓ４は常にオン・オフ動作するようになっているので、省略する。）。具体的には、制御部６３は、スイッチング電源装置がＡ１，Ａ２領域にあると判断した場合には、スイッチング素子Ｓ５，Ｓ６をオフ状態に設定すると共にスイッチング素子Ｓ１，Ｓ２をオン・オフ動作させることにより、ブリッジ回路１（第１ブリッジ回路）を選択的にスイッチング動作させる一方、スイッチング電源装置がＡ３（Ａ０）領域にあると判断した場合には、スイッチング素子Ｓ５，Ｓ６をオン・オフ動作させると共にスイッチング素子Ｓ１，Ｓ２をオフ状態に設定することにより、上記第２ブリッジ回路を選択的にスイッチング動作させるようになっている。このようにして、図中の矢印Ｘ１で示したように、スイッチング素子Ｓ１〜Ｓ６の動作制御がなされるようになっている。なお、スイッチング電源装置がＡ３（Ａ０）領域にあると判断した場合に、図中の矢印Ｘ２で示したように制御し、スイッチング素子Ｓ１〜Ｓ６のいずれもがオン・オフ動作するようにすることも可能であるが、この設定については後述する。また、スイッチング素子Ｓ１，Ｓ２およびスイッチング素子Ｓ５，Ｓ６を両者ともオフ状態とした場合には、ブリッジ回路によるフルブリッジ動作ができなくなることから、図中では「−」と表している。

駆動回路６は、制御部６３による制御に従って、ブリッジ回路１内のスイッチング素子Ｓ１〜Ｓ４、およびサージ電圧抑止回路２内のスイッチング素子Ｓ５，Ｓ６を駆動するためのものである。具体的には、スイッチング素子Ｓ１〜Ｓ６に対してそれぞれ駆動信号ＳＧ１〜ＳＧ６を供給し、これらスイッチング素子Ｓ１〜Ｓ６をそれぞれオン・オフ制御するようになっている。また、この駆動回路６は、後述するようにこれらスイッチング素子Ｓ１〜Ｓ６に対してスイッチング位相制御を行い、スイッチング位相差を適切に設定することで、直流入力電圧Ｖinが図２に示した有効な入力電圧範囲内にある場合に、直流出力電圧Ｖoutを一定に維持し安定化させるようになっている。

ここで、インダクタＬｒが本発明における「共振用インダクタ」の一具体例に対応し、整流回路４および平滑回路５が、本発明における「出力回路」の一具体例に対応する。また、整流ダイオード４Ａ，４Ｂが、本発明における「出力回路に含まれる整流素子」の一具体例に対応する。

次に、以上のような構成のスイッチング電源装置の動作について説明する。まず、スイッチング電源装置の基本動作について説明する。

高圧バッテリ１０から入力端子Ｔ１，Ｔ２を介して供給される直流入力電圧Ｖinは、後述するように、ブリッジ回路１もしくはこのブリッジ回路１とサージ電圧抑止回路２とのスイッチング動作によって入力交流電圧となり、トランス３の１次側巻線３１に供給される。トランス３の２次側巻線３２Ａ，３２Ｂからは、変圧（ここでは、降圧）された出力交流電圧が取り出される。

整流回路４は、この出力交流電圧を整流ダイオード４Ａ，４Ｂによって整流する。これにより、センタタップＣＴ（出力ラインＬＯ）と整流ダイオード４Ａ，４Ｂの接続点（接地ラインＬＧ）との間に整流出力が発生する。

平滑回路５は、このセンタタップＣＴと整流ダイオード４Ａ，４Ｂのとの間に生じる整流出力を平滑化し、出力端子Ｔ３，Ｔ４から直流出力電圧Ｖoutを出力する。そしてこの直流出力電圧Ｖoutが図示しない低圧バッテリに給電されると共に、負荷７が駆動される。

ここで、本実施の形態のスイッチング電源装置では、直流入力電圧Ｖinおよび入力電流Ｉinが、それぞれ入力電圧検出回路６１および入力電流検出回路６２によって随時検出され、これらに基づく電圧が制御部６３へ出力される。そして制御部６３では、これらの電圧に基づいて、スイッチング素子Ｓ１〜Ｓ６の動作制御がなされる。

図４は、この制御部６３によるスイッチング素子Ｓ１〜Ｓ６の動作制御を、流れ図で表したものである。

まず、上記のように入力電圧検出回路６１によって直流入力電圧Ｖinが検出され、これに基づく電圧が制御部６３へ入力されると（ステップＳ１０１）、制御部６３は、この直流入力電圧Ｖinがしきい値電圧Ｖthよりも大きいか否かを判断する（ステップＳ１０２）。

しきい値電圧Ｖthよりも大きいと判断された場合（ステップＳ１０２：Ｙ）、制御部６３は、スイッチング電源装置が例えば図２に示したＡ１領域にあると判断し（ステップＳ１０３）、スイッチング素子Ｓ５，Ｓ６をオフ状態に設定すると共に、スイッチング素子Ｓ１〜Ｓ４をオン・オフ動作させる（ステップＳ１０４）。これにより、ブリッジ回路１（第１ブリッジ回路）が選択的にスイッチング動作し、このブリッジ回路１によって、直流入力電圧Ｖinから入力交流電圧が生成される。また、詳細は後述するが、ブリッジ回路１内のコンデンサＣ１〜Ｃ４とインダクタＬｒとが協働してＬＣ直列共振回路（第１共振回路）として機能することで、スイッチング素子Ｓ１〜Ｓ４での短絡損失が抑制され、装置の効率が向上する。さらに、これも詳細は後述するが、サージ電圧抑止回路２内のコンデンサＣ５，Ｃ６とインダクタＬｒとが協働してＬＣ直列共振回路（第２共振回路）として機能すると共にサージ電圧抑止回路２の作用により、整流回路４内の整流ダイオード４Ａ，４Ｂに加わる逆電圧の立ち上がりが緩やかになる。

一方、直流入力電圧Ｖinがしきい値電圧Ｖth以下であると判断された場合（ステップＳ１０２：Ｎ）、次に制御部６３は、入力電流検出回路６２によって検出された入力電流Ｉinに基づいて、前述の（２）式を用いることにより、出力電流Ｉoutを算出する（ステップＳ１０５）。そして制御部６３は、この出力電流Ｉoutがしきい値電流Ｉthよりも小さいか否かを判断する（ステップＳ１０６）。

しきい値電流Ｉthよりも小さいと判断された場合（ステップＳ１０６：Ｙ）、制御部６３は、スイッチング電源装置が例えば図２に示したＡ２領域にあると判断し（ステップＳ１０７）、ステップＳ１０４へと進む。これにより、上記のようにブリッジ回路１（第１ブリッジ回路）が選択的にスイッチング動作し、このブリッジ回路１によって、直流入力電圧Ｖinから入力交流電圧が生成される。また、スイッチング素子Ｓ１〜Ｓ４での短絡損失が抑制されて装置の効率が向上すると共に、整流回路４内の整流ダイオード４Ａ，４Ｂに加わる逆電圧の立ち上がりが緩やかになる。

一方、出力電流Ｉoutがしきい値電流Ｉth以上であると判断された場合（ステップＳ１０６：Ｎ）、制御部６３は、スイッチング電源装置が例えば図２に示したＡ３（Ａ０）領域にあると判断し（ステップＳ１０８）、スイッチング素子Ｓ１，Ｓ２をオフ状態に設定すると共に、スイッチング素子Ｓ３〜Ｓ６をオン・オフ動作させる（ステップＳ１０９）。これにより、上記第２ブリッジ回路が選択的にスイッチング動作し、この第２ブリッジ回路によって、直流入力電圧Ｖinから入力交流電圧が生成される。また、詳細は後述するが、インダクタＬｒがバイパスされることにより、一定の出力電圧Ｖoutを維持可能な入力電圧範囲が広くなる。このようにして、制御部６３によるスイッチング素子Ｓ１〜Ｓ６の動作制御が終了となる。

次に、図５〜図２４を参照して、本発明において特徴的なスイッチング電源装置の回路動作を、ブリッジ回路１（第１ブリッジ回路）が選択的にスイッチング動作する場合と、上記第２ブリッジ回路が選択的にスイッチング動作する場合とに分けて説明する。

＜第１ブリッジ回路による動作＞
まず、図５〜図２１を参照して、第１ブリッジ回路が選択的にスイッチング動作する場合の回路動作について、詳細に説明する。

ここで、図５は、図１のスイッチング電源装置における各部の電圧波形または電流波形をタイミング波形図（タイミングｔ０〜ｔ１０）で表したものであり、図中の（Ａ）〜（Ｆ）は駆動信号ＳＧ１〜ＳＧ６の電圧波形を、（Ｇ）〜（Ｉ）は接続点Ｐ１〜Ｐ３の電位ＶＰ１〜ＶＰ３を、（Ｊ）は接続点Ｐ３の電位ＶＰ３を基準とした接続点Ｐ１，Ｐ３間の電位差Ｖ_P1-P3を、（Ｋ）は接続点Ｐ２の電位ＶＰ２を基準とした接続点Ｐ３，Ｐ２間の電位差Ｖ_P3-P2を、（Ｌ）はインダクタＬｒを流れる電流Ｉｒを、（Ｍ）はトランス３の１次側巻線３１を流れる電流Ｉ３１を、（Ｎ），（Ｏ）はそれぞれサージ電圧抑止回路２におけるダイオードＤ５，Ｄ６とコンデンサＣ５，Ｃ６との並列接続部分を流れる電流Ｉ５，Ｉ６を、（Ｐ），（Ｑ）はそれぞれ整流ダイオード４Ａ，４Ｂのアノード・カソード間に加わる逆電圧Ｖ４Ａ，Ｖ４Ｂを、（Ｒ），（Ｓ）はそれぞれ整流ダイオード４Ａ，４Ｂを流れる電流Ｉ４Ａ，Ｉ４Ｂを、（Ｔ）はチョークコイル５１を流れる電流Ｉ５１を、それぞれ表している。なお、各電圧の方向は図１に矢印で示したとおりであり、「−」から「＋」の方向を正方向としている。また、各電流の方向も、図１に矢印で示した方向を正方向としている。

また、図６〜図１７は、図５の各タイミング（タイミングｔ０〜ｔ１０）におけるスイッチング電源装置の動作状態を表したものであり、図１８は、図５で示したタイミング以降（タイミングｔ１０〜ｔ２０（ｔ０））の各部の電圧波形または電流波形を表したものである。なお、図５，図１８でそれぞれ示したタイミングは、それぞれスイッチング電源装置の動作の半周期分のものを表しており、これらの動作を合わせて一周期分の動作となっている。

まず、図５〜図１７を参照して、最初の半周期分の動作について説明する。

スイッチング素子Ｓ１〜Ｓ４の駆動信号ＳＧ１〜ＳＧ４（図５（Ａ）〜（Ｄ））についてみると、これらのスイッチング素子は、２つのスイッチング素子対に区分されることが分かる。具体的には、スイッチング素子Ｓ１，Ｓ２はいずれも時間軸上における固定タイミングでオンするように制御され、「固定側スイッチング素子」と称される。また、スイッチング素子Ｓ３，Ｓ４はいずれも時間軸上における可変タイミングでオンするように制御され、「シフト側スイッチング素子」と称される。

また、これらスイッチング素子Ｓ１〜Ｓ４は、スイッチング動作のいかなる状態においても、直流入力電圧Ｖinが印加された入力端子Ｔ１，Ｔ２が電気的に短絡されない組み合わせおよびタイミングで駆動される。具体的には、スイッチング素子Ｓ３，４（固定側スイッチング素子）は、同時にオンとなることはなく、また、スイッチング素子Ｓ１，Ｓ２（シフト側スイッチング素子）も、同時にオンとなることはない。これらが同時にオンとなるのを回避するためにとられる時間的間隔は、デッドタイムＴｄと称される（図５（Ａ），（Ｄ））。

また、スイッチング素子Ｓ１，Ｓ４は同時にオンとなる期間を有し、この同時にオンとなる期間において、トランス３の１次側巻線３１が励磁される。そしてこれらスイッチング素子Ｓ１，Ｓ４は、スイッチング素子Ｓ１（固定側スイッチング素子）を基準としてスイッチング位相差φをなすように動作する（図５（Ａ），（Ｄ））。また同様に、スイッチング素子Ｓ２，Ｓ３は同時にオンとなる期間を有し、この同時にオンとなる期間において、トランス３の１次側巻線３１が、上記の場合とは逆方向に励磁される。そしてこれらスイッチング素子Ｓ２，Ｓ３は、スイッチング素子Ｓ２（固定側スイッチング素子）を基準としてスイッチング位相差φをなすように動作する（図５（Ｂ），（Ｃ））。さらに、スイッチング素子Ｓ１とスイッチング素子Ｓ４とのスイッチング位相差φ、およびスイッチング素子Ｓ２とスイッチング素子Ｓ３とのスイッチング位相差φがそれぞれ制御されると、スイッチング素子Ｓ１およびスイッチング素子Ｓ４が同時にオンになっている時間、ならびにスイッチング素子Ｓ２およびスイッチング素子Ｓ３が同時にオンになっている時間がそれぞれ変化する。これにより、トランス３の１次側巻線３１に印加される入力交流電圧のデューティ比が変化し、直流出力電圧Ｖoutが安定化されるようになっている。

まず、図６に示したタイミングｔ０〜ｔ１までの期間では、スイッチング素子Ｓ１，Ｓ４がオン状態となっており（図５（Ａ），（Ｄ））、スイッチング素子Ｓ２，Ｓ３はオフ状態となっている（図５（Ｂ），（Ｃ））。一方、スイッチング素子Ｓ５，Ｓ６は、前述のように、タイミングｔ０〜ｔ１０の全期間において、オフ状態となっている（図５（Ｅ），（Ｆ））。また、接続点Ｐ１の電位ＶＰ１＝Ｖin（図５（Ｇ））、および接続点Ｐ２の電位ＶＰ２＝０Ｖ（図５（Ｈ））であり、前述のようにインダクタＬｒのインダクタンスはトランス３の１次側巻線３１のインダクタンスと比べて非常に小さいことから、接続点Ｐ３の電位ＶＰ３≒Ｖinとなり（図５（Ｉ））、ＶＰ２を基準とした接続点Ｐ３，Ｐ２間の電位差Ｖ_P3-P2もほぼＶinと等しくなっている（図５（Ｉ））。したがって、ブリッジ回路１には図６に示したようなループ電流Ｉａが流れ、インダクタＬｒが励磁されると共に、トランス３の１次側から２次側へ電力伝送が行われる。よって、トランス３の２次側には、整流ダイオード４Ａおよびチョークコイル５１を介するループ電流Ｉｘａが流れ、負荷７が駆動される。なお、この期間では、整流ダイオード４Ａには順方向電圧が印加され、逆電圧Ｖ４Ａ＝０Ｖ（図５（Ｐ））となる一方、整流ダイオード４１Ｂには、逆電圧Ｖ４Ｂが印加されている（図５（Ｒ））。

次に、図７で示したタイミングｔ１〜ｔ２までの期間では、タイミングｔ１でスイッチング素子Ｓ４がオフ状態となる（図５（Ｄ））。すると、コンデンサＣ３，Ｃ４とインダクタＬｒとが協働してＬＣ直列共振回路（第１共振回路）が構成され、第１共振動作が行われる。したがって、図７に示したようなループ電流Ｉｂ，Ｉｃが流れ、コンデンサＣ３が放電される一方、コンデンサＣ４は充電されるので、接続点Ｐ２の電位ＶＰ２が徐々に上昇していき、タイミングｔ２でＶＰ２＝Ｖinとなる（図５（Ｈ））。また、このとき整流ダイオード４Ｂの逆電圧Ｖ４Ｂが徐々に下降していき、タイミングｔ２で０Ｖとなる（図５（Ｒ））。

ここで、図８で示したように、タイミングｔ２でＶＰ２＝Ｖinとなると（図５（Ｈ））、ダイオードＤ３が導通するようになる。また、このようにＶＰ２＝ＶinとなってダイオードＤ３が導通した後に、図９に示したように、タイミングｔ３でスイッチング素子Ｓ３がオン状態となることで（図５（Ｃ））、ゼロボルトスイッチング（ＺＶＳ；Zero Volt Switching）動作がなされ、その結果、スイッチング素子Ｓ３における短絡損失が抑制され、装置の効率が向上する。

また、このタイミングｔ２〜ｔ４の期間では、タイミングｔ０〜ｔ１の期間で励磁されることによりインダクタＬｒに蓄えられたエネルギーが、このインダクタＬｒの両端に接続された回路において、電流として循環しようとする。具体的には、図９に示したように、インダクタＬｒの一端（接続点Ｐ３）からスイッチング素子Ｓ１の他端（１次側高圧ラインＬ１Ｈ側）までの間の電位差が互いに等しくなるように、ループ電流Ｉｄ，Ｉｅがそれぞれ流れる。ここで、ループ電流Ｉｄの経路においては、この電位差は、トランス３の１次側巻線３１の両端間の電圧Ｖ３１と、スイッチング素子Ｓ３の両端間の電圧ＶＳ３との和になる。Ｖ３１は、トランス３の１次側巻線と２次側巻線との巻数比をｎとすると、整流ダイオード４Ａの順方向電圧降下をこの巻数比ｎで割ったものとなり、Ｖ３１は、スイッチング素子Ｓ３がオフ状態のとき（タイミングｔ２〜ｔ３の期間）はダイオードＤ３の順方向電圧降下となり、スイッチング素子Ｓ３がオン状態のとき（タイミングｔ３〜ｔ４の期間）は、スイッチング素子Ｓ３のオン抵抗と流れる電流との積になる。一方、ループ電流Ｉｅの経路においては、上記電位差は、ダイオードＤ５の順方向電圧降下となる。

ここで、これらダイオード４Ａ，Ｄ３，Ｄ５の順方向電圧降下の値は、流れている順方向電流値や周囲の温度によって変化するが、ループ電流Ｉｄ，Ｉｅはそれぞれ、上記電位差が互いに等しくなるように流れる。また、このように電流が２つのループ電流Ｉｄ，Ｉｅに分流することにより、トランス３の１次側巻線３１を流れる電流Ｉ３１の絶対値が減少する（図５（Ｍ））。さらに、このトランス３でのアンペア・ターンが等しくなると共に、トランス３の２次側巻線３２Ａ，３２Ｂをそれぞれ流れる電流の和がチョークコイル５１を流れる電流Ｉ５１に等しくなるように、この電流Ｉ５１が、整流ダイオード４Ａを流れるループ電流Ｉｘａと、整流ダイオード４Ｂを流れるループ電流Ｉｘｂとに分流する。

次に、図１０で示したように、タイミングｔ４になると、スイッチング素子Ｓ１がオフ状態となる（図５（Ａ））。すると、コンデンサＣ１，Ｃ２とインダクタＬｒとが協働してＬＣ直列共振回路（第１共振回路）が構成され、第１共振動作が行われる。したがって、図１０に示したようなループ電流Ｉｆ，Ｉｇ，Ｉｈ，Ｉｉが流れる。よって、コンデンサＣ２が放電される一方、コンデンサＣ１は充電されるので、接続点Ｐ１の電位ＶＰ１が徐々に下降していき、タイミングｔ５でＶＰ１＝０Ｖとなる（図５（Ｇ））。

ここで、図１１で示したように、タイミングｔ５でＶＰ１＝０Ｖとなると（図５（Ｇ））、このときＶＰ３＝Ｖin（図５（Ｉ））およびＶ_P1-P3＝−Ｖin（図５（Ｊ））であることから、ダイオードＤ２が導通するようになる。また、このようにＶＰ１＝０ＶとなってダイオードＤ２が導通した後に、図１２に示したように、タイミングｔ６でスイッチング素子Ｓ２がオン状態となることで（図５（Ｂ））ＺＶＳ動作がなされ、その結果、スイッチング素子Ｓ２における短絡損失が抑制され、装置の効率が向上する。

次に、図１２に示したタイミングｔ６〜ｔ７までの期間では、インダクタＬｒに蓄えられたエネルギーは、コンデンサＣ１，Ｃ２における充放電が終了した後も、図１２に示したようなループ電流Ｉｍ，Ｉｌによって、入力平滑コンデンサ１１に回生される。そしてこの入力平滑コンデンサ１１へ回生されるに従ってインダクタＬｒに蓄えられたエネルギーは減少し、それに伴ってインダクタＬｒを流れる電流Ｉｒの絶対値、およびトランス３の１次側巻線３１を流れる電流Ｉ３１の絶対値も減少していく（図５（Ｌ），（Ｍ））。このため、トランス３でのアンペア・ターンが等しくなると共に、トランス３の２次側巻線３２Ａ，３２Ｂをそれぞれ流れる電流の和がチョークコイル５１を流れる電流Ｉ５１に等しくなるように、この電流Ｉ５１が、整流ダイオード４Ａを流れるループ電流Ｉｘａと、整流ダイオード４Ｂを流れるループ電流Ｉｘｂとに分流する。

また、この期間では、インダクタＬｒの一端（接続点Ｐ３）からダイオードＤ５のカソードまでの間の電位差が互いに等しくなるように、上記ループ電流Ｉｍ，Ｉｌがそれぞれ流れているが、次第にループ電流Ｉｍの経路での電位差のほうがループ電流Ｉｌの経路での電位差よりも大きくなり、ダイオードＤ５が非導通となることで、インダクタＬｒを流れる電流Ｉｒの絶対値とトランス３の１次側巻線３１を流れる電流Ｉ３１の絶対値とが等しくなる（図５（Ｌ），（Ｍ））。なお、前述したように、ループ電流Ｉｌの経路での電位差は、トランス３の１次側巻線３１の両端間の電圧Ｖ３１（整流ダイオード４Ａの順方向電圧降下を、トランス３の１次側巻線と２次側巻線との巻数比ｎで割ったもの）と、スイッチング素子Ｓ３の両端間の電圧ＶＳ３（この期間では、スイッチング素子Ｓ３がオン状態であるので、スイッチング素子Ｓ３のオン抵抗と流れる電流との積になる）との和となり、ループ電流Ｉｍの経路での電位差は、ダイオードＤ５の順方向電圧降下となる。

次に、図１３で示したように、タイミングｔ７になると、インダクタＬｒに蓄えられたエネルギーがすべて回生され、インダクタＬｒを流れる電流Ｉｒ＝トランス３の１次側巻線３１を流れる電流Ｉ３１＝０Ａ（図５（Ｌ），（Ｍ））、および整流ダイオード４Ａを流れる電流Ｉ４Ａ＝整流ダイオード４Ｂを流れる電流Ｉ４Ｂ（図５（Ｑ），（Ｓ））となる。そしてこのタイミングｔ７から、インダクタＬｒはこれまでと逆方向のエネルギーを蓄えるようになり、インダクタＬｒおよびトランス３の１次側巻線３１には、図１４に示したようにこれまでと反対方向のループ電流Ｉｎが流れるようになると共に、電流ＩｒはＶin／Ｌ（Ｌ；インダクタＬｒのインダクタンス）の割合で増加していく（図５（Ｌ），（Ｍ））。このため、トランス３でのアンペア・ターンが等しくなると共に、トランス３の２次側巻線３２Ａ，３２Ｂをそれぞれ流れる電流の和がチョークコイル５１を流れる電流Ｉ５１に等しくなるように、この電流Ｉ５１が、整流ダイオード４Ａを流れるループ電流Ｉｘａと、整流ダイオード４Ｂを流れるループ電流Ｉｘｂとに分流する。ただし、整流ダイオード４Ａを流れる電流Ｉ４Ａは徐々に減少していく一方、整流ダイオード４Ｂを流れる電流Ｉ４Ｂは徐々に増加していく（図５（Ｑ），（Ｓ））。そしてＩ４Ａ＝０Ａとなり、トランス３の２次側巻線３２Ｂを流れる電流がチョークコイル５１を流れる電流Ｉ５１と等しくなったとき、このトランス３でのアンペア・ターンはこれ以上増加しないことからＩ３１の増加が妨げられようとするが、サージ電圧抑止回路２のコンデンサＣ５，Ｃ６とインダクタＬｒとが協働してＬＣ直列共振回路（第２共振回路）が構成され、第２共振動作が開始される。このときが、タイミングｔ８に相当する。

次に、図１５に示したタイミングｔ８〜ｔ９までの期間では、上記第２共振動作によって、ループ電流Ｉｏ，Ｉｐが流れる。よって、コンデンサＣ６が放電される一方、コンデンサＣ５は充電されるので、この第２共振動作に伴って、接続点Ｐ３の電位ＶＰ３が緩やかに下降していく（図５（Ｉ））。これに伴い、トランス３の１次側巻線３１の両端間の電圧Ｖ３１の絶対値が増加すると共に、２次側巻線３２Ａ，３２Ｂにもそれぞれ電圧Ｖ３２Ａ，Ｖ３２Ｂが発生し、Ｖ３２Ａ＝Ｖ３２Ｂ＝Ｖ３１／ｎ（ｎ；トランス３の１次側巻線と２次側巻線との巻数比）、（整流ダイオード４Ｂのカソードの電位）＜（センタタップＣＴの電位）＜（整流ダイオード４Ａのカソードの電位）、（インダクタＬｒを流れる電流Ｉｒ）＝（トランス３の１次側巻線３１を流れる電流Ｉ３１）＋（ダイオードＤ５とコンデンサＣ５との並列接続部分を流れる電流Ｉ５）＋（ダイオードＤ６とコンデンサＣ６との並列接続部分を流れる電流Ｉ６）となる。上記のようにＶＰ３が緩やかに下降していき、ＶＰ３＝０ＶおよびＶＰ_3-P2＝−Ｖin（図５（Ｉ），（Ｋ））となったときが、タイミングｔ９に相当する。

ここで、本実施の形態のスイッチング電源装置では、このタイミングｔ８〜ｔ９までの期間において、第２共振回路の共振時間と整流ダイオード４Ａ，４Ｂのリカバリ時間とが前述の条件式（１）を満たすように設定されているので、装置の構成によらず、これら整流ダイオード４Ａ，４Ｂでのリカバリ電流の発生が抑制される。したがって、コンデンサＣ５，Ｃ６とインダクタＬｒとによる第２共振動作は継続されようとするが、ＶＰ３＝０Ｖ（図５（Ｉ））であることから、コンデンサＣ６およびダイオードＤ６の両端の電圧は０Ｖとなり、コンデンサＣ６を流れる電流ＩＣ６＝０Ａになると共に、ダイオードＤ６が導通する。

よって、図１６に示したタイミングｔ９〜ｔ１０までの期間では、ダイオードＤ６が導通すること、およびスイッチング素子Ｓ３がオン状態（図５（Ｃ））であることから、トランス３の１次側巻線３１の両端の電圧Ｖ３１（およびＶＰ_3-P2の絶対値（図５（Ｋ）））がＶinにクランプされ、これによりトランスの２次側巻線３２Ｂの両端の電圧Ｖ３２Ｂが、Ｖin／ｎ（ｎ；トランス３の１次側巻線と２次側巻線との巻数比）にクランプされる。このため、整流ダイオード４Ａに加わる逆電圧Ｖ４Ａは、整流回路４がセンタタップ型の構成であることから、２×Ｖin／ｎよりも大きくなることはない（図５（Ｐ））。言い換えると、この整流ダイオード４Ａに加わる逆電圧Ｖ４Ａは、最大でも２×Ｖin／ｎ以下となり、サージ電圧の上昇が抑制される。

また、このタイミングｔ９〜ｔ１０までの期間では、上記のようにダイオードＤ６が導通することから、（インダクタＬｒを流れる電流Ｉｒ）＝（トランス３の１次側巻線３１を流れる電流Ｉ３１）＋（ダイオードＤ６を流れる電流ＩＤ６）となり、第２共振動作による共振電流が、図１６に示したようにループ電流Ｉｑで表される一方、Ｉｒは一定となる（図５（Ｌ））。また、トランス３の２次側巻線３２Ｂの両端の電圧Ｖ３２Ｂによってチョークコイル５１が励磁されるのに伴い、このチョークコイル５１を流れる電流Ｉ５１が増加し、Ｉ３１＝（２次側巻線３２Ａを流れる電流Ｉ３２Ａ）＋（２次側巻線３２Ｂを流れる電流Ｉ３２Ｂ）＝Ｉ３２Ｂ＝Ｉ５１であることから、Ｉ３１も増加していく（図５（Ｍ））。さらに、Ｉｒ＝Ｉ３１＋ＩＤ６、およびＩｒが一定であることから、Ｉ３１の増加によりＩＤ６が減少する。ＩＤ６＝Ｉ６＝０Ｖとなったとき（図５（Ｐ））が、図１７に示したタイミングｔ１０に相当する。以上で、最初の半周期分の動作が終了する。

次に、図１８を参照して、図５で示したタイミングｔ０〜ｔ１０以降の半周期分（タイミングｔ１０〜ｔ２０（ｔ０））の動作について説明する。

この半周期分の動作も、基本的には図５〜図１７で説明した半周期分の動作と同様である。すなわち、タイミングｔ１０〜ｔ１１までの期間では、スイッチング素子Ｓ２，Ｓ３がオン状態となっており（図１８（Ｂ），（Ｃ））、スイッチング素子Ｓ１，Ｓ４はオフ状態となっている（図１８（Ａ），（Ｄ））。一方、スイッチング素子Ｓ５，Ｓ６は、やはりタイミングｔ１０〜ｔ２０（ｔ０）の全期間において、オフ状態となっている（図１８（Ｅ），（Ｆ））。また、接続点Ｐ１の電位ＶＰ１＝０Ｖ（図１８（Ｇ））、および接続点Ｐ２の電位ＶＰ２＝Ｖin（図１８（Ｈ））であり、インダクタＬｒのインダクタンスはトランス３の１次側巻線３１のインダクタンスと比べて非常に小さいことから、接続点Ｐ３の電位ＶＰ３≒０Ｖとなり（図１８（Ｉ））、ＶＰ２を基準とした接続点Ｐ３，Ｐ２間の電位差Ｖ_P3-P2もほぼ０Ｖと等しくなっている（図１８（Ｋ））。したがって、ブリッジ回路１にはループ電流が流れ、インダクタＬｒが励磁されると共に、トランス３の１次側から２次側へ電力伝送が行われる。よって、トランス３の２次側には、整流ダイオード４Ｂおよびチョークコイル５１を介するループ電流が流れ、負荷７が駆動される。なお、この期間では、整流ダイオード４Ｂには順方向電圧が印加され、逆電圧Ｖ４Ｂ＝０Ｖ（図１８（Ｒ））となる一方、整流ダイオード４１Ａには、逆電圧Ｖ４Ａが印加されている（図１８（Ｐ））。

次に、タイミングｔ１１〜ｔ１２までの期間では、タイミングｔ１１でスイッチング素子Ｓ３がオフ状態となる（図１８（Ｃ））。すると、コンデンサＣ３，Ｃ４とインダクタＬｒとが協働してＬＣ直列共振回路（第１共振回路）が構成され、第１共振動作が行われる。したがって、２つのループ電流によって、コンデンサＣ３が充電される一方、コンデンサＣ４は放電されるので、接続点Ｐ２の電位ＶＰ２が徐々に下降していき、タイミングｔ１２でＶＰ２＝０Ｖとなる（図１８（Ｈ））。また、このとき整流ダイオード４Ａの逆電圧Ｖ４Ａが徐々に下降していき、タイミングｔ１２で０Ｖとなる（図１８（Ｐ））。

ここで、タイミングｔ１２でＶＰ２＝０Ｖとなると（図１８（Ｈ））、ダイオードＤ４が導通するようになる。また、このようにＶＰ２＝０ＶとなってダイオードＤ４が導通した後に、タイミングｔ１３でスイッチング素子Ｓ４がオン状態となることで（図１８（Ｄ））、ＺＶＳ動作がなされ、その結果、スイッチング素子Ｓ４における短絡損失が抑制され、装置の効率が向上する。

また、このタイミングｔ１２〜ｔ１４の期間では、前述のように、タイミングｔ１０〜ｔ１１の期間で励磁されることによりインダクタＬｒに蓄えられたエネルギーがインダクタＬｒの両端に接続された回路において電流として循環しようとし、電流が２つのループ電流に分流するため、トランス３の１次側巻線３１を流れる電流Ｉ３１の絶対値が減少する（図１８（Ｍ））。また、このトランス３でのアンペア・ターンが等しくなると共に、トランス３の２次側巻線３２Ａ，３２Ｂをそれぞれ流れる電流の和がチョークコイル５１を流れる電流Ｉ５１に等しくなるように、この電流Ｉ５１が、整流ダイオード４Ａを流れるループ電流Ｉｘａと、整流ダイオード４Ｂを流れるループ電流Ｉｘｂとに分流する。

次に、タイミングｔ１４になると、スイッチング素子Ｓ２がオフ状態となる（図１８（Ｂ））。すると、コンデンサＣ１，Ｃ２とインダクタＬｒとが協働してＬＣ直列共振回路（第１共振回路）が構成され、第１共振動作が行われる。したがって、４つのループ電流が流れ、コンデンサＣ２が充電される一方、コンデンサＣ１は放電されるので、接続点Ｐ１の電位ＶＰ１が徐々に上昇していき、タイミングｔ１５でＶＰ１＝Ｖinとなる（図１８（Ｇ））。

ここで、タイミングｔ１５でＶＰ１＝Ｖinとなると（図１８（Ｇ））、このときＶＰ３＝０Ｖ（図１８（Ｉ））およびＶ_P1-P3＝Ｖin（図１８（Ｊ））であることから、ダイオードＤ１が導通するようになる。また、このようにＶＰ１＝ＶinとなってダイオードＤ１が導通した後に、タイミングｔ１６でスイッチング素子Ｓ１がオン状態となることで（図１８（Ａ））ＺＶＳ動作がなされ、その結果、スイッチング素子Ｓ１における短絡損失が抑制され、装置の効率が向上する。

次に、タイミングｔ１６〜ｔ１７までの期間では、インダクタＬｒに蓄えられたエネルギーは、コンデンサＣ１，Ｃ２における充放電が終了した後も、２つのループ電流によって入力平滑コンデンサ１１に回生される。そしてこの入力平滑コンデンサ１１へ回生されるに従ってインダクタＬｒに蓄えられたエネルギーは減少し、それに伴ってインダクタＬｒを流れる電流Ｉｒの絶対値、およびトランス３の１次側巻線３１を流れる電流Ｉ３１の絶対値も減少していく（図１８（Ｌ），（Ｍ））。このため、トランス３でのアンペア・ターンが等しくなると共に、トランス３の２次側巻線３２Ａ，３２Ｂをそれぞれ流れる電流の和がチョークコイル５１を流れる電流Ｉ５１に等しくなるように、この電流Ｉ５１が、整流ダイオード４Ａを流れるループ電流Ｉｘａと、整流ダイオード４Ｂを流れるループ電流Ｉｘｂとに分流する。また、この期間では、ダイオードＤ６が非導通となることで、インダクタＬｒを流れる電流Ｉｒの絶対値とトランス３の１次側巻線３１を流れる電流Ｉ３１の絶対値とが等しくなる（図１８（Ｌ），（Ｍ））。

次に、タイミングｔ１７になると、インダクタＬｒに蓄えられたエネルギーがすべて回生され、インダクタＬｒを流れる電流Ｉｒ＝トランス３の１次側巻線３１を流れる電流Ｉ３１＝０Ａ（図１８（Ｌ），（Ｍ））、および整流ダイオード４Ａを流れる電流Ｉ４Ａ＝整流ダイオード４Ｂを流れる電流Ｉ４Ｂ（図１８（Ｑ），（Ｓ））となる。そしてこのタイミングｔ１７から、インダクタＬｒはこれまでと逆方向のエネルギーを蓄えるようになり、インダクタＬｒおよびトランス３の１次側巻線３１には、これまでと反対方向のループ電流が流れるようになると共に、電流ＩｒはＶin／Ｌ（Ｌ；インダクタＬｒのインダクタンス）の割合で増加していく（図１８（Ｌ），（Ｍ））。このため、トランス３でのアンペア・ターンが等しくなると共に、トランス３の２次側巻線３２Ａ，３２Ｂをそれぞれ流れる電流の和がチョークコイル５１を流れる電流Ｉ５１に等しくなるように、この電流Ｉ５１が、整流ダイオード４Ａを流れるループ電流Ｉｘａと、整流ダイオード４Ｂを流れるループ電流Ｉｘｂとに分流する。ただし、整流ダイオード４Ｂを流れる電流Ｉ４Ｂは徐々に減少していく一方、整流ダイオード４Ａを流れる電流Ｉ４Ａは徐々に増加していく（図１８（Ｑ），（Ｓ））。そしてＩ４Ｂ＝０Ａとなり、トランス３の２次側巻線３２Ａを流れる電流がチョークコイル５１を流れる電流Ｉ５１と等しくなったとき、このトランス３でのアンペア・ターンはこれ以上増加しないことからＩ３１の増加が妨げられようとするが、サージ電圧抑止回路２のコンデンサＣ５，Ｃ６とインダクタＬｒとが協働してＬＣ直列共振回路（第２共振回路）が構成され、第２共振動作が開始される。このときが、タイミングｔ１８に相当する。

次に、タイミングｔ１８〜ｔ１９までの期間では、上記第２共振動作によって２つのループ電流が流れ、コンデンサＣ６が充電される一方、コンデンサＣ５は放電されるので、この第２共振動作に伴って、接続点Ｐ３の電位ＶＰ３が緩やかに上昇していく（図１８（Ｉ））。これに伴い、トランス３の１次側巻線３１の両端間の電圧Ｖ３１が増加すると共に、２次側巻線３２Ａ，３２Ｂにもそれぞれ電圧Ｖ３２Ａ，Ｖ３２Ｂが発生する。このようにＶＰ３が緩やかに上昇していき、ＶＰ３＝ＶinおよびＶＰ_3-P2＝Ｖin（図１８（Ｉ），（Ｋ））となったときが、タイミングｔ１９に相当する。

また、本実施の形態のスイッチング電源装置では、このタイミングｔ１８〜ｔ１９までの期間において、第２共振回路の共振時間と整流ダイオード４Ａ，４Ｂのリカバリ時間とが前述の条件式（１）を満たすように設定されているので、装置の構成によらず、これら整流ダイオード４Ａ，４Ｂでのリカバリ電流の発生が抑制される。したがって、コンデンサＣ５，Ｃ６とインダクタＬｒとによる第２共振動作は継続されようとするが、ＶＰ３＝Ｖin（図１８（Ｉ））であることから、コンデンサＣ５およびダイオードＤ５の両端の電圧は０Ｖとなり、コンデンサＣ５を流れる電流ＩＣ５＝０Ａになると共に、ダイオードＤ５が導通する。

よって、タイミングｔ１９〜ｔ２０までの期間では、ダイオードＤ５が導通すること、およびスイッチング素子Ｓ４がオン状態（図１８（Ｄ））であることから、トランス３の１次側巻線３１の両端の電圧Ｖ３１（およびＶＰ_3-P2の絶対値（図１８（Ｋ）））がＶinにクランプされ、これによりトランスの２次側巻線３２Ａの両端の電圧Ｖ３２Ａが、Ｖin／ｎ（ｎ；トランス３の１次側巻線と２次側巻線との巻数比）にクランプされる。このため、整流ダイオード４Ｂに加わる逆電圧Ｖ４Ｂは、整流回路４がセンタタップ型の構成であることから、２×Ｖin／ｎよりも大きくなることはない（図１８（Ｒ））。言い換えると、この整流ダイオード４Ｂに加わる逆電圧Ｖ４Ｂは、最大でも２×Ｖin／ｎ以下となり、サージ電圧の上昇が抑制される。

また、このタイミングｔ１９〜ｔ２０までの期間では、上記のようにダイオードＤ５が導通することから、Ｉｒは一定となる（図１８（Ｌ））。また、トランス３の２次側巻線３２Ａの両端の電圧Ｖ３２Ａによってチョークコイル５１が励磁されるのに伴い、このチョークコイル５１を流れる電流Ｉ５１が増加し、Ｉ３１も増加していく（図１８（Ｍ））。さらに、Ｉｒ＝Ｉ３１＋ＩＤ５、およびＩｒが一定であることから、Ｉ３１の増加によりＩＤ５が減少する。ＩＤ５＝Ｉ５＝０Ｖとなったとき（図１８（Ｎ））が、タイミングｔ２０に相当する。以上で後半の半周期分の動作が終了し、図５のタイミングｔ０と等価な状態となる。

次に、図１９〜図２１を参照して、本実施の形態のスイッチング電源装置において整流ダイオードに加わるサージ電圧の波形と、従来のスイッチング電源装置（比較例１，２）において整流ダイオードに加わるサージ電圧の波形とについて、比較しつつ説明する。

ここで、図１９（Ａ）〜（Ｃ）はそれぞれ、本実施の形態および比較例１，２に係るスイッチング電源装置において、整流ダイオードに加わる逆電圧のタイミング波形を表したものである。また、図２０，図２１はそれぞれ、これら比較例１，２に係るスイッチング電源装置の構成を表したものである。具体的には、比較例１は、本実施の形態のサージ電圧抑止回路２の代わりに、このサージ電圧抑止回路２からコンデンサＣ５，Ｃ６が除かれたサージ電圧抑止用の回路１０２を設けたものであり、比較例２は、サージ電圧抑止回路２の代わりに、トランス３の２次側に、インダクタＬ７、コンデンサＣ７およびダイオードＤ７から構成されるサージ電圧抑止用のスナバ回路２０２を設けたものである。このスナバ回路２０２は、具体的には、インダクタＬ７の一端が出力ラインＬＯ上のチョークコイル５１とセンタタップＣＴとの間に接続され、他端がダイオードＤ７のカソードとコンデンサＣ７の一端とに接続されている。また、ダイオードＤ７のアノードはやはり出力ラインＬＯ上のチョークコイル５１とセンタタップＣＴとの間に接続され、コンデンサＣ５の他端は接地ラインＬＧに接続されている。なお、図１９（Ａ）〜（Ｃ）にそれぞれ示した逆電圧波形は、トランス３の２次側のセンタタップＣＴにおける電圧波形であり、実際に整流ダイオード４Ａ，４Ｂに加わる逆電圧は、この２倍の値となる。

まず、図１９（Ｃ）に示した比較例２に係る逆電圧波形では、サージ電圧の最大値（ピーク値）が８３Ｖとなっている。これは、スナバ回路２０２によってサージ電圧がある程度抑制された結果によるものであり、直流入力電圧Ｖin／ｎ（ｎ；トランス３の１次側巻線と２次側巻線との巻数比）の約２倍（２．０２倍）に相当するものである。一方、図１９（Ｂ）に示した比較例１に係る逆電圧波形では、サージ電圧の最大値が５２Ｖとなっており、Ｖin／ｎの１．２６倍に相当するものである。また、この比較例１に係る逆電圧波形では、この最大値までの立ち上がり時間が約２０ｎｓとなっており、サージ電圧抑止用の回路１０２にコンデンサが含まれていないことに起因して、急峻に立ち上がっていることが分かる。

これに対して、図１９（Ａ）に示した本実施の形態に係る逆電圧波形では、サージ電圧抑止回路２にコンデンサＣ５，Ｃ６が含まれ、これらコンデンサＣ５，Ｃ６とインダクタＬｒとから構成される第２共振回路の共振時間と、整流ダイオード４Ａ，４Ｂのリカバリ時間とが、前述の条件式（１）を満たすように設定されていることから、装置構成によらず、前述のように整流ダイオード４Ａ，４Ｂでのリカバリ電流の発生が抑制されると共に、第２共振回路の共振動作によって緩やかに立ち上がっていることが分かる。具体的には、サージ電圧の最大値が４５．５Ｖであり、Ｖin／ｎの約１倍（１．０８倍）に相当するものであると共に、このこの最大値までの立ち上がり時間が約１００ｎｓとなっている。すなわち、図１９（Ｂ），（Ｃ）に示した比較例１，２と比べて逆電圧の立ち上がりが緩やかになり、その結果、サージ電圧の上昇がより効果的に抑制されていることが分かる。

このようにして、ブリッジ回路１（第１ブリッジ回路）が選択的にスイッチング動作する場合には、ブリッジ回路１内のコンデンサＣ１〜Ｃ４とインダクタＬｒとが協働してＬＣ直列共振回路（第１共振回路）として機能することで、スイッチング素子Ｓ１〜Ｓ４での短絡損失が抑制され、装置の効率が向上する。また、サージ電圧抑止回路２内のコンデンサＣ５，Ｃ６とインダクタＬｒとが協働してＬＣ直列共振回路（第２共振回路）として機能すると共にサージ電圧抑止回路２の作用により、装置構成によらず、整流回路４内の整流ダイオード４Ａ，４Ｂに加わる逆電圧の立ち上がりが緩やかになる。

＜第２ブリッジ回路による動作＞
次に、図２２〜図２４を参照して、前述の第２ブリッジ回路が選択的にスイッチング動作する場合の回路動作について、詳細に説明する。

ここで、図２２および図２３は、それぞれ、第２ブリッジ回路が選択的にスイッチング動作する場合における電圧波形または電流波形をタイミング波形図（タイミングｔ０〜ｔ１０およびタイミングｔ１０〜ｔ２０（０））で表したものであり、図中の（Ａ）〜（Ｆ）は駆動信号ＳＧ１〜ＳＧ６の電圧波形をそれぞれ表している。

まず、このように第２ブリッジ回路が選択的にスイッチング動作する場合には、前述のように、制御部６３によって、スイッチング素子Ｓ１，Ｓ２が全期間においてオフ状態となっている（図２２および図２３（Ａ），（Ｂ））。また、その代わりに第２ブリッジ回路を構成するスイッチング素子Ｓ５，Ｓ６が、図５および図１８に示した第１ブリッジ回路が選択的にスイッチング動作する場合におけるスイッチング素子Ｓ１，Ｓ２と同様の同様のオン・オフ動作をするようになっている（図２２および図２３（Ｅ），（Ｆ））。なお、スイッチング素子Ｓ３，Ｓ４は、図５および図１８に示した第１ブリッジ回路が選択的にスイッチング動作する場合と同様に、オン・オフ動作をするようになっている。

このようにスイッチング素子Ｓ１〜Ｓ６の動作が設定された場合、図２２および図２３から分かるように、第２ブリッジ回路を構成するスイッチング素子Ｓ３〜Ｓ６によって、一般的な位相シフト方式によるスイッチング動作がなされ、これにより直流入力電圧Ｖinから入力交流電圧が生成される。すると、共振用のインダクタＬｒの両端にはほとんど電圧が印加されなくなるため、このインダクタＬｒがバイパスされ、そのインダクタンス成分が見かけ上、見えなくなる。言い換えると、第２ブリッジ回路を選択的にスイッチング動作させた場合には、電流ループにおけるインダクタンス成分が、ほぼ０となる。

ここで、スイッチング電源装置におけるスイッチング素子の最大デューティＤ（max）は、以下の（３）式により算出される。この（３）式によると、寄生容量Ｃ、巻数比ｎ、直流入力電圧Ｖin、ＴｒおよびＴｆは固定の値であり、また、出力電流Ｉoutも最大出力電流値で固定されることから、最大デューティＤ（max）は、共振用のインダクタＬｒにおけるインダクタンス成分Ｌの関数となることが分かる。また、このインダクタンス成分Ｌが減少すると、最大デューティＤ（max）は増加することも分かる。したがって、上記のように、第２ブリッジ回路を選択的にスイッチング動作させた場合には、電流ループにおけるインダクタンス成分Ｌがほぼ０となることから、上記（３）式によりスイッチング素子の最大デューティＤ（max）が増加し、直流出力電圧Ｖoutへ電力伝送する時間が長くなる。
Ｄ（max）＝１−｛（共振動作によるデッドタイム）
＋（スイッチング素子によるデッドタイム）｝
＝１−［｛２π×（Ｌ×Ｃ×２）^1/2＋Ｌ×Ｉout／ｎ／Ｖin｝＋（Ｔｒ＋Ｔｆ）］…(３)

但し、Ｌは共振用のインダクタＬｒにおけるインダクタンス成分であり、Ｃはスイッチング素子Ｓ３〜Ｓ６の寄生容量（コンデンサＣ３〜Ｃ６の容量）であり、Ｉoutは出力電流であり、ｎはトランス３の１次側巻線３１と２次側巻線３２Ａ，３２Ｂとの巻数比であり、Ｖinは直流入力電圧であり、Ｔｒはスイッチング素子Ｓ３〜Ｓ６の上昇時間であり、Ｔｆはスイッチング素子Ｓ３〜Ｓ６の降下時間である。

よって、例えば図２４の矢印Ｘ３で示したように、一定の出力電圧Ｖoutを維持することが可能な入力電圧範囲の下限値が、グラフＧ１ＨからグラフＧ１Ｌのように小さくなり、図中のＡ４領域の分だけ、入力電圧範囲が広くなる。

このようにして、第２ブリッジ回路が選択的にスイッチング動作する場合には、この第２ブリッジ回路のスイッチング動作によって直流入力電圧Ｖinから入力交流電圧が生成されるため、共振用のインダクタＬｒがバイパスされ、そのインダクタンス成分Ｌが考慮されなくなることから、一定の出力電圧Ｖoutを維持可能な入力電圧範囲が、従来と比べて広くなる。

なお、このようにして第２ブリッジ回路を選択的にスイッチング動作させる場合には、サージ電圧抑止回路２内のスイッチング素子Ｓ５，Ｓ６をオン・オフ動作させるため、前述したブリッジ回路１（第１ブリッジ回路）を選択的にスイッチング動作させる場合とは異なり、整流回路４内の整流ダイオード４Ａ，４Ｂに加わる逆電圧の立ち上がりを緩やかにすることはできない。しかしながら、例えば図２に示したように、この第２ブリッジ回路を選択的にスイッチング動作させる場合（Ａ３（Ａ０）領域）は、第１ブリッジ回路を選択的にスイッチング動作させる場合（Ａ１，Ａ２領域）と比べて、直流入力電圧Ｖinが低くなっている。したがって、もともと整流ダイオード４Ａ，４Ｂに加わる逆電圧が小さいため、サージ電圧を抑止する動作がなされなくとも、問題とはならない。

また、この場合、上記のように電流ループにおけるインダクタンス成分Ｌがほぼ０となるため、前述したブリッジ回路１（第１ブリッジ回路）を選択的にスイッチング動作させる場合とは異なり、第１共振回路による共振動作により、スイッチング素子Ｓ３〜Ｓ６におけるスイッチング損失を抑制することもほとんどできない。しかしながら、この場合も第１ブリッジ回路を選択的にスイッチング動作させる場合と比べ、直流入力電圧Ｖinが低く、出力電流Ｉoutが大きくなっていることから、ＺＶＳを行いやすい状況にあるため、やはり問題とはならない。

以上のように、本実施の形態では、直流入力電圧Ｖinが入力される一対の入力端子Ｔ１，Ｔ２間に３つの素子対群（第１〜第３素子対群）をそれぞれ並列して配置するようにしたので、直流入力電圧Ｖinから入力交流電圧を生成するブリッジ回路を複数種類構成（第１および第２ブリッジ回路）することができ、入力側から出力側への電圧変換方法を多様化することが可能となる。

また、直流入力電圧Ｖinまたは出力電流Ｉoutの少なくとも一方に応じて、第１ブリッジ回路または第２ブリッジ回路の一方を選択的にスイッチング動作させるようにしたので、前者を選択的に動作させる場合には、第１共振回路の共振動作によってスイッチング素子Ｓ１〜Ｓ３での短絡損失を抑制し装置の効率を向上させると共に、第２共振回路およびサージ電圧抑止回路２によって整流ダイオード４Ａ，４Ｂに加わる逆電圧の立ち上がりを緩やかにすることができる一方、後者を選択的に動作させる場合には、共振用のインダクタＬｒをバイパスすることによって一定の出力電圧を維持可能な入力電圧範囲を広くすることができることから、直流入力電圧Ｖinや負荷（出力電流Ｉout）が変動するような状況下であっても、総合的な装置性能を向上させることが可能となる。

また、サージ電圧を抑制することができることにより、整流素子での損失を低減し、装置の効率を向上させることが可能となる。また、整流素子での損失を低減することにより、素子での発熱を抑制することも可能となる。

また、サージ電圧の上昇を抑制することにより、耐圧の低い整流素子（整流ダイオード）を使用することでき、部品コストを低減することが可能となる。

また、装置構成に依存せずにサージ電圧の抑制が可能であることから、装置設計の際の自由度を向上させることが可能となる。

さらに、上記のように第２ブリッジ回路を選択的にスイッチング動作させた場合には一定の出力電圧を維持可能な入力電圧範囲を広げることができるので、例えば入力側が図１に示したような高圧バッテリの場合には、放電深度が深くなるように設定することにより、使用可能なエネルギー量を増加させることが可能となる。また、例えば入力側に発電機が設置されると共にこのスイッチング電源装置がハイブリッドカーなどの車載用として用いられたような場合にも、使用状況等に応じて発電機の出力電圧の変動幅が大きくなることが多いことから、スイッチング電源装置の入力電圧範囲が広がることにより、そのような場合にも対応することができ、安定した出力電圧を維持することが可能となる。

以上、実施の形態を挙げて本発明を説明したが、本発明はこの実施の形態に限定されず、種々の変形が可能である。

例えば、上記実施の形態では、前述した第２ブリッジ回路を選択的に動作させる際に、図２２および図２３にそれぞれ示したように、スイッチング素子Ｓ１，Ｓ２をオフ状態に設定する場合について説明したが、例えば図２５および図２６にそれぞれ示したように、これらスイッチング素子Ｓ１，Ｓ２をそれぞれ、スイッチング素子Ｓ５，Ｓ６と同期してオン・オフ動作させるようにしてもよい。このように構成した場合でも、上記実施の形態と同様の効果を得ることができる。

また、上記実施の形態では、図２や図５に示したように、制御部６３が、検出された直流入力電圧Ｖinに加え、検出された出力電流Ｉoutを考慮してスイッチング素子Ｓ１〜Ｓ６の動作制御を行う場合について説明したが、例えば検出された直流入力電圧Ｖinだけに基づいて動作制御を行ったり、検出された出力電流Ｉoutだけに基づいて動作制御を行うようにしてもよい。具体的には、スイッチング電源装置における入力電圧範囲の下限値が、例えば図２７（Ａ）に示したグラフＧ２のようになっている場合には、上記のように検出された直流入力電圧Ｖinだけに基づいてスイッチング素子Ｓ１〜Ｓ６の動作制御を行うことが可能である。また、例えば図２７（Ｂ）に示したグラフＧ３のように、使用する入力電圧Ｖinに上限Ｖmaxが設定されており、この上限Ｖmaxと下限値のグラフＧ３とが交差するような場合には、上記のように検出された出力電流Ｉoutだけに基づいてスイッチング素子Ｓ１〜Ｓ６の動作制御を行うことが可能である。このように構成した場合、動作制御の判断指標が１つのパラメータとなるので、上記実施の形態における効果に加え、動作制御がより簡単にできるという効果を奏する。

また、上記実施の形態で説明した条件式（１）に加え、さらに、第２共振回路の共振時間と、サージ電圧抑止回路２内のダイオードＤ５，Ｄ６のリカバリ時間Ｔｒｒ２とが、以下の条件式（４）を満たすように設定するのが好ましい。なお、ＣはコンデンサＣ５，Ｃ６の並列合成容量値（Ｃ＝（Ｃ５＋Ｃ６））である。このように構成した場合、上記した整流ダイオード４Ａ，４Ｂに加え、これらダイオードＤ５，Ｄ５に加わる逆電圧の立ち上がりも緩やかになり、ダイオードＤ５，Ｄ６におけるサージ電圧の上昇も抑制される。よって、これらダイオードＤ５，Ｄ６に加わる逆電圧においてリンギングの発生を抑えることができ、これによりノイズの発生を抑えることも可能となる。
１／４×｛２π×（Ｌ×Ｃ）^1/2｝＞Ｔｒｒ２ ……（４）

また、逆に上記実施の形態で説明した条件式（１）を考慮しないように構成してもよい。このように構成した場合、装置構成によっては（例えばトランス３の２次側の配線が長い場合など、配線の寄生インダクタンスや寄生容量が大きい場合）、整流ダイオード４Ａ，４Ｂに加わる逆電圧の立ち上がりを緩やかにする効果が小さくなる場合も生ずるが、それでも従来よりサージ電圧を抑制することは可能である。

また、例えば図２８に示したように、上記実施の形態のスイッチング電源装置（図２）において、インダクタＬｒと、トランス３およびその２次側の回路（整流回路４および平滑回路５）の構成とを、サージ電圧抑止回路２に対して左右逆となるように配置してもよい。具体的には、インダクタＬｒを接続点Ｐ２，Ｐ３間に配置すると共に、トランス３を接続点Ｐ１，Ｐ３間に配置するようにしてもよい。このように構成した場合でも、上記実施の形態と同様の効果を得ることができる。

また、例えば図２９に示したように、センタタップ型の整流回路４を、フルブリッジ型の整流回路４１とするようにしてもよい。具体的には、図１のトランス３の代わりに、１次側巻線３３１および１つの２次側巻線３３２を有するトランス３３を設け、このトランス３３の２次側に、４つの整流ダイオード４１Ａ〜４１Ｄを含むフルブリッジ型の整流回路４１を設けるようにする。このように構成した場合、上記実施の形態と同様の作用により、整流ダイオード４１Ａ〜４１Ｄに加わるサージ電圧の最大値（ピーク値）を１×Ｖin／ｎ（ｎ；トランス３の１次側巻線と２次側巻線との巻数比）に抑えることができ、最大値が２×Ｖin／ｎ程度である従来のフルブリッジ型のものと比べて、やはり低くすることが可能となる。なお、これら整流ダイオード４１Ａ〜４１Ｄも、整流ダイオード４Ａ，４Ｂの場合と同様に、それぞれＭＯＳ―ＦＥＴの寄生ダイオードから構成することも可能である。

また、上記実施の形態では、トランス３とインダクタＬｒとが互いに磁気的に独立して設けられている場合で説明したが、例えば図３０および図３１にそれぞれ示したように、これらトランス３およびインダクタＬｒが、図中の符号Ｍ１，Ｍ２でそれぞれ示したように、互いに磁気的に結合されているようにしてもよい。具体的には、インダクタＬｒを接続点Ｐ２，Ｐ３間（図３０）または接続点Ｐ１，Ｐ３間（図３１）に配置すると共に、トランス３の追加巻線３１Ｂを、接続点Ｐ１，Ｐ３間（図３０）または接続点Ｐ２，Ｐ３間（図３１）に接続するようにする。このように構成した場合でも、図３０，図３１に示した構成はそれぞれ、図１または図２８に示した構成と等価なものであることから、上記実施の形態と同様の効果を得ることができる。なお、これらの場合において、インダクタＬｒの代わりに、もしくはインダクタＬｒに加えて、トランス３における１次側巻線３１Ａのリーケージインダクタンス（図示せず）を用いるようにしてもよい。

さらに、もちろん、これら変形例を組み合わせて構成するようにしてもよい。

本発明の一実施の形態に係るスイッチング電源装置の構成を表す回路図である。 制御部によるスイッチング動作制御を説明するための特性図である。 制御部によるスイッチング動作制御を説明するための図である。 制御部によるスイッチング動作制御を表す流れ図である。 第１ブリッジ回路を選択的に動作させる場合におけるスイッチング電源装置の動作を説明するためのタイミング波形図である。 第１ブリッジ回路を選択的に動作させる場合におけるスイッチング電源装置の動作を説明するための回路図である。 図６に続くスイッチング電源装置の動作を説明するための回路図である。 図７に続くスイッチング電源装置の動作を説明するための回路図である。 図８に続くスイッチング電源装置の動作を説明するための回路図である。 図９に続くスイッチング電源装置の動作を説明するための回路図である。 図１０に続くスイッチング電源装置の動作を説明するための回路図である。 図１１に続くスイッチング電源装置の動作を説明するための回路図である。 図１２に続くスイッチング電源装置の動作を説明するための回路図である。 図１３に続くスイッチング電源装置の動作を説明するための回路図である。 図１４に続くスイッチング電源装置の動作を説明するための回路図である。 図１５に続くスイッチング電源装置の動作を説明するための回路図である。 図１６に続くスイッチング電源装置の動作を説明するための回路図である。 図１７に続くスイッチング電源装置の動作を説明するためのタイミング波形図である。 図１および比較例１，２に係るスイッチング電源装置の動作を比較するためのタイミング波形図である。 比較例１に係るスイッチング電源装置の構成を表す回路図である。 比較例２に係るスイッチング電源装置の構成を表す回路図である。 第２ブリッジ回路を選択的に動作させる場合におけるスイッチング電源装置の動作を説明するためのタイミング波形図である。 図２２に続くスイッチング電源装置の動作を説明するためのタイミング波形図である。 第２ブリッジ回路を選択的に動作させた場合における入力電圧範囲の変化を説明するための特性図である。 本発明の変形例に係るスイッチング電源装置の動作を説明するためのタイミング波形図である。 図２５に続くスイッチング電源装置の動作を説明するためのタイミング波形図である。 本発明の変形例に係るスイッチング動作制御を説明するための特性図である。 本発明の変形例に係るスイッチング電源装置の構成を表す回路図である。 本発明の他の変形例に係るスイッチング電源装置の構成を表す回路図である。 本発明の他の変形例に係るスイッチング電源装置の構成を表す回路図である。 本発明の他の変形例に係るスイッチング電源装置の構成を表す回路図である。

符号の説明

１０…高圧バッテリ、１…ブリッジ回路、１１…入力平滑コンデンサ、２…サージ電圧抑止回路、３，３３…トランス、３１，３１Ａ，３３１…１次側巻線、３２，３３２…２次側巻線、３１Ｂ…追加巻線、４，４１…整流回路、４Ａ，４Ｂ，４１Ａ〜４１Ｄ…整流ダイオード、５…平滑回路、５１…チョークコイル、５２…出力平滑コンデンサ、６…駆動回路、６１…入力電圧検出回路、６２…入力電流検出回路、６３…制御部、７…負荷、Ｓ１〜Ｓ６…スイッチング素子、Ｄ１〜Ｄ６…ダイオード、Ｃ１〜Ｃ６…コンデンサ、Ｌｒ…インダクタ、Ｔ１，Ｔ２…入力端子、Ｔ３，Ｔ４…出力端子、Ｌ１Ｈ…１次側高圧ライン、Ｌ１Ｌ…１次側低圧ライン、ＬＯ…出力ライン、ＬＧ…接地ライン、Ｐ０〜Ｐ３…接続点、ＣＴ…センタタップ、Ｖin…直流入力電圧（入力電圧）、Ｖout…直流出力電圧、、Ｉin…入力電流、Ｉout…出力電流、Ｖth…しきい値電圧、Ｉth…しきい値電流、Ｖmax…最大入力電圧、ＶＰ１〜ＶＰ３…電位、Ｖ_P1-P3，Ｖ_P3-P2…電位差、Ｖ４Ａ，Ｖ４Ｂ…逆電圧（サージ電圧）、Ｉｒ，Ｉ３１，ＩＤ５，ＩＤ６，ＩＣ５，ＩＣ６，Ｉ５，Ｉ６，Ｉ４Ａ，Ｉ４Ｂ，Ｉ５１，Ｉａ〜Iｑ，Ｉｘａ〜Ｉｘｂ…電流、ＳＧ１〜ＳＧ６…スイッチング信号、Ａ０〜Ａ４…領域、ｔ０〜ｔ２０…タイミング、Ｔｄ…デッドタイム、φ…位相差。

Claims (17)

1. 直流入力電圧に基づいて直流出力電圧を生成するスイッチング電源装置であって、
   前記直流入力電圧が入力される一対の端子間に並列して配置され、互いに並列接続されたスイッチング素子と容量素子とを含む素子対を２つ直列に接続してなる第１素子対群と、
   前記第１素子対群に並列して配置され、互いに並列接続されたスイッチング素子と容量素子とを含む素子対を２つ直列に接続してなる第２素子対群と、
   前記第１および第２素子対群に並列して配置され、互いに並列接続されたスイッチング素子、容量素子および整流素子を含む素子対を２つ直列に接続してなる第３素子対群と、
   前記第２素子対群を構成する２つの素子対同士の接続点と前記第３素子対群を構成する２つの素子対同士の接続点との間に接続された１次側巻線と、２次側巻線とを有し、前記直流入力電圧に基づく入力交流電圧を変圧して出力交流電圧を生成するトランスと、
   前記トランスの２次側に設けられると共に複数の整流素子を含んで構成され、これら複数の整流素子によって前記出力交流電圧を整流することにより前記直流出力電圧を生成する出力回路と、
   前記第１素子対群を構成する２つの素子対同士の接続点と前記第３素子対群を構成する２つの素子対同士の接続点との間に接続され、前記第１および第２素子対群に含まれる容量素子と共に第１共振回路を構成すると共に、前記第３素子対群に含まれる容量素子と共に第２共振回路を構成する共振用インダクタと、
   前記直流入力電圧または前記出力回路からの出力電流の少なくとも一方に応じて、前記第１素子対群と前記第２素子対群とから構成される第１ブリッジ回路、または前記第２素子対群と前記第３素子対群とから構成される第２ブリッジ回路の一方が選択的にスイッチング動作するように制御する制御部と
   を備え、
   前記制御部は、
   前記直流入力電圧が所定のしきい値電圧よりも高い場合には、前記第３素子対群に含まれるスイッチング素子をそれぞれオフ状態にすると共に前記第１ブリッジ回路を選択的に動作させる一方、
   前記直流入力電圧が前記所定のしきい値電圧以下の場合には、前記第２ブリッジ回路を選択的に動作させる
   ことを特徴とするスイッチング電源装置。
2. 直流入力電圧に基づいて直流出力電圧を生成するスイッチング電源装置であって、
   前記直流入力電圧が入力される一対の端子間に並列して配置され、互いに並列接続されたスイッチング素子と容量素子とを含む素子対を２つ直列に接続してなる第１素子対群と、
   前記第１素子対群に並列して配置され、互いに並列接続されたスイッチング素子と容量素子とを含む素子対を２つ直列に接続してなる第２素子対群と、
   前記第１および第２素子対群に並列して配置され、互いに並列接続されたスイッチング素子、容量素子および整流素子を含む素子対を２つ直列に接続してなる第３素子対群と、
   前記第２素子対群を構成する２つの素子対同士の接続点と前記第３素子対群を構成する２つの素子対同士の接続点との間に接続された１次側巻線と、２次側巻線とを有し、前記直流入力電圧に基づく入力交流電圧を変圧して出力交流電圧を生成するトランスと、
   前記トランスの２次側に設けられると共に複数の整流素子を含んで構成され、これら複数の整流素子によって前記出力交流電圧を整流することにより前記直流出力電圧を生成する出力回路と、
   前記第１素子対群を構成する２つの素子対同士の接続点と前記第３素子対群を構成する２つの素子対同士の接続点との間に接続され、前記第１および第２素子対群に含まれる容量素子と共に第１共振回路を構成すると共に、前記第３素子対群に含まれる容量素子と共に第２共振回路を構成する共振用インダクタと、
   前記直流入力電圧または前記出力回路からの出力電流の少なくとも一方に応じて、前記第１素子対群と前記第２素子対群とから構成される第１ブリッジ回路、または前記第２素子対群と前記第３素子対群とから構成される第２ブリッジ回路の一方が選択的にスイッチング動作するように制御する制御部と
   を備え、
   前記制御部は、
   前記直流入力電圧が所定のしきい値電圧よりも高い場合には、前記第３素子対群に含まれるスイッチング素子をそれぞれオフ状態にすると共に前記第１ブリッジ回路を選択的に動作させる一方、
   前記直流入力電圧が前記所定のしきい値電圧以下の場合には、前記出力電流の大きさも考慮して制御を行う
   ことを特徴とするスイッチング電源装置。
3. 前記制御部は、
   前記直流入力電圧が前記所定のしきい値電圧以下の場合において、
   前記出力電流が所定のしきい値電流よりも小さい場合には、前記第３素子対群に含まれるスイッチング素子をそれぞれオフ状態にすると共に前記第１ブリッジ回路を選択的に動作させる一方、
   前記出力電流が前記所定のしきい値電流以上の場合には、前記第２ブリッジ回路を選択的に動作させる
   ことを特徴とする請求項２に記載のスイッチング電源装置。
4. 前記制御部は、前記第２ブリッジ回路を選択的にスイッチング動作させる場合に、前記第３素子対群に含まれる２つのスイッチング素子のオン・オフ動作にそれぞれ同期して、前記第１素子対群に含まれる２つのスイッチング素子をオン・オフ動作させる
   ことを特徴とする請求項１ないし請求項３のいずれか１項に記載のスイッチング電源装置。
5. 前記制御部は、前記第２ブリッジ回路を選択的にスイッチング動作させる場合に、前記第１素子対群に含まれる２つのスイッチング素子をそれぞれオフ状態にする
   ことを特徴とする請求項１ないし請求項３のいずれか１項に記載のスイッチング電源装置。
6. 前記第２共振回路の共振時間と前記出力回路に含まれる整流素子のリカバリ時間とが、以下の条件式（１）を満たすように設定されている
   ことを特徴とする請求項１ないし請求項５のいずれか１項に記載のスイッチング電源装置。
   １／４×｛２π×（Ｌ×Ｃ３）^1/2｝＞Ｔｒｒ１ ……（１）
   但し、
   ｛２π×（Ｌ×Ｃ３）^1/2｝：第２共振回路における１周期分の共振時間
   Ｌ ：共振用インダクタのインダクタンス
   Ｃ３ ：第３素子対群に含まれる容量素子の容量値
   Ｔｒｒ１：出力回路に含まれる整流素子のリカバリ時間
   とする。
7. さらに、前記第２共振回路の共振時間と前記第３素子対群に含まれる整流素子のリカバリ時間とが、以下の条件式（２）を満たすように設定されている
   ことを特徴とする請求項６に記載のスイッチング電源装置。
   １／４×｛２π×（Ｌ×Ｃ３）^1/2｝＞Ｔｒｒ２ ……（２）
   但し、
   Ｔｒｒ２：第３素子対群に含まれる整流素子のリカバリ時間
   とする。
8. 前記トランスと前記共振用インダクタとが、互いに磁気的に独立して設けられている
   ことを特徴とする請求項１ないし請求項７のいずれか１項に記載のスイッチング電源装置。
9. 前記トランスと前記共振用インダクタとが、互いに磁気的に結合されている
   ことを特徴とする請求項１ないし請求項７のいずれか１項に記載のスイッチング電源装置。
10. 前記スイッチング素子のうちの少なくとも１つが電界効果型トランジスタにより構成され、
    前記容量素子のうちの少なくとも１つが、前記電界効果型トランジスタの寄生容量から構成されている
    ことを特徴とする請求項１ないし請求項９のいずれか１項に記載のスイッチング電源装置。
11. 前記第３素子対群に含まれるスイッチング素子が電界効果型トランジスタにより構成され、
    前記第３素子対群に含まれる整流素子が、前記電界効果型トランジスタの寄生ダイオードから構成されている
    ことを特徴とする請求項１ないし請求項９のいずれか１項に記載のスイッチング電源装置。
12. 前記出力回路に含まれる整流素子が、電界効果型トランジスタの寄生ダイオードから構成されている
    ことを特徴とする請求項１ないし請求項１１のいずれか１項に記載のスイッチング電源装置。
13. 直流入力電圧に基づいて直流出力電圧を生成するスイッチング電源装置であって、
    前記直流入力電圧が入力される一対の端子間に並列して配置され、互いに並列接続されたスイッチング素子と容量素子とを含む素子対を２つ直列に接続してなる第１素子対群と、
    前記第１素子対群に並列して配置され、互いに並列接続されたスイッチング素子と容量素子とを含む素子対を２つ直列に接続してなる第２素子対群と、
    前記第１および第２素子対群に並列して配置され、互いに並列接続されたスイッチング素子、容量素子および整流素子を含む素子対を２つ直列に接続してなる第３素子対群と、
    前記第２素子対群を構成する２つの素子対同士の接続点と前記第３素子対群を構成する２つの素子対同士の接続点との間に接続された１次側巻線と、２次側巻線とを有し、前記直流入力電圧に基づく入力交流電圧を変圧して出力交流電圧を生成するトランスと、
    前記トランスの２次側に設けられると共に複数の整流素子を含んで構成され、これら複数の整流素子によって前記出力交流電圧を整流することにより前記直流出力電圧を生成する出力回路と、
    前記第１素子対群を構成する２つの素子対同士の接続点と前記第３素子対群を構成する２つの素子対同士の接続点との間に接続され、前記第１および第２素子対群に含まれる容量素子と共に第１共振回路を構成すると共に、前記第３素子対群に含まれる容量素子と共に第２共振回路を構成する共振用インダクタと
    を備え、
    前記第２共振回路の共振時間と前記出力回路に含まれる整流素子のリカバリ時間とが、以下の条件式（３）を満たすように設定されている
    ことを特徴とするスイッチング電源装置。
    １／４×｛２π×（Ｌ×Ｃ３） ^1/2 ｝＞Ｔｒｒ１ ……（３）
    但し、
    ｛２π×（Ｌ×Ｃ３） ^1/2 ｝：第２共振回路における１周期分の共振時間
    Ｌ ：共振用インダクタのインダクタンス
    Ｃ３ ：第３素子対群に含まれる容量素子の容量値
    Ｔｒｒ１：出力回路に含まれる整流素子のリカバリ時間
    とする。
14. 前記直流入力電圧または前記出力回路からの出力電流の少なくとも一方に応じて、前記第１素子対群と前記第２素子対群とから構成される第１ブリッジ回路、または前記第２素子対群と前記第３素子対群とから構成される第２ブリッジ回路の一方が選択的にスイッチング動作するように制御する制御部をさらに備えた
    ことを特徴とする請求項１３に記載のスイッチング電源装置。
15. 前記制御部は、前記第２ブリッジ回路を選択的にスイッチング動作させる場合に、前記第３素子対群に含まれる２つのスイッチング素子のオン・オフ動作にそれぞれ同期して、前記第１素子対群に含まれる２つのスイッチング素子をオン・オフ動作させる
    ことを特徴とする請求項１４に記載のスイッチング電源装置。
16. 前記制御部は、前記第２ブリッジ回路を選択的にスイッチング動作させる場合に、前記第１素子対群に含まれる２つのスイッチング素子をそれぞれオフ状態にする
    ことを特徴とする請求項１４に記載のスイッチング電源装置。
17. さらに、前記第２共振回路の共振時間と前記第３素子対群に含まれる整流素子のリカバリ時間とが、以下の条件式（４）を満たすように設定されている
    ことを特徴とする請求項１３ないし請求項１６のいずれか１項に記載のスイッチング電源装置。
    １／４×｛２π×（Ｌ×Ｃ３） ^1/2 ｝＞Ｔｒｒ２ ……（４）
    但し、
    Ｔｒｒ２：第３素子対群に含まれる整流素子のリカバリ時間
    とする。

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