JP4509639B2

JP4509639B2 - 半導体素子

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Publication number: JP4509639B2
Application number: JP2004129632A
Authority: JP
Inventors: 忠司酒井; 富男小野; 尚志佐久間; 博昭吉田; 真理子鈴木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-04-26
Filing date: 2004-04-26
Publication date: 2010-07-21
Anticipated expiration: 2024-04-26
Also published as: JP2005311238A

Description

本発明は半導体素子に係わり、特にダイヤモンドを用いた半導体素子に関わる。

現在、Si半導体を用いたパワー素子が幅広く用いられている。例えば、ダイオードやスイッチ素子などが多様な電力のスイッチングに用いられ、電力の自在な制御を可能にしている。しかしながら、最近の電力密度の増大や高い耐電圧の要求と効率の追求などの要請からSi半導体の材料限界が明白になりつつある。

また、パワー素子としてだけでなく、発光素子として利用することも知られている（特許文献１参照）。特に、ダイヤモンドは5.5eVの大きなバンドギャップを持ち、常温でも安定な80meVという大きな束縛エネルギーを有するフリーエキシトンから生成する発光を示すことが知られている。この発光波長はおよそ235nmであり、現在削減が求められている水銀の励起発光波長（254nm）に近いことから、水銀フリーの固体照明光源として注目されるものである。

以上のように、ダイヤモンドはパワー素子や発光素子として有望な半導体である。しかしながら、実際にはまだその性能が確かめられているにはいたっていない。その原因は基板サイズや価格などの課題もあるが、半導体として原理的な面で見た場合には、ドーピング伝導制御が十分でないことにある。

これは、ダイヤモンドにおいて知られているドーピングの不純物準位がSiや他の実用化されている半導体のそれに比べて深く、十分なキャリアが得られないためである。このような問題から上記のように潜在性能は期待されながら、いまだ実用化・産業化にいたっていないのが現状であった。
特開２００１−２７４４５５公報

上述したようにダイヤモンドを用いた半導体素子は、ドーピング伝導制御が十分ではなく、潜在性能は期待されながら、いまだ実用化・産業化にいたっていないのが現状であった。

本発明はかかる実情に鑑みてなされたものであり、ドーピング伝導制御の困難性を克服し実用化・産業化が可能なダイヤモンドを用いた半導体素子を提供することを目的とする。

（構成）
本発明は、ドーピング技術等によりダイヤモンドの潜在性能を引き出すことを可能にしようとするものである。その手段の骨子は、ダイヤモンド半導体チップ中に当該素子機能とともに加熱手段を設ける点にあり、ダイヤモンドにおける深いエネルギー準位を与える不純物（ボロン、リン等）のドーピングによる伝導の温度変化特性を用いて、加熱用電力を抑制する構成を提供する点にある。

即ち、本発明の第１の半導体素子は、ｐ型のダイヤモンド層と、該ｐ型のダイヤモンド層との間にｐｎ接合を形成するｎ型のダイヤモンド層と、前記ｐ型のダイヤモンド層に対する通電用の第１の電極と、前記ｎ型のダイヤモンド層に対する通電用の第２の電極と、前記第１の電極との間に加熱用電流の経路を形成する前記ｐ型のダイヤモンド層に設けられた加熱電極とを具備することを特徴とする。

本発明の第２の半導体素子は、ｐ型のダイヤモンド層と、ｎ型のダイヤモンド層と、前記ｐ型のダイヤモンド層と前記ｎ型のダイヤモンド層との間に設けられｐｉｎ接合を形成するｉ型のダイヤモンド層と、前記ｐ型のダイヤモンド層に対する通電用の第１の電極と、前記ｎ型のダイヤモンド層に対する通電用の第２の電極と、前記第１の電極との間に加熱用電流の経路を形成する前記ｐ型のダイヤモンド層に設けられた加熱電極とを具備することを特徴とする。

本発明の第１及び第２の半導体素子において、以下の構成を備えることが望ましい。

（１）前記第１の電極は、前記ｐ型のダイヤモンド層に対して前記ｎ型のダイヤモンド層と反対側に設けられ、前記加熱電極は前記ｐ型のダイヤモンド層に対して前記ｎ型のダイヤモンド層と同じ側に設けられていること。

（２）前記第１の電極及び前記加熱電極はそれぞれ、前記ｐ型のダイヤモンド層に対して前記ｎ型のダイヤモンド層と反対側に設けられていること。

また、本発明の第３の半導体素子は、対向する第１表面及び第２表面を有するｐ型のダイヤモンド層と、該ｐ型のダイヤモンド層の第１表面の一部に設けられたｎ型のダイヤモンド領域と、前記ｐ型のダイヤモンド層の第２表面の側に設けられた第１の電極と、前記ｎ型のダイヤモンド領域上に設けられた第２の電極と、前記ｐ型のダイヤモンド層の第１表面のうち前記ｎ型のダイヤモンド領域以外の領域上に設けられた前記ｐ型のダイヤモンド層に設けられた加熱電極とを具備することを特徴とする。

また、本発明の第４の半導体素子は、対向する第１表面及び第２表面を有するｐ型のダイヤモンド層と、該ｐ型のダイヤモンド層の第１表面の一部に設けられたｎ型のダイヤモンド領域と、前記ｐ型のダイヤモンド層の第２表面の側に部分的に設けられた第１の電極と、前記ｎ型のダイヤモンド領域上に設けられた第２の電極と、前記ｐ型のダイヤモンド層の第２表面のうち前記第２の電極が設けられた領域以外の領域に設けられた加熱電極とを具備することを特徴とする。

本発明の第１〜第４の半導体素子において、以下の構成を備えることが望ましい。

（１）前記加熱電極は、前記ｐ型のダイヤモンド層との間にショットキー接合を形成する電極であること。

（２）前記加熱電極は、前記第１の電極と前記第２の電極との間に印加される電圧を分圧した電圧が印加されること。

（３）前記ｐ型のダイヤモンド層の温度が所定温度を越えると前記加熱電極に流れる電流を抑制する制御回路をさらに備えること。

（４）前記加熱電極は、前記ｎ型のダイヤモンド領域を取り囲んで設けられていること。

（５）前記加熱電極は、前記ｎ型のダイヤモンド領域を挟む複数の位置に設けられていること。

（６）複数の前記加熱電極を互いに結んで設けられた抵抗体をさらに備えること。

（２）前記加熱電極は当該半導体素子の動作に対して予熱を行う予熱電極であること。

（３）当該半導体素子は高耐圧ダイオード又は発光ダイオードを備えること。

なお、上述した本発明において、加熱電極とは、半導体素子の主機能素子（目的とする動作・機能を果たす素子、例えば、ダイオード、トランジスタ、サイリスタ等。）を加熱する電流を供給する電極を指すものである。

また、本発明でいう「予熱」とは、本発明の半導体素子の動作特性、機能の向上を図るべく、当該半導体素子を予め加熱することを意味し、素子動作に先立って、または素子動作と並行して行われる加熱を意味する。さらにまた、「予熱電極」とは、上記した予熱を行うための電流を供給する電極を意味する。

（作用）
図２は、各半導体材料の電気的特性を比較計算した特性図であり、横軸は絶縁耐圧、縦軸は素子抵抗を示す。図２に示されるように、Siに比べてSiCやGaNは桁違いの高性能が期待される。ここでの高性能とは同じ絶縁耐圧に対して素子の抵抗が低い、すなわち損失が少ないことを示している。図２によれば、SiCやGaNなどに比べてダイヤモンドはさらに高い性能を示すことが予測されている。即ち、ダイヤモンドはパワーデバイスとしての性能を潜在的に備えている。

しかしながら、ｐ型領域及びｎ型領域を備えｐｎ接合等を有するダイヤモンド半導体素子は、常温では充分な伝導を示さない。本発明では、主機能素子（目的とする動作・機能を果たす素子。例えば、ダイオード、トランジスタ、サイリスタ等。）に付随して共通のチップ内に加熱手段を設けている。かかる加熱手段への通電による自己発熱により、ダイヤモンドの高い熱伝導率（物質中で最高である。）に基づき、前記主機能素子を直接加熱しなくても加熱手段により殆ど加熱タイムラグを生じず迅速かつ均一に加熱することができる。加熱手段による予熱により、主機能素子を構成するダイヤモンド半導体は低抵抗化し、迅速な素子動作の立ち上がりが可能となり、実用化・産業化が可能なダイヤモンド半導体素子を提供することが可能となる。

加熱手段としては、チップ上やチップ内に設けた各種の抵抗層を用いることが可能であるが、特に昇温によって抵抗が上昇する正温度抵抗係数を有するものを用いること好ましい。正温度抵抗係数を有するものを用いることにより過度の温度上昇を抑えることが可能である。また、加熱手段を設ける加熱用通電領域としてダイヤモンド自体を用いることにより、発熱を無駄なく利用することができる。

また、ｐ型導電型の不純物をドーピングしたダイヤモンド層（ｐ型ダイヤモンド層）を用いることによって、常温からの通電を容易にすることができる。即ち、常温においてｐ型ダイヤモンド層は、ｎ型導電型の不純物をドーピングしたダイヤモンド層（ｎ型ダイヤモンド層）よりも抵抗が低く、常温において多くの電流を流すことができ、この通電による発熱によりｐ型ダイヤモンド層及び当該層に近接するｎ型ダイヤモンド層の温度を上昇させることが可能である。ｎ型ダイヤモンド層は温度上昇により低抵抗化し、ｐ型ダイヤモンド層及びｎ型ダイヤモンド層に多くの電流を流すことが可能となる。

本発明によれば、ドーピング伝導制御の困難性を克服し実用化・産業化が可能なダイヤモンドを用いた半導体素子を提供することが可能である。

以下、本発明の実施形態について図面を参照しつつ詳細に説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体素子の構成を示す断面図及び平面図である。図１（ａ）は図１（ｂ）の線分ＡＡ´における素子の断面図である。図１に示す半導体素子はダイオードであり、高耐圧ダイオードや発光（または受光）ダイオードとして用いられるものである。

図１に示すように、ボロンを１０¹⁷ｃｍ^-3ドーピングしたｐ型ダイヤモンド層（または基板）１の表面領域の一部（中心領域）には、リンを１０¹⁹ｃｍ^-3ドーピングしたｎ型ダイヤモンド領域２が円形の平面形状で選択的に設けられている。ｐ型ダイヤモンド層１とｎ型ダイヤモンド領域２の間にｐｎ接合が形成される。ｐ型ダイヤモンド層（または基板）１の裏面にはアノード電極３が設けられ、ｎ型ダイヤモンド領域２の表面にはカソード電極４が設けられている。アノード電極３やカソード電極４にはオーミック接触を得るためにチタン等の金属材料を用いることができ、金／白金／チタン、金／クロム／チタン等の積層膜を用いることが可能である。

ｐ型ダイヤモンド層（または基板）１の表面のうち、ｎ型ダイヤモンド領域２が設けられた領域以外の領域には、予熱電極５が設けられている。本実施形態では、予熱電極５はｎ型ダイヤモンド領域２を取り囲むようにｐ型ダイヤモンド層１の表面に環状に形成されている。この予熱電極５にもオーミック接触を得るためにチタン等の金属材料を用いることができ、金／白金／チタン、金／クロム／チタン等の積層膜を用いることが可能である。予熱電極５は、ｐ型ダイヤモンド層１内に電流を流すことにより該層１の温度及びｎ型ダイヤモンド領域２の温度を上昇させるための電極である。

次に、本実施形態の半導体素子の製造方法について説明する。まず、ｐ型ダイヤモンド層（または基板）１を準備する。ｐ型ダイヤモンド層（または基板）１は、原料ガスとしてメタンと水素等を用いたＣＶＤ法（成膜温度８００℃〜１０００℃等、成膜圧力１０〜１００Torr等。）によりＳｉ等の半導体基板上にｐ型ダイヤモンド層を形成するなどの方法により作製することができる。ｐ型ドーパントとしてのボロンを供給するにはジボランやジメチルホウ素等を用いることができる。支持基板として用いたＳｉ等の半導体基板は、必要に応じて除去してｐ型ダイヤモンド層（または基板）１の裏面を露出させる。

次に、ｐ型ダイヤモンド層（または基板）１の表面の中心領域に選択的にｎ型ダイヤモンド領域２を形成する。ｎ型ドーパントとしてリンを用い、イオン注入法によってｐ型ダイヤモンド層１表面の一部にｎ型ダイヤモンド領域２を形成する。ここで、ｐ型ダイヤモンド層（または基板）１の表面全面上にリンをドーピングしたｎ型ダイヤモンド層をＣＶＤ法により気相成長させてもよい。この場合には、原料ガスとしてメタンや水素等を用い、例えば成膜温度８００〜１０００℃、成膜圧力１０〜１００Torrとすることができる。ｎ型ドーパントとしてのリンを供給するにはトリメチルリンやホスフィン等を用いることができる。全面に形成されたｎ型ダイヤモンド層はカソード電極を形成する部分のみメサ状に残して、周囲をエッチングし、ｐ型ダイヤモンド層の表面を露出させる。

次に、ｐ型ダイヤモンド層（または基板）１の表面及び裏面にオーミック金属を成膜し、パターニングを行うことによりアノード電極３、カソード電極４、予熱電極５を形成して本実施形態の半導体素子を作製する。

次に、本実施形態の半導体素子の動作について説明する。まず、常温において素子動作を開始させる場合、アノード電極３と予熱電極５との間に電圧が印加され、アノード電極３と予熱電極５の間に位置するｐ型ダイヤモンド層１内に電流が流れる。常温ではｐ型ダイヤモンド層１は、ｎ型ダイヤモンド領域２よりも抵抗が低く、常温において多くの電流を流すことができ、この通電による発熱（自己加熱）によりｐ型ダイヤモンド層１及び当該層１に近接するｎ型ダイヤモンド領域２の温度を含むチップ全体を昇温することが可能である。ｎ型ダイヤモンド領域２は温度上昇により低抵抗化し、ｐ型ダイヤモンド層１、ｎ型ダイヤモンド領域２、及びこれらの間のｐｎ接合（即ち、アノード電極３とカソード電極４との間。）に多くの電流を流すことが可能となる。これにより常温からの通電を容易にし、迅速な素子動作の立ち上がりが可能となり、実用化・産業化が可能なダイヤモンド半導体素子を提供することが可能となる。

（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体素子の構成を示す断面図及び平面図である。図３（ａ）は図３（ｂ）の線分ＡＡ´における素子の断面図である。図１に対応する部分には同一符号を付して示す。図３に示す半導体素子はダイオードであり、高耐圧ダイオードや発光（または受光）ダイオードとして用いられるものである。

図３に示されるように、本実施形態の半導体素子が第１の実施形態の半導体素子と異なる点は、ｎ型ダイヤモンド領域及びカソード電極の形状、予熱電極の形状及び配置、並びに予熱電流の流れ方である。即ち、ｎ型ダイヤモンド領域１２及びカソード電極１４はそれぞれ矩形の平面形状を有しており、オーミック性の予熱電極１５ａ、１５ｂはｎ型ダイヤモンド領域１２及びカソード電極１４を挟むように２箇所に設けられている。予熱電極１５ａ、１５ｂには第１の実施形態の予熱電極５と同様の材料を用いることが可能である。

本実施形態の半導体素子によれば、予熱電極対１５ａ、１５ｂの間に電圧が印加され、予熱電極対１５ａ、１５ｂの間に予熱のための電流が流れる。この電流は半導体素子（チップ）の平面方向に流れ、予熱電極対１５ａ、１５ｂ間のｐ型ダイヤモンド層（または基板）１及びｎ型ダイヤモンド領域１２を加熱する。かかる構成により面内の温度分布の制御性を高めることが可能である。即ち、チップ面内の任意の点を選んで予熱電極対１５ａ、１５ｂを配置することにより、面内温度分布の設計の自由度を高めることができ、抵抗値や熱分布の選択を行いやすくすることが可能である。

本実施形態では、予熱電極は２つとしたが、これに限らず３つ以上設けることも可能である。その配置法も、１２０度ずつ離して配置したり、９０度ずつ離して配置することも可能である。これらの予熱電極に適宜電圧を印加して予熱電極同士の間に流れる電流を制御する。

なお、本実施形態では、予熱電極同士の間に電流を流したが、第１の実施形態のようにアノード電極３と予熱電極との間に電流を流して半導体素子の加熱を行うことも可能であり、また予熱電極同士の間及びアノード電極３と予熱電極との間に電流を流して半導体素子の加熱を行うことも可能である。

（第３の実施形態）
図４は、本発明の第３の実施形態に係る半導体素子の構成を示す断面図及び平面図である。図４（ａ）は図４（ｂ）の線分ＡＡ´における素子の断面図である。図２に対応する部分には同一符号を付して示す。図４に示す半導体素子はダイオードであり、高耐圧ダイオードや発光（または受光）ダイオードとして用いられるものである。

図４に示されるように、本実施形態の半導体素子が第２の実施形態の半導体素子と異なる点は、通電領域をｐ型ダイヤモンド層（または基板）１に代えて抵抗体６とした点である。即ち、抵抗体６はｐ型ダイヤモンド層（または基板）１の表面に予熱電極対１５ａ、１５ｂ間を結ぶように設けられている。予熱電極対１５ａ、１５ｂ及び抵抗体６によりｎ型ダイヤモンド領域１２が囲まれている。抵抗体６には予熱電極対１５ａ、１５ｂよりも高抵抗の材料、例えばニクロム等の材料を用いることが可能である。

本実施形態の半導体素子によれば、予熱電極対１５ａ、１５ｂの間に電圧が印加され、予熱電極対１５ａ、１５ｂの間の抵抗体６に予熱のための電流が流れる。この電流は半導体素子（チップ）の平面方向に流れ、予熱電極対１５ａ、１５ｂ間のｐ型ダイヤモンド層（または基板）１及びｎ型ダイヤモンド領域１２を加熱する。かかる構成により第２の実施形態と同様に面内の温度分布の制御性を高めることが可能である。即ち、チップ面内の任意の点を選んで予熱電極対１５ａ、１５ｂを配置し、かつ抵抗体のパターンを適切に設計することにより、面内温度分布の設計の自由度を高めることができ、抵抗値や熱分布の選択を行いやすくすることが可能である。また、抵抗体６として正温度抵抗係数を有する抵抗体、例えば酸化ルテニウム等の材料からなる抵抗体を選択することにより、温度上昇に伴う予熱電流の急激な上昇を制限することができ、予熱電流の増大による消費電力の増大を抑えることが可能である。さらにチタン酸バリウム等の材料からなる所定温度で急激に抵抗が上昇するPTCサーミスタ材料を用いることで、予熱温度を自動的に一定に保つことができる。また、いったん主回路の発熱で温度が保たれるようになり、その運転温度がサーミスタ材料のキュリー温度を上回るような条件で使用すれば、予熱電流をほぼカットすることができる。

本実施形態でも、予熱電極は２つとしたが、これに限らず３つ以上設け、予熱電極間に抵抗体を設けることも可能である。その配置法も、１２０度ずつ離して配置したり、９０度ずつ離して配置することも可能である。これらの予熱電極に適宜電圧を印加して予熱電極同士の間の抵抗体に流れる電流を制御する。

なお、本実施形態では、予熱電極同士の間の抵抗体に電流を流したが、第１の実施形態のようにアノード電極３と予熱電極との間にも電流を流して半導体素子の加熱を行うことも可能である。

（第４の実施形態）
図５は、本発明の第４の実施形態に係る半導体素子の構成を示す断面図である。図１に対応する部分には同一符号を付して示す。図５に示す半導体素子はダイオードであり、高耐圧ダイオードや発光（または受光）ダイオードとして用いられるものである。

図５に示すように、ｐ型ダイヤモンド層１のｎ型ダイヤモンド領域２と反対側の面（裏面）の一部（中心領域）にはアノード電極５３が円形の平面形状で選択的に設けられている。ｐ型ダイヤモンド層（または基板）１の裏面のうち、アノード電極５３が設けられた領域以外の領域には、オーミック性の予熱電極５５が設けられている。予熱電極５５はアノード電極としても機能し得る。本実施形態では、予熱電極５５はアノード電極５３を取り囲むようにｐ型ダイヤモンド層１の裏面に環状に形成されている。この予熱電極５５には第１の実施形態の予熱電極５と同様の材料を用いることができる。

カソード電極４には電圧源７の一端が接続されており、電圧源７の他端は接地されている。アノード電極５３には制限抵抗８の一端が接続されており、制限抵抗８の他端は接地されている。制限抵抗８は主回路の電流を制限するための抵抗として働くものである。制限抵抗８としては、回路・素子の使用条件で異なるが、抵抗値が例えば１ｋΩ〜１０ｋΩの抵抗を用いることが可能である。また、予熱電極５５には電圧源９の一端が接続されており、電圧源９の他端は接地されている。電圧源９としては、電圧源７の電圧よりも小さな電圧を有するものを用いることが好ましく、例えば電圧源７の電圧の０．１〜０．５倍の電圧を有するものを用いることが可能である。なお、共通の電源を用い、共通の電源から得られる電圧を昇圧したり降圧したりすることにより、アノード電極及び予熱電極のそれぞれに印加される電圧を作り出しても良い。

本実施形態の半導体素子では、常温から予熱電流により昇温する際は、制限抵抗８、アノード電極５３、ｐ型ダイヤモンド層１、予熱電極５５、電圧源９からなる回路を予熱電流が流れ、ｐ型ダイヤモンド層１及びｎ型ダイヤモンド領域２の温度が上昇する。この温度上昇により、ｐ型ダイヤモンド層１及びｎ型ダイヤモンド領域２から構成される主機能素子に電流が流れるようになり、制限抵抗８、アノード電極５３、ｐ型ダイヤモンド層１、ｎ型ダイヤモンド領域２、カソード電極４、電圧源７からなる回路にも電流が流れるようになる。この場合、制限抵抗８に流れる電流は急激に増大するようになり、制限抵抗８での電位降下も急激に大きくなる。その結果、アノード電極５３と予熱電極５５間のバイアス電圧は低減し、制限抵抗８、アノード電極５３、ｐ型ダイヤモンド層１、予熱電極５５、電圧源９からなる回路を流れる予熱電流を制限することができ、予熱電流の増大による消費電力の増大を抑えることが可能である。

なお、本実施形態の構成は第１の実施形態の半導体素子に対しても適用可能である。

（第５の実施形態）
図６は、本発明の第５の実施形態に係る半導体素子の構成を示す断面図である。図５に対応する部分には同一符号を付して示す。図６に示す半導体素子はダイオードであり、高耐圧ダイオードや発光（または受光）ダイオードとして用いられるものである。

本実施形態の半導体素子が第４の実施形態の半導体素子と異なる点は、予熱手段に付加する構成要素として温度測定素子５６及び電流（または電圧）制御手段５７を用いる点である。

図６に示すように、温度感知素子５６は、ｐ型ダイヤモンド層１の表面のうちｎ型ダイヤモンド領域２が設けられた領域以外の領域に設けられているが、ｐ型ダイヤモンド層１の温度を測定することができる位置であればこの位置に限られない。予熱電極５５は電流（または電圧）制御手段５７を介して接地されており、温度感知素子５６は電流（または電圧）制御手段５７に電気的に接続されている。

温度感知素子兼電流（または電圧）制御器５６としては、例えば第３の実施形態で述べたチタン酸バリウム等を用いたPTCサーミスタ等を用いることができる。

本実施形態では、温度感知素子兼電流制御器５６はｐ型ダイヤモンド層１の温度変化に対応して予熱電極５５を流れる電流を制御したりする。その結果、アノード電極５３と予熱電極５５間のバイアス電圧は低減し、制限抵抗８、アノード電極５３、ｐ型ダイヤモンド層１、予熱電極５５、電流（または電圧）制御手段５７からなる回路を流れる予熱電流を制限することができ、予熱電流の増大による消費電力の増大を抑えることが可能である。

（第６の実施形態）
図７は、本発明の第６の実施形態に係る半導体素子の構成を示す断面図である。図５に対応する部分には同一符号を付して示す。図７に示す半導体素子はダイオードであり、高耐圧ダイオードや発光（または受光）ダイオードとして用いられるものである。

本実施形態の半導体素子が第４の実施形態の半導体素子と異なる点は、予熱手段としてショットキー電極を用いた点である。即ち、図７に示すように、ｐ型ダイヤモンド層（または基板）１の裏面のうち、アノード電極５３が設けられた領域以外の領域には、予熱電極としてショットキー電極７５が設けられている。ショットキー電極７５はｐ型ダイヤモンド層１との間にショットキー接合を形成する材料からなり、例えばニッケル、白金、クロム等の材料を用いることができる。金／クロム、金／ニッケル等の積層膜を用いることも可能である。

本実施形態の半導体素子では、常温から予熱電流により昇温する際は、制限抵抗８、アノード電極５３、ｐ型ダイヤモンド層１、ショットキー電極（予熱電極）７５、電圧源９からなる回路を予熱電流が流れ、ｐ型ダイヤモンド層１及びｎ型ダイヤモンド領域２の温度が上昇する。この温度上昇により、ｐ型ダイヤモンド層１及びｎ型ダイヤモンド領域２から構成される主機能素子に電流が流れるようになり、制限抵抗８、アノード電極５３、ｐ型ダイヤモンド層１、ｎ型ダイヤモンド領域２、カソード電極４、電圧源７からなる回路にも電流が流れるようになる。この場合、制限抵抗８に流れる電流は急激に増大するようになり、制限抵抗８での電位降下も急激に大きくなる。その結果、アノード電極５３とショットキー電極７５間のバイアス電圧は低減し、これにより制限抵抗８、アノード電極５３、ｐ型ダイヤモンド層１、ショットキー電極７５、電圧源９からなる回路を流れる予熱電流を制限することができ、予熱電流の増大による消費電力の増大を抑えることが可能である。

さらに、本実施形態の半導体素子では、ｐ型ダイヤモンド層１とショットキー電極７５との間にショットキー接合が形成されており、このショットキー接合が逆接合として作用することにより、カソード電極４とショットキー電極７５との間に電流が流れることを阻止することができる。これにより主機能素子の動作に影響を及ぼすことを抑制することが可能となる。

（第７の実施形態）
図８は、本発明の第７の実施形態に係る半導体素子の構成を示す断面図である。図１、図７に対応する部分には同一符号を付して示す。図８に示す半導体素子はダイオードであり、高耐圧ダイオードや発光（または受光）ダイオードとして用いられるものである。

本実施形態の半導体素子が第６の実施形態の半導体素子と異なる点は、予熱手段としてのショットキー電極をｐ型ダイヤモンド層（または基板）１のｎ型ダイヤモンド領域２と同じ側の表面に設けている点と、カソード電極４に印加される電圧の一部を分圧してショットキー電極に印加している点である。

即ち、図８に示すように、ｐ型ダイヤモンド層（または基板）１の表面のうち、ｎ型ダイヤモンド領域２が設けられた領域以外の領域には、予熱電極としてショットキー電極８５が設けられている。本実施形態では、ショットキー電極８５はｎ型ダイヤモンド領域２を取り囲むようにｐ型ダイヤモンド層１の表面に環状に形成されている。このショットキー電極８５にも第６の実施形態のショットキー電極７５と同様の材料を用いることができる。

カソード電極４には、直列に接続された電圧源７ａ、７ｂが接続されており、電圧源７ｂはアノード電極３に接続された制限抵抗８に電気的に接続されている。図８では電圧源７ｂと制限抵抗８とは直接接続された形で配置されているが、電圧源７ｂ及び制限抵抗８のそれぞれの一端を接地しても良い。電圧源７ａと電圧源７ｂとの間のノード７ｃはショットキー電極８５に電気的に接続されており、電圧源７ａ、７ｂのうち電圧源７ｂに基づく電圧がショットキー電極８５とアノード電極３との間に印加される構成となっている。図９は、図８に示される半導体素子及びその動作回路に相当する等価回路を示す回路図である。

本実施形態においても、第６の実施形態と同様に、常温から予熱電流により昇温する際は、制限抵抗８、アノード電極５３、ｐ型ダイヤモンド層１、ショットキー電極（予熱電極）８５、電圧源７ｂからなる回路を予熱電流が流れ、ｐ型ダイヤモンド層１及びｎ型ダイヤモンド領域２の温度が上昇する。この温度上昇により、ｐ型ダイヤモンド層１及びｎ型ダイヤモンド領域２から構成される主機能素子に電流が流れるようになり、制限抵抗８、アノード電極５３、ｐ型ダイヤモンド層１、ｎ型ダイヤモンド領域２、カソード電極４、電圧源７ａ、７ｂからなる回路にも電流が流れるようになる。この場合、制限抵抗８に流れる電流は急激に増大するようになり、制限抵抗８での電位降下も急激に大きくなる。その結果、アノード電極５３とショットキー電極８５間のバイアス電圧は低減し、これにより制限抵抗８、アノード電極５３、ｐ型ダイヤモンド層１、ショットキー電極８５、電圧源７ｂからなる回路を流れる予熱電流を制限することができ、予熱電流の増大による消費電力の増大を抑えることが可能である。

さらに、本実施形態の半導体素子では、ｐ型ダイヤモンド層１とショットキー電極８５との間にショットキー接合が形成されており、このショットキー接合が逆接合として作用することにより、カソード電極４とショットキー電極８５との間に電流が流れることを阻止することができる。これにより主機能素子の動作に影響を及ぼすことを抑制することが可能となる。

また、図８に示される半導体素子においては、ショットキー電極８５はカソード電極４と同じ側のｐ型ダイヤモンド層１表面に形成されているので、アノード電極８をｐ型ダイヤモンド層１裏面の全面に形成することができ、そのパターニング工程は不要になるとともにマウント工程も簡単になる。したがって、半導体素子の製造工程の簡略化を図ることが可能である。

さらにまた、電圧源７ａ、７ｂのうち電圧源７ｂに基づく電圧がショットキー電極８５とアノード電極３との間に印加される構成（いわゆる分圧の構成。）となっている。かかる構成により、個々の電源の電圧を抑えることができる。

図１０は、ｐ型ダイヤモンド膜及びｎ型ダイヤモンド膜それぞれの抵抗率の温度特性を示す特性図である。図１０において特徴的なことは、ｐ型ダイヤモンドは常温から１００Ｋ程の温度上昇範囲では約１桁の抵抗減少があるが、その後は飽和していること、並びにこれに比べてｎ型ダイヤモンドの常温近辺での抵抗減少は４桁程度と相対的には極めて大きいことである。

このような特性に基づき、図９に示した等価回路において初期（常温）抵抗値を想定したときの各部に流れる電流の温度依存性を電子回路シミュレータPSPICE（Simulation Program with Integrated Circuit Emphasisを用いてシミュレーションした。ｐ型ダイヤモンド膜に対してショットキーバリヤ電極を形成した場合のＣ−Ｖ特性評価結果等を加えて求めた。図１１はこの結果を示す特性図である。Ｉｐｎｍａｉｎはｐｎ接合を流れる電流の電流値、Ｉｓｕｂはｐ型ダイヤモンド膜（基板）を流れる電流の電流値、Ｉｔｏｔａｌは全体の電流値をそれぞれ指す。ｐｎ接合を有する主機能素子領域の面積は周辺予熱用領域の面積の１／１０としている。図１０に示すように常温ではわずかであるがｐ型ダイヤモンド膜に電流が優先的に流れる。これによってｐ型ダイヤモンド膜への通電による自己加熱が生じてｐ型ダイヤモンド膜及び該膜に近接するｎ型ダイヤモンド膜の温度が上昇する。図１１に示したように常温付近からの温度上昇によりｐ型ダイヤモンド膜内の電流はさらに増大し、これに伴って自己加熱がさらに進む。一方、ｎ型ダイヤモンド膜は４００Ｋ付近から急激に伝導度が増大し、これによりｎ型ダイヤモンド膜内の電流増加がはじまり、５５０Ｋ（約２８０℃）程で電流値の逆転が生じる。より加熱されると７００Ｋ（約４３０℃）でほぼ１００％が主機能素子のｐｎ接合への電流となることがわかる。図１２は、この場合の各温度での消費電力を示す特性図である。Ｐｍａｉｎはｐｎ接合を流れる電流による消費電力量、Ｐｓｕｂはｐ型ダイヤモンド膜（基板）を流れる電流による消費電力量、Ｐｔｏｔａｌは全体の消費電力量をそれぞれ指す。図１２に示すように消費電力量Ｐｔｏｔａｌは温度上昇とともに増大し続けるように見えるが、７５０Ｋ付近を頂点にして低下する。これはダイヤモンドの抵抗率の温度特性のためである。したがって、素子全体の発熱量が抑制され、過度の温度上昇を自動的に抑制できる。

以上、本発明の実施形態について詳述したが、本発明は上記実施形態に限定されることはない。例えば、ｐ型ダイヤモンド層（または基板）１の同じ側の表面に設けられたカソード電極と予熱電極の配置を入れ替えることが可能である。即ち、予熱電極を中心領域に配置し、この予熱電極を取り囲むようにカソード電極を配置することが可能である。この場合は、ＯＮ抵抗や耐圧等の点で若干劣るものの、ｐ型ダイヤモンド層１表面の中心領域から外側の領域に向けて熱を拡散させる配置となるので、予熱電極による発熱を効率的に利用することが可能となる。

また、上記実施形態では、ｐ型ダイヤモンド層（または基板）１のｎ型ダイヤモンド領域２と反対側の裏面にアノード電極を形成する構成（いわゆる縦型素子）について説明したが、ｐ型ダイヤモンド層（または基板）１のｎ型ダイヤモンド領域２と同じ側の表面にアノード電極を形成する構成（いわゆる横型素子）に対しても適用可能である。この場合は、例えば、カソード電極を取り囲むか或いはまたカソード電極に取り囲まれるパターン・配置でアノード電極を設けることができる。ここで、予熱電極は、カソード電極とアノード電極との間の領域に設けることができ、カソード電極若しくはアノード電極を取り囲むパターン・配置で設けることが可能である。

さらにまた、カソード電極、アノード電極、予熱電極等とダイヤモンドとの間で良好なオーミック接触を得るために、ｐ型ダイヤモンド表面にはｐ型ドーパント（ボロン等）を、ｎ型ダイヤモンド表面にはｎ型ドーパント（リン等）をイオン注入して当該ダイヤモンド表面にオーミック電極を形成しても良い。また、ダイヤモンド表面に質量の大きなイオン、例えば希ガスイオン（アルゴンイオン等）等をイオン注入して当該ダイヤモンド表面をグラファイト化し、オーミック電極を形成しても良い。この場合、７００℃以上の熱処理を行うとより好ましい。これらの処理により、より多くの種類の金属材料をオーミック電極として用いることが可能となる。

また、上記実施形態ではｐｎ接合の場合について述べたが、ｐ型ダイヤモンドとｎ型ダイヤモンドとの間にｉ型ダイヤモンドが介在するいわゆるｐｉｎ型の接合を有する半導体素子に対しても本発明は適用可能である。

例えば、図１３、図１４に示す断面構造の半導体素子を用いることもできる。図１３の素子は、図５に示した半導体素子においてｐ型ダイヤモンド基板（又は層）１の代わりにｐ型ダイヤモンド基板（又は層）１ａ及びｉ型ダイヤモンド層（又は基板）１ｂを用いたものであり、ｐ型ダイヤモンド基板（又は層）１ａとｎ型ダイヤモンド領域２との間にｉ型ダイヤモンド層（又は基板）１ｂが介在する構成となっている。ｐ型ダイヤモンド層は、ｉ型ダイヤモンド層（又は基板）１ｂの下面にアノード電極５３に対応して選択的にパターン形成されていても良い。予熱電極５５は上記実施形態で述べたショットキー電極であっても良い。

図１４の素子は、図８に示した半導体素子においてｐ型ダイヤモンド基板（又は層）１の代わりにｐ型ダイヤモンド基板（又は層）１ａ及びｉ型ダイヤモンド層（又は基板）１ｂを用いたものであり、ｐ型ダイヤモンド基板（又は層）１ａとｎ型ダイヤモンド領域２との間にｉ型ダイヤモンド層（又は基板）１ｂが介在する構成となっている。ショットキー電極８５は上記実施形態で述べたオーミック電極であっても良い。

また、上記実施形態におけるダイヤモンド層は、膜状のものに限らず基板状のものをも含むものである。他の基板（Ｓｉ等の半導体基板やガラス等の絶縁性基板等）上にダイヤモンド薄膜を形成し、このダイヤモンド薄膜を用いることも可能である。ダイヤモンド薄膜の成膜方法としては、マイクロ波プラズマＣＶＤ法の他、例えばＥＣＲＣＶＤ法、高周波（ＲＦ）ＣＶＤ法等を用いることも可能である。

さらにまた、本実施形態ではダイヤモンドに添加する不純物としてボロンやリンを用いたが、これに限らず、窒素、硫黄等のｎ型不純物や、Ｇａ、Ａｌ等のｐ型不純物を用いることも可能である。

その他、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係る半導体素子の構成を示す断面図及び平面図。各種半導体の理論性能を示す特性図。本発明の第２の実施形態に係る半導体素子の構成を示す断面図及び平面図。本発明の第３の実施形態に係る半導体素子の構成を示す断面図及び平面図。本発明の第４の実施形態に係る半導体素子の構成を示す断面図。本発明の第５の実施形態に係る半導体素子の構成を示す断面図。本発明の第６の実施形態に係る半導体素子の構成を示す断面図。本発明の第７の実施形態に係る半導体素子の構成を示す断面図。図８に示す半導体素子に対応する等価回路図。ｐ型ダイヤモンド膜及びｎ型ダイヤモンド膜それぞれの抵抗率の温度特性を示す特性図。初期（常温）抵抗値を想定したときの各部に流れる電流の温度依存性をシミュレーションした特性図。各温度での消費電力を示す特性図。本発明の他の実施形態に係る半導体素子の構成を示す断面図。本発明の他の実施形態に係る半導体素子の構成を示す断面図。

符号の説明

１、１ａ‥ｐ型ダイヤモンド層（または基板）
１ｂ‥ｉ型ダイヤモンド層
２、１２‥ｎ型ダイヤモンド領域
３、５３‥アノード電極
４、１４‥カソード電極
５、１５ａ、１５ｂ、５５‥予熱電極
６‥抵抗体
７、７ａ、７ｂ、９‥電圧源
７ｃ‥ノード
８‥制限抵抗
５６‥温度感知素子
５７‥電流（または電圧）制御手段
７５、８５‥ショットキー電極

Claims

ｐ型のダイヤモンド層と、該ｐ型のダイヤモンド層との間にｐｎ接合を形成するｎ型のダイヤモンド層と、前記ｐ型のダイヤモンド層に対する通電用の第１の電極と、前記ｎ型のダイヤモンド層に対する通電用の第２の電極と、前記第１の電極との間に加熱用電流の経路を形成する前記ｐ型のダイヤモンド層に設けられた加熱電極とを具備することを特徴とする半導体素子。
ｐ型のダイヤモンド層と、ｎ型のダイヤモンド層と、前記ｐ型のダイヤモンド層と前記ｎ型のダイヤモンド層との間に設けられｐｉｎ接合を形成するｉ型のダイヤモンド層と、前記ｐ型のダイヤモンド層に対する通電用の第１の電極と、前記ｎ型のダイヤモンド層に対する通電用の第２の電極と、前記第１の電極との間に加熱用電流の経路を形成する前記ｐ型のダイヤモンド層に設けられた加熱電極とを具備することを特徴とする半導体素子。
前記第１の電極は、前記ｐ型のダイヤモンド層に対して前記ｎ型のダイヤモンド層と反対側に設けられ、前記加熱電極は前記ｐ型のダイヤモンド層に対して前記ｎ型のダイヤモンド層と同じ側に設けられていることを特徴とする請求項１又は２記載の半導体素子。
前記第１の電極及び前記加熱電極はそれぞれ、前記ｐ型のダイヤモンド層に対して前記ｎ型のダイヤモンド層と反対側に設けられていることを特徴とする請求項１又は２記載の半導体素子。
対向する第１表面及び第２表面を有するｐ型のダイヤモンド層と、該ｐ型のダイヤモンド層の第１表面の一部に設けられたｎ型のダイヤモンド領域と、前記ｐ型のダイヤモンド層の第２表面の側に設けられた第１の電極と、前記ｎ型のダイヤモンド領域上に設けられた第２の電極と、前記ｐ型のダイヤモンド層の第１表面のうち前記ｎ型のダイヤモンド領域以外の領域上に設けられた加熱電極とを具備することを特徴とする半導体素子。
対向する第１表面及び第２表面を有するｐ型のダイヤモンド層と、該ｐ型のダイヤモンド層の第１表面の一部に設けられたｎ型のダイヤモンド領域と、前記ｐ型のダイヤモンド層の第２表面の側に部分的に設けられた第１の電極と、前記ｎ型のダイヤモンド領域上に設けられた第２の電極と、前記ｐ型のダイヤモンド層の第２表面のうち前記第２の電極が設けられた領域以外の領域に設けられた加熱電極とを具備することを特徴とする半導体素子。
前記加熱電極は、前記ｐ型のダイヤモンド層との間にショットキー接合を形成する電極であることを特徴とする請求項１乃至６のいずれかに記載の半導体素子。
前記加熱電極は、前記第１の電極と前記第２の電極との間に印加される電圧を分圧した電圧が印加されることを特徴とする請求項１乃至７のいずれかに記載の半導体素子。
前記ｐ型のダイヤモンド層の温度が所定温度を越えると前記加熱電極に流れる電流を抑制する制御回路をさらに備えることを特徴とする請求項１乃至８のいずれかに記載の半導体素子。
前記加熱電極は、前記ｎ型のダイヤモンド領域を取り囲んで設けられていることを特徴とする請求項１乃至９のいずれかに記載の半導体素子。
前記加熱電極は、前記ｎ型のダイヤモンド領域を挟む複数の位置に設けられていることを特徴とする請求項１乃至９のいずれかに記載の半導体素子。
複数の前記加熱電極を互いに結んで設けられた抵抗体をさらに備えることを特徴とする請求項１１記載の半導体素子。
前記加熱電極は当該半導体素子の動作に対して予熱を行う予熱電極であることを特徴とする請求項１乃至１２のいずれかに記載の半導体素子。
当該半導体素子は高耐圧ダイオード又は発光ダイオードを備えることを特徴とする請求項１乃至１３のいずれかに記載の半導体素子。