JP2008205467A - 低減されたオン抵抗を有するダイオード、および関連する製造方法 - Google Patents

低減されたオン抵抗を有するダイオード、および関連する製造方法 Download PDF

Info

Publication number
JP2008205467A
JP2008205467A JP2008033820A JP2008033820A JP2008205467A JP 2008205467 A JP2008205467 A JP 2008205467A JP 2008033820 A JP2008033820 A JP 2008033820A JP 2008033820 A JP2008033820 A JP 2008033820A JP 2008205467 A JP2008205467 A JP 2008205467A
Authority
JP
Japan
Prior art keywords
ohmic contact
layer
mesa
diode
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008033820A
Other languages
English (en)
Other versions
JP4994261B2 (ja
Inventor
Saptharishi Sriram
スリラム サプサリシ
Thomas J Smith Jr
ジェイ． スミス ジュニア トーマス
Helmut Hagleitner
ハグレイトナー ヘルムート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wolfspeed Inc
Original Assignee
Cree Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cree Inc filed Critical Cree Inc
Publication of JP2008205467A publication Critical patent/JP2008205467A/ja
Application granted granted Critical
Publication of JP4994261B2 publication Critical patent/JP4994261B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/051—Manufacture or treatment of Schottky diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/50—PIN diodes 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】順方向バイアスの下で、炭化珪素デバイスのオン抵抗を低減すること。
【解決手段】横方向に導電性を有するダイオードであって、第１の表面を有する第１のドーピングされた半導体層と、該第１のドーピングされた層の該第１の表面の上の半導体メサと、該メサの上の上部オーム接触と、該第１のドーピングされた層の該第１の表面と該メサの上部との間で、該メサの側面の少なくとも一部分を覆っている非導電性のメサ側壁スペーサと、該第１のドーピングされた層の該第１の表面の少なくとも一部分に広がる横方向オーム接触であって、該横方向オーム接触は、該上部オーム接触からの電流を該第１のドーピングされた層全体に横方向に伝える、横方向オーム接触とを備えている、横方向に導電性を有するダイオード。
【選択図】図２

Description

本発明は、順方向にバイアスをかけられた状態において、より低い直列抵抗を有するダイオードに関する。本明細書において取り組まれる問題は、炭化珪素で形成されるダイオードが、珪素または砒化ガリウムのような他の材料で形成されるダイオードよりも非常に高い直列抵抗を有するということである。特に、炭化珪素基材は、デバイス全体にかなりの抵抗を付加し、ダイオードが使える状態になるには薄くされなければならない。
しかしながら、炭化珪素で形成されるダイオードは、高速ＲＦスイッチおよびリミッタのような無線周波数（「ＲＦ」）の用途において非常に魅力的である。炭化珪素の高いブレイクダウン強度および高い熱伝導性が、珪素または砒化ガリウムの技術を用いて可能であるよりも非常に高いＲＦ出力レベルおよび速い切替え速度を可能にする。これらの用途における重要な要求は、順方向にバイアスをかけられた状態において、低いＲＦのオン抵抗を獲得し、ＲＦの損失を最小にすることである。
例えば、ＰＩＮダイオードのオン抵抗は、主に、２つの成分から成る−１つは、真性層（「Ｉ層」）によるものであり、もう１つは、基材の直列抵抗Ｒｓによるものである。順方向にバイアスをかけられたＩ層の抵抗は、この層の厚さの自乗にほぼ比例し、要求されるブレイクダウン電圧に対して必要とされる薄いＩ層により、ＳｉＣデバイスにおいては小さい。しかしながら、炭化珪素ダイオードにおける基材の直列抵抗は、炭化珪素のより高い基材の抵抗率により、珪素または砒化ガリウムの基材の直列抵抗よりも非常に高い。
現在、ＳｉＣにおいて達成可能な最小の抵抗は、１５ミリオーム−ｃｍ（ミリΩ−ｃｍ）であり、基本的な材料の特性により、欠陥なしにはさらに低くできない。この限界により、許容可能なオン抵抗を達成するために、約５０〜１００μｍにＳｉＣ基板を薄くすることが必要である。しかしながら、そのような小さな値に基板を薄くすることは、複雑なプロセスが含まれ、関連して生じる損失があるので、望ましくない。
本明細書における本発明の譲受人は、先に、特許文献１（Ｅｄｍｏｎｄ １９９０）のように、半導体材料でダイオードを形成する複数の技術で特許を取っており、該特許文献１の内容は、本明細書において参考として援用される。他の団体がまた、炭化珪素のダイオードで特許を取っており、一部は、そこに接触を形成することに関する新たな材料の使用に焦点を合わせている。例えば、特許文献２（Ｔｕｌｌｅｒ ２００３）を参照されたい。
直列抵抗を最小化する１つの試みにおいて、特許文献３（Ｔｉｈａｎｙｉ ２００６）は、半導体基板の同じ側に接触を有するショットキーダイオードを開示する。しかしながら、Ｔｉｎａｎｉは、アノードからカソードへの横方向の電流が最適な性能のために制御され得る手段を全く示しておらず、直列抵抗に関する改善を全く提供していない。同様に、公開された特許文献４（Ａｕｇｓｕｔｏ）は、標準的なＣＭＯＳデバイスの活性化領域で形成されるフォトダイオードを開示する。Ａｕｇｕｓｕｔｏは、通常の珪化物層を使用して、ＰＩＮダイオードと回路の他の要素との間のオーム接触を接続する。しかしながら、Ａｕｇｕｓｕｔｏの特許出願は、珪化物層とＰＩＮダイオードのオン抵抗を減少させることとの間の関係を全く開示していない。これらの先行する公開物のいずれも、炭化珪素で形成されるデバイスにおける直列抵抗を減少させるここで主張されている技術に直接的に取り組んでいない。
米国特許第４，９４７，２１８号明細書 米国特許第６，５４４，６７４号明細書 米国特許第７，０９１，５３３号明細書 米国特許出願公開第２００４／００９７０２１号明細書
従って、順方向バイアスの下で、炭化珪素デバイスのオン抵抗を低減することに対するニーズが、半導体ダイオードの分野において存在する。
一局面において、本発明は、アノード（２１）接触とカソード（３０）接触とが、デバイス（２０）の中の第１のドーピングされた半導体層（３５）の同じ側に位置しているので、順方向にバイアスをかけられた状態において低減されたオン抵抗を有するダイオード構造（２０）である。ダイオード（２０）は、様々なドーピング特質を有する、好適には炭化珪素の半導体層を含む。アノード（２１）とカソード（３０）とは、底部半導体層（３５）の同じ側に位置を決められており、ダイオード本体を横切る横方向の導電性を可能にする。アノード（２１）は半導体メサ（２２）の上に配置される。カソード（３０）は、第１の半導体層（３５）を横切ってメサ（２２）から横方向に離されている。
上記のダイオードの中の活性化層の同じ側にアノード接触とカソード接触とを有することは、メサ（２２）の側面に沿った望ましからぬ電気伝導の問題をもたらし得る。これを改善するために、メサ（２２）の側壁は、アノード（３０）からカソード（２５）が位置する層の表面まで伸びる非導電性スペーサ（２４）で覆われる。概して、表面のパッシベーションは、デバイスの中の電子特性を制御することを助ける。
ダイオード（２０）は、部分的には、スペーサ材料（２４）とカソード（３０）との間の底部層（３５）の表面を覆う、好適には金属珪化物で形成されるオーム接触により、減少されたオン抵抗を有する。全体的に、ダイオードの導電経路は、メサ（２２）の本体を通って底部半導体層（３５）を横切ってアノード（２１）からカソード（３０）に伸びる。本明細書におけるダイオードの層は、好適には、炭化珪素で形成される。
別の局面において、ダイオードを形成する方法は、層状の半導体デバイスを形成し、層を適切にドーピングし、メサをエッチングする標準的な技術を含む。しかしながら、本明細書における方法はまた、ダイオードの適切な領域において珪素と金属との層を反応させ、金属珪化物のオーム接触を形成することを含む。
本発明はさらに以下の手段を提供する。
（項目１）
横方向に導電性を有するダイオードであって、
第１の表面を有する第１のドーピングされた半導体層と、
該第１のドーピングされた層の該第１の表面の上の半導体メサと、
該メサの上の上部オーム接触と、
該第１のドーピングされた層の該第１の表面と該メサの上部との間で、該メサの側面の少なくとも一部分を覆っている非導電性のメサ側壁スペーサと、
該第１のドーピングされた層の該第１の表面の少なくとも一部分に広がる横方向オーム接触であって、該横方向オーム接触は、該上部オーム接触からの電流を該第１のドーピングされた層全体に横方向に伝える、横方向オーム接触と
を備えている、横方向に導電性を有するダイオード。
（項目２）
上記横方向オーム接触は、上記側壁スペーサから伸びる、項目１に記載の横方向に導電性を有するダイオード。
（項目３）
上記上部オーム接触は、上記側壁スペーサに隣接した位置まで上記メサ全体に広がる、項目１に記載の横方向に導電性を有するダイオード。
（項目４）
上記メサは、真性半導体領域と、上記第１のドーピングされた層とは異なる導電性の型を有する領域とを備えている、項目１に記載の横方向に導電性を有するダイオード。
（項目５）
上記第１のドーピングされた層は、ｎ＋のドーピング型である、項目４に記載の横方向に導電性を有するダイオード。
（項目６）
上記異なる導電性の型の領域は、ｐ＋のドーピング型である、項目５に記載の横方向に導電性を有するダイオード。
（項目７）
上記メサは、ｎ−のドーピング型の半導体を備えている、項目１に記載の横方向に導電性を有するダイオード。
（項目８）
上記横方向オーム接触の上に導電性金属のカソードをさらに備えている、項目１に記載の横方向に導電性を有するダイオード。
（項目９）
上記上部オーム接触の上に導電性金属のアノードをさらに備えている、項目１に記載の横方向に導電性を有するダイオード。
（項目１０）
上記上部オーム接触は、金属珪化物を含む、項目１に記載の横方向に導電性を有するダイオード。
（項目１１）
上記金属珪化物は、ＴｉＳｉ２、ＣｏＳｉ２、およびＮｉ２Ｓｉから成る群から選択される、項目１０に記載の横方向に導電性を有するダイオード。
（項目１２）
上記横方向オーム接触は、金属珪化物を含む、項目１に記載の横方向に導電性を有するダイオード。
（項目１３）
上記金属珪化物は、ＴｉＳｉ２、ＣｏＳｉ２、およびＮｉ２Ｓｉから成る群から選択される、項目１２に記載の横方向に導電性を有するダイオード。
（項目１４）
上記第１のドーピングされた層は、半絶縁基板の上にある、項目１に記載の横方向に導電性を有するダイオード。
（項目１５）
上記半絶縁基板は、炭化珪素基板である、項目１４に記載の横方向に導電性を有するダイオード。
（項目１６）
回路内に上記ダイオードを取り付けるために、上記基板の、上記ｎ＋層とは反対の側に底部接触をさらに備えている、項目１４に記載の横方向に導電性を有するダイオード。
（項目１７）
ＰＩＮダイオードであって、
第１の表面を有するｎ＋型にドーピングされた半導体層と、
該ダイオードを通る電流を制御するための、該ｎ＋半導体層の該第１の表面の上の真性半導体層と、
該真性層の上のｐ＋半導体層と、
該ｐ＋型半導体層の上の上部オーム接触と、
該ｎ＋型半導体層の該第１の表面の上の横方向オーム接触であって、該横方向オーム接触は、該真性層と該ｐ＋層との近位に配置されている、横方向オーム接触と
を備え、
該ＰＩＮダイオードは、該上部オーム接触から該横方向オーム接触に該ｎ＋層を横切って電流を伝える、ＰＩＮダイオード。
（項目１８）
上記横方向オーム接触の上にカソードをさらに備えている、項目１７に記載のＰＩＮダイオード。
（項目１９）
上記横方向オーム接触は、金属珪化物である、項目１７に記載のＰＩＮダイオード。
（項目２０）
上記金属珪化物は、ＴｉＳｉ２、ＣｏＳｉ２、およびＮｉ２Ｓｉから成る群から選択される、項目１９に記載のＰＩＮダイオード。
（項目２１）
上記上部オーム接触は、金属珪化物である、項目１７に記載のＰＩＮダイオード。
（項目２２）
上記金属珪化物は、ＴｉＳｉ２、ＣｏＳｉ２、およびＮｉ２Ｓｉから成る群から選択される、項目２１に記載のＰＩＮダイオード。
（項目２３）
上記真性層と上記ｐ＋層との両方の少なくとも１つの側を覆う側壁スペーサをさらに備え、該側壁スペーサは、上記横方向オーム接触に面し、上記上部オーム接触と該横方向オーム接触との間の短絡を防止する、項目１７に記載のＰＩＮダイオード。
（項目２４）
上記側壁スペーサは、二酸化珪素および窒化珪素から成る群から選択される、項目２３に記載のＰＩＮダイオード。
（項目２５）
上記横方向オーム接触は、上記側壁スペーサから伸びる、項目２３に記載のＰＩＮダイオード。
（項目２６）
上記上部オーム接触は、上記側壁スペーサに隣接した位置まで上記メサ全体に広がる、項目２３に記載のＰＩＮダイオード。
（項目２７）
上記ｎ＋層は、炭化珪素基板の上にある、項目１７に記載のＰＩＮダイオード。
（項目２８）
回路内にＰＩＮダイオードを取り付けるために、上記基板の、上記ｎ＋層とは反対の側に底部接触をさらに備えている、項目２４に記載のＰＩＮダイオード。
（項目２９）
ダイオードを形成する方法であって、
第１のドーピングされた半導体層の第１の表面の上に半導体メサを形成することと、
該ダイオードの中での短絡を防止するために少なくとも１つの側壁スペーサを形成するために、該メサの少なくとも１つの側において、該メサの頂部から該第１のドーピングされた層まで非導電性のスペーサ材料を堆積することと、
該第１のドーピングされた層の該第１の表面に横方向オーム接触を形成することと、
該メサの上に上部オーム接触を形成することと
を包含し、
該ダイオードは、導電経路において該上部オーム接触から該横方向オーム接触に電流を伝え、該導電経路は、該第１のドーピングされた層の上の該横方向オーム接触の一部分を通って該第１のドーピングされた層全体に横方向に伸びる、ダイオードを形成する方法。
（項目３０）
上記メサを形成するステップは、ショットキーダイオードを形成するために、ｎ＋型炭化珪素層の上にｎ−型半導体層を形成することを包含する、項目２９に記載のダイオードを形成する方法。
（項目３１）
上記メサを形成するステップは、ｎ＋炭化珪素層の第１のドーピングされた層の上に真性炭化珪素層を形成することと、ＰＩＮダイオードを形成するために、該真性炭化珪素層の上にｐ＋炭化珪素層を形成することとを包含する、項目２９に記載のダイオードを形成する方法。
（項目３２）
上記横方向オーム接触を形成するステップは、上記側壁スペーサと該横方向オーム接触との間の上記第１のドーピングされた半導体層の上記表面で、珪素と導電性金属とを反応させることを包含する、項目２９に記載のダイオードを形成する方法。
（項目３３）
上記上部オーム接触と上記横方向オーム接触とを形成するステップは、
上記第１の半導体層、上記メサ、および上記側壁スペーサを覆って珪素の層を堆積することと、
該側壁スペーサから該珪素を取り除くことと、
該メサ、該側壁スペーサ、および該第１の半導体層の少なくとも一部分を覆って導電性金属を堆積することと、
該導電性金属と該珪素とを反応させるために充分な温度に該珪素と該金属を加熱することと
を包含する、項目２９に記載のダイオードを形成する方法。
（項目３４）
上記珪素と上記金属とは、金属珪化物の横方向オーム接触と上部オーム接触とを形成するために、約３００℃と４００℃との間の温度に加熱される、項目３３に記載の方法。
（項目３５）
上記導電性金属は、上記側壁スペーサから取り除かれる、項目３４に記載の方法。
（項目３６）
上記ダイオードは、上記ドーパントを活性させるために、約８００度の温度まで加熱される、項目２９に記載の方法。
（項目３７）
ＰＩＮダイオードを形成する方法であって、
ｎ＋型半導体層の第１の表面に半導体メサを形成することであって、該半導体メサは、該ｎ＋型層の上に真性半導体層を含み、該真性層の上にｐ＋型層を含む、ことと、
該メサの上に上部オーム接触を形成することと、
該メサに隣接するが接触することなく、ｎ＋層の上に横方向オーム接触を形成することと、
を包含し、
該ダイオードの導電経路は、該ｎ＋層全体に横方向に伸び、該横方向オーム接触の一部分を通って伸びる、ＰＩＮダイオードを形成する方法。
（項目３８）
上記オーム接触を形成することに先立ち、上記ダイオードの中での短絡を防止するために、上記メサに少なくとも１つの側壁スペーサを形成するステップをさらに包含し、該側壁スペーサは、該メサの少なくとも１つの側において、該メサの頂部から上記ｎ＋層に非導電性スペーサ材料を堆積することによって形成される、項目３７に記載のＰＩＮダイオードを形成する方法。
（項目３９）
上記上部オーム接触と上記横方向オーム接触とを形成するステップは、金属珪化物のオーム接触を形成することを包含する、項目３８に記載のＰＩＮダイオードを形成する方法。
（項目４０）
上記金属珪化物を形成するステップは、上記側壁スペーサに隣接する、上記第１のｎ＋型層の上記表面の少なくとも一部分にわたって珪素と導電性金属とを反応させることを包含する、項目３９に記載のＰＩＮダイオードを形成する方法。
（項目４１）
上記金属珪化物を形成するステップは、
上記第１の半導体層、上記メサおよび上記側壁スペーサを覆って珪素の層を堆積することと、
該側壁スペーサから該珪素を取り除くことと、
該メサ、該側壁スペーサ、および該第１の半導体層の少なくとも一部分を覆って導電性金属を堆積することと、
該導電性金属と該珪素とを反応させるために充分な温度に該珪素と該金属とを加熱することと
を包含する、項目３９に記載のＰＩＮダイオードを形成する方法。
（項目４２）
上記珪素と上記金属とは、上記メサの上と上記ｎ＋層の上記表面とに金属珪化物オーム接触を形成するために、約３００℃と４００℃との間の温度に加熱される、項目４１に記載の方法。
（項目４３）
上記導電性金属は、上記側壁スペーサから取り除かれる、項目４２に記載の方法。
（項目４４）
上記ダイオードは、上記オーム接触をアニールするために約８００℃の温度に加熱される、項目３７に記載の方法。
（項目４５）
ダイオードを横切って電流を導く方法であって、
第１のドーピングされた炭化珪素層の上に炭化珪素メサを形成することと、
該メサの側面に沿った短絡を防止するために、該メサの少なくとも１つの側をパッシベーションすることと、
該第１のドーピングされた炭化珪素層の露出領域の上に横方向オーム接触を形成することであって、該横方向オーム接触は、該メサの該パッシベーションされた側から伸びることによって、該メサから該第１の炭化珪素層を横切って流れる電流に電気的接続を提供する、ことと
を包含する、方法。
（項目４６）
上記半導体メサを形成するステップは、上記第１の炭化珪素層の上に真性炭化珪素層を形成することと、該真性層の上にｐ＋型炭化珪素層を形成することとを包含する、項目４５に記載の方法。
（項目４７）
上記メサをパッシベーションするステップは、二酸化珪素および窒化珪素から成る群から選択されるパッシベーション材料を上記第１の炭化珪素層の上と該メサの上とに堆積することを包含する、項目４５に記載の方法。
（項目４８）
上記メサをパッシベーションするステップは、該メサの頂部および該第１の炭化珪素層の一部分から上記パッシベーション材料をエッチングして、該メサの側面に該パッシベーション材料を残すことを包含する、項目４７に記載の方法。
（項目４９）
上記横方向オーム接触を形成するステップは、金属珪化物のオーム接触を形成することを包含する、項目４５に記載の方法。
（項目５０）
上記メサの上に金属珪化物の上部オーム接触を形成するステップをさらに包含する、項目４５に記載の方法。
（項目５１）
上記金属珪化物を形成するステップは、
上記第１の半導体層、上記メサ、および上記側壁スペーサを覆って珪素の層を堆積することと、
該側壁スペーサから該珪素を取り除くことと、
該メサ、該側壁スペーサ、および該第１の半導体層の少なくとも一部分を覆って導電性金属を堆積することと、
該導電性金属と該珪素と反応させるために充分な温度に該珪素と該金属とを加熱することと
を包含する、項目５０に記載の方法。
（項目５２）
上記珪素と上記金属とは、上記メサの上と上記ｎ＋層の上記表面とに金属珪化物のオーム接触を形成するために、約３００℃と４００℃との間の温度に加熱される、項目５１に記載の方法。
（項目５３）
上記導電性金属は、上記側壁スペーサから取り除かれる、項目５２に記載の方法。
（項目５４）
上記ダイオードは、上記オーム接触をアニールするために約８００℃の温度に加熱される、項目５３に記載の方法。
（摘要）
順方向にバイアスをかけられた状態において、減少されたオン抵抗を有するダイオード構造は、好適には炭化珪素の半導体層を含む。デバイスのアノードとカソードとは、底部半導体層の同じ側に位置を決められており、該底部半導体層は、ダイオード本体全体に横方向に導電性を提供する。アノードは半導体メサの上に配置され、メサの側面は、アノードから底部層に伸びる非導電性スペーサで覆われている。好適には金属珪化物のオーム接触は、スペーサ材料とカソードとの間で底部層の表面を覆う。導電経路は、メサ本体を通りオーム接触を含む底部半導体層を横切って、アノードからカソードに伸びる。ダイオードを形成する方法は、ダイオードの適切な領域において珪素と金属との層を反応させ、金属珪化物のオーム接触を形成することを含む。
本明細書における本発明は、逆バイアスモードにおける高電圧ブロッキング性能を同時に備えるオン状態において、望ましい低い直列抵抗を有するパワーダイオードを形成する問題に対処する。電流が縦方向導電チャンネルにおいて上部から底部に流れることを必要とする代わりに、本発明のダイオードは、ダイオードの同じ側における頂部接触から第２の接触への横方向導電を利用する。この新たな構造は、炭化珪素で形成されたダイオードにとって特に有用である。
図１は、従来技術のＰＩＮダイオード（１０）を比較の目的で示す。この従来技術のダイオード（１０）は、高度にドーピングされたｐ型層（１２）とｎ型層（１４）とを含み、２つの間に配置された真性のドーピングされていない層（１３）を有する。しかしながら、図１のダイオードにとっては、直列抵抗が、電流が流れなければならない炭化珪素基板の抵抗によって問題となる。
図２は、本発明に従った新たなＰＩＮダイオード（２０）を示す。ダイオード（２０）において、ｐ＋型領域（２６）の上に位置を決められたアノード（２１）から、本明細書においてｎ＋層（３５）と呼ばれる高度にドーピングされた底部層の同じ側に位置を決められたカソード（３０）に、電流が流れる。従って、このダイオード（２０）は、ｎ＋層（３５）の中で横方向導電を利用する。本明細書における本発明に限らず、横方向導電は、上部から底部への縦方向導電とは異なり、一方の側からもう一方の側へのｎ＋層（３５）を横切ったキャリアの動きを含む。
本発明に従った横方向導電ダイオード（２０）は、ダイオード技術において一般的な層状構造を有する。この詳細な記述では、１つの層を他の層の「上」に有するダイオード（２０）の構造について述べる。用語「上」は、他の層の間にある層を含む設計を包含するように広く解釈されるべきである。従って、別の層の「上」の層が、層が直接的に隣接しているということを必要とする構造に、本発明は限定されない。さらに、明確性のために、この詳細な説明は、任意の所与の層におけるそれ以外の可能性を制限することなく、特定のドーピングの型に言及する。
例えば、図２に示されているように、新たなダイオード（２０）は、第１の表面（３８）を有するｎ＋型にドーピングされた半導体層（３５）を横切る横方向導電を使用する。半導体メサ（２２）は、素子接合を形成するために、ｎ＋型層（３５）の第１の表面の上にある。好適な実施形態において、メサ（２２）は、真性の炭化珪素層、Ｉ層（２３）を有する半導体層である。メサ（２２）はまた、Ｉ層（２３）の上に高度にドーピングされたｐ＋層（２６）を含む。ダイオードは、ｐ＋層（２６）の上に上部オーム接触（２５）を含む。上部オーム接触（２５）は、好適には、メサ（２２）全体の上でより厚い金属アノード（２１）を支持する金属珪化物である。
ダイオード（２０）は、オン状態において、従来のダイオードよりも明らかに低い順方向抵抗を提供する。このより低い順方向抵抗は、部分的には、ｎ＋型層（３５）の第１の表面（３８）の上のカソード（３０）によるものである。カソード（３０）は、第１の表面（３８）の上に、メサ（２２）に隣接しているが離れて配置されており、メサ（２２）とカソード（３０）との間に第１の層（３８）の上でギャップ（３１）を画定する。ｎ＋層のアノード（２１）と同じ側にカソード（３０）を置くことによって、ダイオード（２０）は、図１における従来技術のデバイスの基板の厚さを通って電流が流れるのとは異なり、有利にも、電流がカソード（３０）に向けてｎ＋層（３５）全体に流れるより短い経路を使用する。カソード（３０）は、所望の厚さの標準的な金属の堆積層か導電性ビアであり得る。
最も好適な実施形態において、ｎ＋層（３５）は、好適には、炭化珪素で形成される。アノード（２１）からｎ＋層（３５）に向けての電流に関し、メサ（２２）の側面に沿ってｎ＋層（３５）とカソード（３０）とに向けて電気が流れる望ましからぬ傾向がある。電流がメサの大部分を迂回するので、メサ（２２）の側面を下る導電は、ダイオード（２０）の適切な制御を妨げる。この短絡を除くために、ダイオード（２０）は、第１の表面（３８）上のギャップ（３１）の一部分に非導電性のメサ側壁スペーサ層（２４）を組み込む。側壁スペーサ（２４）は、ｎ＋層（３５）の第１の表面（３８）からメサ（２２）の上部までメサ（２２）の側面を覆う。側壁スペーサ（２４）はパッシベーションを改善し、それにより層間のインタフェースの電子特性を改善する。
ダイオードが意図したように機能することを可能にしながら、ダイオードの中の直列抵抗が最小となることを確実にするために、ダイオード（２０）は、ｎ＋層（３５）の第１の表面（３８）の少なくとも一部分を覆っている横方向オーム接触（３３）を有する。横方向オーム接触（３３）は、メサ（２２）からｎ＋層（３５）の上部表面（３８）全体に伸びる。上部オーム接触（２５）と同様に、横方向オーム接触（３３）は、好適には、金属珪化物である。カソード（３０）は、金属珪化物の上のより厚い金属の層である。横方向オーム接触（３１）は、ｎ＋層（３５）全体を横方向に横方向オーム接触（３３）に沿って、ダイオード（２０）がアノード（２１）からカソード（３０）へ電流を伝えることを可能にする。
例えば、他の材料の開発の可能性を限定するものではないが、上部オーム接触（２５）と横方向オーム接触（３３）との両方は、好適には、金属珪化物で形成される。接触として金属珪化物を使用することは、概ね、半導体電子工学の分野において公知である。しかしながら、ダイオードメサ（２２）とカソード（３０）との間の横方向オーム接触（３３）として金属珪化物を使用することは、ｎ＋層（３５）の同じ側に接触を有する横方向に導電性を有するダイオードに関連しては新たな開発である。金属珪化物は、珪化チタン、珪化コバルトまたは珪化ニッケルのような通常の珪化物のうちの任意の１つであり得る。好適な実施形態において、上部オーム接触（２５）と横方向オーム接触（３１）とは、上部オーム接触がメサに対して自動整合されるように、エッチングされた金属珪化物で形成される。しかしながら、これは、上部オーム接触と横方向オーム接触とが異なる材料で形成される実施形態を除外しない。
本発明のダイオード構造は、一般的には、デバイスの接合部を形成するｐ型層とｎ型層とを含む。本明細書において記述される構造は、特に、ＰＩＮダイオードを形成することに有利である。ＰＩＮ構造を形成するために、ダイオード（２０）は、メサ（２２）の中に追加の半導体層を組み込む。この追加の層は、高度にドーピングされたｐ型層（２６）とｎ型層（３５）との間の真性の半導体層（２８）である。当然、層のドーピングの型は、必要に応じて他のものにされ得る。
ダイオード（２０）は、上部接触から底部接触への標準的な縦方向の電気伝導を利用しない。しかしながら、ダイオードは、ダイオードを回路の中に取り付けるための底部接触（４０）を含み得る。底部接触は、一般的には、メサ（２２）とは反対側の、ｎ＋層（３５）の面にある。
図３に示されているように、ダイオード（２０）は、底部接触（４０）が付着される半絶縁基板（４５）の上に形成され得る。基板（４５）は、多種多様なデバイスへの容易な一体化を可能にする。
上記のダイオードは、以下で述べられるようなダイオード製造の改善された方法からもたらされる。ダイオード（２０）を開発する第１のステップは、第１のドーピングされた半導体層（３５）の第１の表面（３８）の上に半導体メサ（２２）を形成することであり、該第１のドーピングされた半導体層（３５）は、例えば、図２におけるｎ＋のような第１の導電性の型に高度にドーピングされている。ＰＩＮダイオードに関して、メサは、真性すなわちＩ層（２３）と、メサの上部における反対の導電性の型の高度にドーピングされた領域、例えば、図２におけるｐ＋領域（２６）とを含む。基板にドーピングされた層を有する半導体メサを形成するプロセスは公知であり、炭化珪素技術において通常使用される。ドーピングはエピ層の成長の間に達成され得る。例えば、メサ（２２）は、基板に形成されたエピタキシャル層のドライエッチングから形成され得る。図２の例において、ｎ＋層（３５）は、５Ｅ１８〜２Ｅ１９の範囲内のｎ型のドーパントで高度にドーピングされる。エピ層のメサ（２２）は、〜１Ｅ２０を上回るｐ＋型のドーピングの領域（２６）を含む。
次に、二酸化珪素または窒化珪素のような非導電性スペーサ材料（２４）は、メサ（２２）の少なくとも１つの側で、メサ（２２）の上部から下側層（３５）の露出面まで堆積され、ダイオードの中での短絡を防止する少なくとも１つの側壁スペーサ（２４）を形成する。方法は、デバイス（２０）を覆ってスペーサ材料を堆積し、次に、スペーサ材料だけがメサの側面だけを覆うように、スペーサ材料をエッチングすることを含む。メサ（２２）の上に側壁スペーサ（２４）を形成した後、方法は、側壁スペーサ（２４）から、第１のドーピングされた層（３５）の第１の表面（３８）全体に、横方向オーム接触（３３）を形成することを含む。横方向オーム接触（３３）を形成するために使用される材料はまた、メサ（２２）の上部を覆い得、上部オーム接触（２５）を形成する。方法は、任意的に、メサ（２２）の上に上部接触（２５）を形成するための自動整合技術を使用することを含み得る。自動整合は、その縁が側壁スペーサ（２４）の縁に一致するように、上部オーム接触をエッチングすることを含む。その場合、上部接触（２５）と横方向オーム接触（３３）とは、同一の材料で作られる。本明細書における本発明はまた、上部オーム接触（２５）と横方向オーム接触（３３）とが、異なるが同程度の有効オームの材料で作られるそれらの実施形態を包含する。
導電経路を完成するために、カソード（３０）が、横方向オーム接触（３３）の上であって、第１のドーピングされた層（３５）の上に形成される。アノード（２１）は、上部オーム接触（２５）の上であって、メサ（２２）の上に形成される。従って、カソード（３０）は、第１のドーピングされた層（３５）の上の横方向オーム接触（３３）に電気的に接続され、その結果、ダイオードは導電経路においてアノード（２１）からカソード（３０）に電流を伝え、該導電経路は、第１のドーピングされた層（３５）全体に横方向に伸びる。
横方向オーム接触（３３）を形成する上記ステップは、限定するものではないが、側壁スペーサ（２４）とカソード（３０）との間の、第１のｎ＋型層（３５）の表面（３８）上で、珪素と導電性金属とを反応させることを含む。従って、横方向オーム接触（３３）は、第１の半導体層（３５）とメサ（２２）と側壁スペーサ層（２４）とを覆う珪素の層を最初に堆積することによって形成される金属珪化物であり得る。このステップは、熱および電子ビーム蒸着を使用して珪素を堆積することを含み得る。
アノードからカソードへの短絡を防止するために、金属珪化物がメサ（２２）の縦方向の立ち上がりに形成されないように、側壁スペーサに触れる珪素は取り除かれなければならない。例えば、等方性のドライエッチングは、メサ（２２）の側壁から珪素を取り除くことに有効である。側壁スペーサは縦方向に配向され、そこに堆積される珪素の量は、ｎ＋層（３５）の水平な上部表面（３８）上の珪素よりもずっと少ない。側壁スペーサ（２４）の珪素の層がずっと薄い場合には、側壁スペーサ（２４）に堆積された珪素は、エッチングによって取り除かれ得る。
後に、導電性金属がメサ（２２）と側壁スペーサ（２４）と第１の半導体層（３５）を覆っている珪素の少なくとも一部分の上に堆積またはスパッタされる。本明細書における方法は、導電性金属を珪素に反応させるために充分な温度にまで珪素と金属とを加熱することを包含する。一実施形態において、ダイオード構造は、側壁スペーサ（２４）からｎ＋層（３５）の表面（３８）全体に金属珪化物の横方向オーム接触（３３）を形成するために、約３００℃と４００℃との間の温度に加熱される。好適な実施形態において、加熱は同じ反応がメサ（２２）の上に上部オーム接触（２５）を形成することをもたらす。最高６００℃までの温度が珪素−金属反応を達成するために使用され得る。
やはり、側壁スペーサ（２４）を下る電流は望ましくなく、導電性金属は側壁スペーサ（２４）から取り除かれる。一実施形態において、珪化物は珪化ニッケルであり、標準的なニッケルエッチングは側壁スペーサ（２４）からニッケルを取り除くが、金属珪化物または側壁スペーサを形成する材料に影響することない。
最後のステップとして、ダイオードは約８００℃の温度まで加熱され、低いシート抵抗を有するより良い珪化物半導体の接触を完成する。上記のように、この方法は、半絶縁基板（４５）にダイオード（２０）を形成することと、取り付けのために基板（４５）に底部接触（４０）を置くこととによって実行され得る。
次の表は、本発明に従って設計されたモデルのダイオードのシミュレートされた結果を示す。横方向に導電性を有するダイオードにおける直列抵抗は、５０ミクロンの薄さの基板を用いてでさえ、明らかに減少される。
Figure 2008205467
 本明細書において記述された方法は、横方向の電気伝導を介した明らかに改善された性能を有する様々なダイオードを形成するために使用され得る。従って、メサ（２２）を形成するステップは、ダイオードがショットキーダイオードになるように、ｎ＋型にドーピングされた第１の層の上にｎ−型にドーピングされた半導体層を形成することを包含し得る。同様に、メサを形成するステップは、ダイオードがＰＩＮダイオードになるように、ｎ＋型の第１の半導体層の上に真性半導体層を形成し、真性層の上にｐ＋型にドーピングされた半導体層を形成することを包含し得る。本発明に従ったＰＩＮダイオードは上で詳細に述べられた。
上記の実施形態は、上部オーム接触（２５）、横方向オーム接触（３３）、または側壁スペーサ（２４）に対して特定の大きさを全く必要としない。図面は、いずれかの方向に側壁スペーサ（２４）からすっと伸びるようにオーム接触（２５、３３）を示すが、そのような図面は本発明を限定しない。実際、オーム接触（２５、３３）は半導体表面を適切に伸び、露出された半導体のギャップを残し得る。言い換えると、オーム接触（２５、３３）は、側壁スペーサ（２４）領域に実際に接触する必要はない。この実施形態において、オーム接触（２５、３３）は、それぞれの半導体層の一部分のみを覆い、側壁スペーサ（２４）に直接的に隣接しない。
本発明は様々な異なる型のデバイス構造において実現され得るということを、当業者は認識する。従って、本発明は、本明細書において例示された特定の構造に限定されない。
図面および明細書において、本発明の好適な実施形態が示されており、特定の用語が利用されてきたが、それらは一般的かつ説明的な意味のみで使用されており、限定の目的では使用されておらず、本発明の範囲は特許請求の範囲において定義される。
図１は、従来技術のＰＩＮダイオードの断面図である。 図２は、本明細書において述べられるような横方向に導電性を有するＰＩＮダイオードの断面図である。 図３は、半絶縁基板の上に形成される横方向に導電性を有するＰＩＮダイオードの断面図である。
符号の説明
２０ ダイオード
２１ アノード
２２ メサ
２３ 真性の炭化珪素層
２４ 側壁スペーサ
２５ 上部オーム接触
２６ ｐ＋型にドーピングされた半導体層
３０ カソード
３１ ギャップ
３３ 横方向オーム接触
３５ ｎ＋型にドーピングされた半導体層
３８ 第１の表面
４０ 底部接触
４５ 半絶縁基板

Claims (54)

  1. 横方向に導電性を有するダイオードであって、
    第１の表面を有する第１のドーピングされた半導体層と、
    該第１のドーピングされた層の該第１の表面の上の半導体メサと、
    該メサの上の上部オーム接触と、
    該第１のドーピングされた層の該第１の表面と該メサの上部との間で、該メサの側面の少なくとも一部分を覆っている非導電性のメサ側壁スペーサと、
    該第１のドーピングされた層の該第１の表面の少なくとも一部分に広がる横方向オーム接触であって、該横方向オーム接触は、該上部オーム接触からの電流を該第１のドーピングされた層全体に横方向に伝える、横方向オーム接触と
    を備えている、横方向に導電性を有するダイオード。
  2. 前記横方向オーム接触は、前記側壁スペーサから伸びる、請求項１に記載の横方向に導電性を有するダイオード。
  3. 前記上部オーム接触は、前記側壁スペーサに隣接した位置まで前記メサ全体に広がる、請求項１に記載の横方向に導電性を有するダイオード。
  4. 前記メサは、真性半導体領域と、前記第１のドーピングされた層とは異なる導電性の型を有する領域とを備えている、請求項１に記載の横方向に導電性を有するダイオード。
  5. 前記第１のドーピングされた層は、ｎ＋のドーピング型である、請求項４に記載の横方向に導電性を有するダイオード。
  6. 前記異なる導電性の型の領域は、ｐ＋のドーピング型である、請求項５に記載の横方向に導電性を有するダイオード。
  7. 前記メサは、ｎ−のドーピング型の半導体を備えている、請求項１に記載の横方向に導電性を有するダイオード。
  8. 前記横方向オーム接触の上に導電性金属のカソードをさらに備えている、請求項１に記載の横方向に導電性を有するダイオード。
  9. 前記上部オーム接触の上に導電性金属のアノードをさらに備えている、請求項１に記載の横方向に導電性を有するダイオード。
  10. 前記上部オーム接触は、金属珪化物を含む、請求項１に記載の横方向に導電性を有するダイオード。
  11. 前記金属珪化物は、ＴｉＳｉ２、ＣｏＳｉ２、およびＮｉ２Ｓｉから成る群から選択される、請求項１０に記載の横方向に導電性を有するダイオード。
  12. 前記横方向オーム接触は、金属珪化物を含む、請求項１に記載の横方向に導電性を有するダイオード。
  13. 前記金属珪化物は、ＴｉＳｉ２、ＣｏＳｉ２、およびＮｉ２Ｓｉから成る群から選択される、請求項１２に記載の横方向に導電性を有するダイオード。
  14. 前記第１のドーピングされた層は、半絶縁基板の上にある、請求項１に記載の横方向に導電性を有するダイオード。
  15. 前記半絶縁基板は、炭化珪素基板である、請求項１４に記載の横方向に導電性を有するダイオード。
  16. 回路内に前記ダイオードを取り付けるために、前記基板の、前記ｎ＋層とは反対の側に底部接触をさらに備えている、請求項１４に記載の横方向に導電性を有するダイオード。
  17. ＰＩＮダイオードであって、
    第１の表面を有するｎ＋型にドーピングされた半導体層と、
    該ダイオードを通る電流を制御するための、該ｎ＋半導体層の該第１の表面の上の真性半導体層と、
    該真性層の上のｐ＋半導体層と、
    該ｐ＋型半導体層の上の上部オーム接触と、
    該ｎ＋型半導体層の該第１の表面の上の横方向オーム接触であって、該横方向オーム接触は、該真性層と該ｐ＋層との近位に配置されている、横方向オーム接触と
    を備え、
    該ＰＩＮダイオードは、該上部オーム接触から該横方向オーム接触に該ｎ＋層を横切って電流を伝える、ＰＩＮダイオード。
  18. 前記横方向オーム接触の上にカソードをさらに備えている、請求項１７に記載のＰＩＮダイオード。
  19. 前記横方向オーム接触は、金属珪化物である、請求項１７に記載のＰＩＮダイオード。
  20. 前記金属珪化物は、ＴｉＳｉ２、ＣｏＳｉ２、およびＮｉ２Ｓｉから成る群から選択される、請求項１９に記載のＰＩＮダイオード。
  21. 前記上部オーム接触は、金属珪化物である、請求項１７に記載のＰＩＮダイオード。
  22. 前記金属珪化物は、ＴｉＳｉ２、ＣｏＳｉ２、およびＮｉ２Ｓｉから成る群から選択される、請求項２１に記載のＰＩＮダイオード。
  23. 前記真性層と前記ｐ＋層との両方の少なくとも１つの側を覆う側壁スペーサをさらに備え、該側壁スペーサは、前記横方向オーム接触に面し、前記上部オーム接触と該横方向オーム接触との間の短絡を防止する、請求項１７に記載のＰＩＮダイオード。
  24. 前記側壁スペーサは、二酸化珪素および窒化珪素から成る群から選択される、請求項２３に記載のＰＩＮダイオード。
  25. 前記横方向オーム接触は、前記側壁スペーサから伸びる、請求項２３に記載のＰＩＮダイオード。
  26. 前記上部オーム接触は、前記側壁スペーサに隣接した位置まで前記メサ全体に広がる、請求項２３に記載のＰＩＮダイオード。
  27. 前記ｎ＋層は、炭化珪素基板の上にある、請求項１７に記載のＰＩＮダイオード。
  28. 回路内にＰＩＮダイオードを取り付けるために、前記基板の、前記ｎ＋層とは反対の側に底部接触をさらに備えている、請求項２４に記載のＰＩＮダイオード。
  29. ダイオードを形成する方法であって、
    第１のドーピングされた半導体層の第１の表面の上に半導体メサを形成することと、
    該ダイオードの中での短絡を防止するために少なくとも１つの側壁スペーサを形成するために、該メサの少なくとも１つの側において、該メサの頂部から該第１のドーピングされた層まで非導電性のスペーサ材料を堆積することと、
    該第１のドーピングされた層の該第１の表面に横方向オーム接触を形成することと、
    該メサの上に上部オーム接触を形成することと
    を包含し、
    該ダイオードは、導電経路において該上部オーム接触から該横方向オーム接触に電流を伝え、該導電経路は、該第１のドーピングされた層の上の該横方向オーム接触の一部分を通って該第１のドーピングされた層全体に横方向に伸びる、ダイオードを形成する方法。
  30. 前記メサを形成するステップは、ショットキーダイオードを形成するために、ｎ＋型炭化珪素層の上にｎ−型半導体層を形成することを包含する、請求項２９に記載のダイオードを形成する方法。
  31. 前記メサを形成するステップは、ｎ＋炭化珪素層の第１のドーピングされた層の上に真性炭化珪素層を形成することと、ＰＩＮダイオードを形成するために、該真性炭化珪素層の上にｐ＋炭化珪素層を形成することとを包含する、請求項２９に記載のダイオードを形成する方法。
  32. 前記横方向オーム接触を形成するステップは、前記側壁スペーサと該横方向オーム接触との間の前記第１のドーピングされた半導体層の前記表面で、珪素と導電性金属とを反応させることを包含する、請求項２９に記載のダイオードを形成する方法。
  33. 前記上部オーム接触と前記横方向オーム接触とを形成するステップは、
    前記第１の半導体層、前記メサ、および前記側壁スペーサを覆って珪素の層を堆積することと、
    該側壁スペーサから該珪素を取り除くことと、
    該メサ、該側壁スペーサ、および該第１の半導体層の少なくとも一部分を覆って導電性金属を堆積することと、
    該導電性金属と該珪素とを反応させるために充分な温度に該珪素と該金属を加熱することと
    を包含する、請求項２９に記載のダイオードを形成する方法。
  34. 前記珪素と前記金属とは、金属珪化物の横方向オーム接触と上部オーム接触とを形成するために、約３００℃と４００℃との間の温度に加熱される、請求項３３に記載の方法。
  35. 前記導電性金属は、前記側壁スペーサから取り除かれる、請求項３４に記載の方法。
  36. 前記ダイオードは、前記ドーパントを活性させるために、約８００度の温度まで加熱される、請求項２９に記載の方法。
  37. ＰＩＮダイオードを形成する方法であって、
    ｎ＋型半導体層の第１の表面に半導体メサを形成することであって、該半導体メサは、該ｎ＋型層の上に真性半導体層を含み、該真性層の上にｐ＋型層を含む、ことと、
    該メサの上に上部オーム接触を形成することと、
    該メサに隣接するが接触することなく、ｎ＋層の上に横方向オーム接触を形成することと、
    を包含し、
    該ダイオードの導電経路は、該ｎ＋層全体に横方向に伸び、該横方向オーム接触の一部分を通って伸びる、ＰＩＮダイオードを形成する方法。
  38. 前記オーム接触を形成することに先立ち、前記ダイオードの中での短絡を防止するために、前記メサに少なくとも１つの側壁スペーサを形成するステップをさらに包含し、該側壁スペーサは、該メサの少なくとも１つの側において、該メサの頂部から前記ｎ＋層に非導電性スペーサ材料を堆積することによって形成される、請求項３７に記載のＰＩＮダイオードを形成する方法。
  39. 前記上部オーム接触と前記横方向オーム接触とを形成するステップは、金属珪化物のオーム接触を形成することを包含する、請求項３８に記載のＰＩＮダイオードを形成する方法。
  40. 前記金属珪化物を形成するステップは、前記側壁スペーサに隣接する、前記第１のｎ＋型層の前記表面の少なくとも一部分にわたって珪素と導電性金属とを反応させることを包含する、請求項３９に記載のＰＩＮダイオードを形成する方法。
  41. 前記金属珪化物を形成するステップは、
    前記第１の半導体層、前記メサおよび前記側壁スペーサを覆って珪素の層を堆積することと、
    該側壁スペーサから該珪素を取り除くことと、
    該メサ、該側壁スペーサ、および該第１の半導体層の少なくとも一部分を覆って導電性金属を堆積することと、
    該導電性金属と該珪素とを反応させるために充分な温度に該珪素と該金属とを加熱することと
    を包含する、請求項３９に記載のＰＩＮダイオードを形成する方法。
  42. 前記珪素と前記金属とは、前記メサの上と前記ｎ＋層の前記表面とに金属珪化物オーム接触を形成するために、約３００℃と４００℃との間の温度に加熱される、請求項４１に記載の方法。
  43. 前記導電性金属は、前記側壁スペーサから取り除かれる、請求項４２に記載の方法。
  44. 前記ダイオードは、前記オーム接触をアニールするために約８００℃の温度に加熱される、請求項３７に記載の方法。
  45. ダイオードを横切って電流を導く方法であって、
    第１のドーピングされた炭化珪素層の上に炭化珪素メサを形成することと、
    該メサの側面に沿った短絡を防止するために、該メサの少なくとも１つの側をパッシベーションすることと、
    該第１のドーピングされた炭化珪素層の露出領域の上に横方向オーム接触を形成することであって、該横方向オーム接触は、該メサの該パッシベーションされた側から伸びることによって、該メサから該第１の炭化珪素層を横切って流れる電流に電気的接続を提供する、ことと
    を包含する、方法。
  46. 前記半導体メサを形成するステップは、前記第１の炭化珪素層の上に真性炭化珪素層を形成することと、該真性層の上にｐ＋型炭化珪素層を形成することとを包含する、請求項４５に記載の方法。
  47. 前記メサをパッシベーションするステップは、二酸化珪素および窒化珪素から成る群から選択されるパッシベーション材料を前記第１の炭化珪素層の上と該メサの上とに堆積することを包含する、請求項４５に記載の方法。
  48. 前記メサをパッシベーションするステップは、該メサの頂部および該第１の炭化珪素層の一部分から前記パッシベーション材料をエッチングして、該メサの側面に該パッシベーション材料を残すことを包含する、請求項４７に記載の方法。
  49. 前記横方向オーム接触を形成するステップは、金属珪化物のオーム接触を形成することを包含する、請求項４５に記載の方法。
  50. 前記メサの上に金属珪化物の上部オーム接触を形成するステップをさらに包含する、請求項４５に記載の方法。
  51. 前記金属珪化物を形成するステップは、
    前記第１の半導体層、前記メサ、および前記側壁スペーサを覆って珪素の層を堆積することと、
    該側壁スペーサから該珪素を取り除くことと、
    該メサ、該側壁スペーサ、および該第１の半導体層の少なくとも一部分を覆って導電性金属を堆積することと、
    該導電性金属と該珪素と反応させるために充分な温度に該珪素と該金属とを加熱することと
    を包含する、請求項５０に記載の方法。
  52. 前記珪素と前記金属とは、前記メサの上と前記ｎ＋層の前記表面とに金属珪化物のオーム接触を形成するために、約３００℃と４００℃との間の温度に加熱される、請求項５１に記載の方法。
  53. 前記導電性金属は、前記側壁スペーサから取り除かれる、請求項５２に記載の方法。
  54. 前記ダイオードは、前記オーム接触をアニールするために約８００℃の温度に加熱される、請求項５３に記載の方法。
JP2008033820A 2007-02-16 2008-02-14 低減されたオン抵抗を有するダイオード、および関連する製造方法 Active JP4994261B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/675,658 US8138583B2 (en) 2007-02-16 2007-02-16 Diode having reduced on-resistance and associated method of manufacture
US11/675,658 2007-02-16

Publications (2)

Publication Number Publication Date
JP2008205467A true JP2008205467A (ja) 2008-09-04
JP4994261B2 JP4994261B2 (ja) 2012-08-08

Family

ID=39683725

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008033820A Active JP4994261B2 (ja) 2007-02-16 2008-02-14 低減されたオン抵抗を有するダイオード、および関連する製造方法

Country Status (3)

Country Link
US (1) US8138583B2 (ja)
EP (1) EP1975991B1 (ja)
JP (1) JP4994261B2 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130266A (ja) * 2007-11-27 2009-06-11 Toshiba Corp 半導体基板および半導体装置、半導体装置の製造方法
KR101291384B1 (ko) 2008-11-21 2013-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9087926B2 (en) * 2009-12-23 2015-07-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Low capacitance semiconductor device
JP5803934B2 (ja) 2011-07-20 2015-11-04 住友電気工業株式会社 炭化珪素基板、半導体装置およびこれらの製造方法
CN103165654B (zh) * 2011-12-16 2015-12-02 上海华虹宏力半导体制造有限公司 一种n-i-p型pin器件及其制造方法
JP5803786B2 (ja) 2012-04-02 2015-11-04 住友電気工業株式会社 炭化珪素基板、半導体装置およびこれらの製造方法
US10541306B2 (en) * 2012-09-12 2020-01-21 Cree, Inc. Using a carbon vacancy reduction material to increase average carrier lifetime in a silicon carbide semiconductor device
JP6139340B2 (ja) * 2013-09-03 2017-05-31 株式会社東芝 半導体装置およびその製造方法
JP2019046864A (ja) * 2017-08-30 2019-03-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器
US11342469B2 (en) 2018-07-09 2022-05-24 Macom Technology Solutions Holdings, Inc. Vertical etch heterolithic integrated circuit devices
CN109686808B (zh) * 2018-12-27 2021-07-23 厦门天马微电子有限公司 二极管及其制作方法、阵列基板、显示面板
CN109801979A (zh) * 2018-12-31 2019-05-24 中国电子科技集团公司第五十五研究所 一种大尺寸台面结构的碳化硅PiN二极管及其制备方法
CN109801978B (zh) * 2019-03-13 2024-03-19 捷捷半导体有限公司 低压降二极管及其制备方法
CN111048595B (zh) * 2019-12-09 2022-07-29 中国电子科技集团公司第五十五研究所 一种pin二极管深台成型方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02229460A (ja) * 1989-03-02 1990-09-12 Dainippon Printing Co Ltd リードフレームとそれを用いた半導体装置
JP2001185507A (ja) * 1999-12-24 2001-07-06 New Japan Radio Co Ltd 半導体装置及びその製造方法
JP2004111760A (ja) * 2002-09-20 2004-04-08 Shindengen Electric Mfg Co Ltd 炭化けい素のオーミック電極構造および半導体装置
JP2004527107A (ja) * 2001-01-30 2004-09-02 メイコム インコーポレイテッド 高電圧半導体デバイス

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US709153A (en) * 1902-05-26 1902-09-16 Jesse Johansen Hynding Gate.
US4837176A (en) * 1987-01-30 1989-06-06 Motorola Inc. Integrated circuit structures having polycrystalline electrode contacts and process
US4947218A (en) * 1987-11-03 1990-08-07 North Carolina State University P-N junction diodes in silicon carbide
US4987576A (en) * 1988-11-30 1991-01-22 Siemens Aktiengesellschaft Electrically tunable semiconductor laser with ridge waveguide
US5219784A (en) * 1990-04-02 1993-06-15 National Semiconductor Corporation Spacer formation in a bicmos device
US5539217A (en) 1993-08-09 1996-07-23 Cree Research, Inc. Silicon carbide thyristor
US5606572A (en) * 1994-03-24 1997-02-25 Vixel Corporation Integration of laser with photodiode for feedback control
US5952680A (en) 1994-10-11 1999-09-14 International Business Machines Corporation Monolithic array of light emitting diodes for the generation of light at multiple wavelengths and its use for multicolor display applications
SE514380C2 (sv) 1996-03-29 2001-02-19 Sture Pettersson Integrerad halvledardetektorteleskop med låg energitröskel
US6879014B2 (en) * 2000-03-20 2005-04-12 Aegis Semiconductor, Inc. Semitransparent optical detector including a polycrystalline layer and method of making
US6544674B2 (en) * 2000-08-28 2003-04-08 Boston Microsystems, Inc. Stable electrical contact for silicon carbide devices
AU2001295618A1 (en) * 2000-10-19 2002-04-29 Carlos J. R. P. Augusto Method of fabricating heterojunction photodiodes integrated with cmos
US6700140B2 (en) * 2001-02-16 2004-03-02 Teraburst Networks, Inc. Thyristor switch for microwave signals
US6734462B1 (en) * 2001-12-07 2004-05-11 The United States Of America As Represented By The Secretary Of The Army Silicon carbide power devices having increased voltage blocking capabilities
EP1489664B1 (en) * 2002-03-26 2014-02-12 Japan Science and Technology Agency Tunneling magnetoresistance device, semiconductor junction device, magnetic memory, and semiconductor light-emitting device
FR2844099B1 (fr) 2002-09-03 2005-09-02 Commissariat Energie Atomique Dispositif semiconducteur de puissance quasi-vertical sur substrat composite
US6831309B2 (en) * 2002-12-18 2004-12-14 Agilent Technologies, Inc. Unipolar photodiode having a schottky junction contact
DE10321222A1 (de) 2003-05-12 2004-12-23 Infineon Technologies Ag Halbleiterbauelement
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7436039B2 (en) 2005-01-06 2008-10-14 Velox Semiconductor Corporation Gallium nitride semiconductor device
FR2884052B1 (fr) * 2005-03-30 2007-06-22 St Microelectronics Crolles 2 Transistor imos

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02229460A (ja) * 1989-03-02 1990-09-12 Dainippon Printing Co Ltd リードフレームとそれを用いた半導体装置
JP2001185507A (ja) * 1999-12-24 2001-07-06 New Japan Radio Co Ltd 半導体装置及びその製造方法
JP2004527107A (ja) * 2001-01-30 2004-09-02 メイコム インコーポレイテッド 高電圧半導体デバイス
JP2004111760A (ja) * 2002-09-20 2004-04-08 Shindengen Electric Mfg Co Ltd 炭化けい素のオーミック電極構造および半導体装置

Also Published As

Publication number Publication date
EP1975991A3 (en) 2008-11-05
EP1975991A2 (en) 2008-10-01
US20080197360A1 (en) 2008-08-21
US8138583B2 (en) 2012-03-20
EP1975991B1 (en) 2020-01-22
JP4994261B2 (ja) 2012-08-08

Similar Documents

Publication Publication Date Title
JP4994261B2 (ja) 低減されたオン抵抗を有するダイオード、および関連する製造方法
US10937784B2 (en) Method of manufacturing a semiconductor device
US11342420B2 (en) Heterojunction devices and methods for fabricating the same
JP4314277B2 (ja) ＳｉＣショットキー障壁半導体装置
US8952481B2 (en) Super surge diodes
CN103782393B (zh) 肖特基二极管
CN104025302B (zh) 采用用于结势垒阵列的元件的凹处的肖特基二极管
CN108039360B (zh) 采用用于边缘终端元件的凹处的边缘终端结构
CN104835839A (zh) 半导体器件,制造其的方法及发射极与杂质区电连接的igbt
CN212365972U (zh) 融合pn肖特基二极管
CN104218087A (zh) 半导体器件及其制造方法
US11881512B2 (en) Method of manufacturing semiconductor device with silicon carbide body
CN116190456A (zh) 宽带隙的mps二极管及其制造方法
CN110459592B (zh) 半导体器件及其制造方法
US12154976B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP5113375B2 (ja) 窒化物半導体装置
JP4327114B2 (ja) 窒化物半導体装置
US8274128B2 (en) Semiconductor device with buffer layer
KR101067938B1 (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
CN119008677A (zh) 碳化硅基集成半导体器件及其制备方法
CN116978957A (zh) 一种快恢复二极管及其制备方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110124

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20110112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120413

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120508

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150518

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4994261

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250