一种N-I-P型PIN器件及其制造方法
技术领域
本发明涉及半导体制造领域,特别是涉及一种N-I-P型PIN器件。本发明还涉及一种N-I-P型PIN器件的制造方法。
背景技术
为了增加PIN器件的正向导通电流,改善器件的插入损耗一般能采用两种方法:一、可以通过调整器件的杂质分布;二、可以通过增加器件的面积。而通过调整器件杂质分布来增加器件正向导通电流的方法是非常有限的,增加器件面积的话,对于整个电路来说就会增加电路的整体面积,无疑是非常不利的;同时,从半导体制造成本来开率,增加器件面积也意味着器件制造成本的增加。
发明内容
本发明要解决的技术问题是提供一种N-I-P型PIN器件在不增加器件面积的前提下与现有N-I-P型PIN器件比较具有较低的插入损耗和较高的隔离度。
为解决上述技术问题,本发明的N-I-P型PIN器件,包括:
P型衬底上形成有集电区,集电区上方形成有发射区,集电区中形成有被集电区和发射区隔离的四个浅沟槽隔离区;位于两侧的两个浅沟槽隔离区底部形成有P型膺埋层,位于中间的两个浅沟槽隔离区的底部和侧部形成有N型膺埋层,N型膺埋层与发射区相连;多晶硅层形成于浅沟槽隔离区的上方,位于发射区的两侧;P型膺埋层和N型膺埋层通过深接触孔引出连接金属连线,发射区通过接触孔引出连接金属连线,接触孔和深接触孔中具有钛、锡或金属钨。
所述P型膺埋层具有硼离子或铟离子。
所述集电区具有磷离子或砷离子。
所述发射区具有磷离子或砷离子。
所述N型膺埋层具有磷离子或砷离子。
本发明N-I-P型PIN器件的制造方法,包括:
(1)在P型衬底上刻蚀四个被有源区隔离开的浅沟槽隔离区,在浅沟槽隔离区内制造隔离侧墙,将中间两个的浅沟槽隔离区遮蔽,在两侧的浅沟槽隔离区底部进行P型离子注入,形成P型膺埋层;
(2)将各浅沟槽隔离区内的隔离侧墙去除,将两侧的两个浅沟槽隔离区遮蔽,向中间两个浅沟槽隔离区的底部与侧面进行带角度的N型离子注入,形成N型膺埋层;
(3)去除制作浅沟槽隔离区时遗留的氮化硅,注入N型离子形成集电区,进行热退火;
(4)淀积多晶硅层;
(5)定义发射区窗口,注入N型离子形成发射区;
(6)刻蚀多晶硅层后将P型膺埋层和N型膺埋层通过深接触孔引出连接金属连线,发射区通过接触孔引出连接金属连线,在接触孔和深接触孔中具有钛或锡以及金属钨。
进一步改进所述方法,实施步骤(1)时,注入硼或铟离子,剂量为1e14cm-2至1e16cm-2,能量小于15keV。
进一步改进所述方法,实施步骤(2)时,浅沟槽隔离区侧面N型膺埋层的N型离子浓度大于1e19cm-2,注入N型离子为磷或砷,剂量为1e14cm-2至1e16cm-2,能量小于15keV。
进一步改进所述方法,实施步骤(3)时,注入磷或砷离子,剂量为1e12cm-2至5e13cm-2,能量为100keV至2000keV。
进一步改进所述方法,实施步骤(5)时,注入磷或砷离子,剂量为1e14cm-2至1e16cm-2,能量为2keV至100keV。
本发明的N-I-P型PIN器件通过在浅沟槽隔离区侧面制造N型膺埋层,将N型膺埋层与N型重掺杂区(发射区)相连的方法,在不增加器件面积的情况下,增加了N型重掺杂区的表面积,能增加器件的正向导通电流,降低器件的插入损耗,提高器件的隔离度。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明:
图1是一种现有N-I-P型PIN器件的示意图。
图2是本发明PIN器件的示意图。
图3是一PIN器件的剖面图,用于说明在相同器件面积的前提下,本发明比较现有N-I-P型PIN器件增加了N型重掺杂区的面积。
图4是本发明PIN器件制造方法的流程图。
图5是本发明PIN器件制造方法的示意图一,其显示步骤(1)形成的器件。
图6是本发明PIN器件制造方法的示意图二,其显示步骤(2)形成的器件。
图7是本发明PIN器件制造方法的示意图三,其显示步骤(3)形成的器件。
图8是本发明PIN器件制造方法的示意图一,其显示步骤(4)形成的器件。
图9是本发明PIN器件制造方法的示意图一,其显示步骤(5)形成的器件。
具体实施方式
如图2所示,本发明的N-I-P型PIN器件,包括:
P型衬底上形成有集电区,集电区上方形成有发射区,集电区中形成有被集电区和发射区隔离的四个浅沟槽隔离区;位于两侧的两个浅沟槽隔离区底部形成有P型膺埋层,位于中间的两个浅沟槽隔离区的底部和侧部形成有N型膺埋层,N型膺埋层与发射区相连;多晶硅层形成于浅沟槽隔离区的上方,位于发射区的两侧;P型膺埋层和N型膺埋层通过深接触孔引出连接金属连线,发射区通过接触孔引出连接金属连线,接触孔和深接触孔中具有钛、锡或金属钨。
如图3所示,一PIN器件的剖面图,以有源区边长5umx5um为例,在有源区均匀地刻蚀四个浅沟槽隔离区,深度为4000埃,现有的PIN器件N型重掺杂区的表面积为5um×5um=25um2,本发明PIN器件的N型重掺杂区的表面积为:5um×5um+4um×4um×1um×0.4um=31.4um2,本发明的N型重掺杂区域的表面积比现有的PIN器件增加了25%,器件的正向导通电流也会大幅度地增加,器件的插入损耗也得到大大地改善.如果版图的浅沟槽隔离区密度增加,则器件增加的表面积更大,器件的正向导通电流也就越大。
如图4所示,本发明PIN器件的制造方法,包括:
(1)如图5所示,在P型衬底上刻蚀四个被有源区隔离开的浅沟槽隔离区,在浅沟槽隔离区内制造隔离侧墙,将中间两个的浅沟槽隔离区遮蔽,在两侧的浅沟槽隔离区底部进行P型离子注入,形成P型膺埋层;
(2)如图6所示,将各浅沟槽隔离区内的隔离侧墙去除,将两侧的两个浅沟槽隔离区遮蔽,向中间两个浅沟槽隔离区的底部与侧面进行带角度的N型离子注入,形成N型膺埋层;
(3)如图7所示,去除制作浅沟槽隔离区时遗留的氮化硅,注入N型离子形成集电区,进行热退火;
(4)如图8所示,淀积多晶硅层;
(5)如图9所示,定义发射区窗口,注入N型离子形成发射区;
(6)刻蚀多晶硅层后将P型膺埋层和N型膺埋层通过深接触孔引出连接金属连线,发射区通过接触孔引出连接金属连线,在接触孔和深接触孔中具有钛或锡以及金属钨,形成如图2所示PIN器件。
以上通过具体实施方式和实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。