JP4457511B2 - 画像出力装置及びそれに用いられるデータ消去方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、画像出力装置及びそれに用いられるデータ消去方法に関する。
【０００２】
【従来の技術】
周知の通り、印字対象とするビットマップ形式の印字データが順次書込み消去されるビットマップメモリを備え、そのメモリから印字データを読み出し印字プリントとして出力するプリンタでは、印字データの出力に際して、ビットマップメモリに格納されている先の印字データを消去する必要がある。近年では、印字データの高解像度化，多値化及びカラー化が進んで、その量が大きくなってきており、これに伴ない、その消去処理に要する時間は長くなる一方である。また、プリンタによる印字処理の高速化が進むにつれ、消去時間の占める割合が、プリンタの制御性能を考慮する上で無視することができない程度になってきている。このため、従来では、ビットマップメモリに格納されたデータの消去処理を効率的に行ない、装置全体の処理性能を向上させることが求められている。
【０００３】
従来知られるプリンタでは、一般的に、ビットマップメモリに格納されたデータを消去する消去処理が、他の処理とは独立して行なわれるようになっている。例えば特開平７−２２８０１２号公報には、ビットマップメモリから印字データを読み出した直後に、クリアデータの書込みサイクルを挿入し、ビットマップメモリに格納されたデータを消去する方法が開示されている。
【０００４】
しかし、かかる方法では、消去処理が他の処理とは独立して行なわれるため、消去処理自体に要する時間を短縮化する効果は得られるものの、複数の処理を並行して行なえないという問題があった。
【０００５】
本発明は、上記技術的課題に鑑みてなされたもので、ビットマップメモリに格納された印字済みのデータの消去処理を効率的に行ない、装置の処理速度を向上させ得る画像出力装置及びそれに用いられるデータ消去方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本願の請求項１に係る発明は、印字対象とするビットマップ形式の印字データが順次書込み消去される記憶手段と、該記憶手段からの印字データを受信し、印字処理を行なう印字手段を制御する印字制御手段とを備えた画像出力装置において、データ読み出しを指示する第１制御信号および第１のアドレスを示す第１アドレス信号を出力することで上記記憶手段の上記第１のアドレスに書き込まれた印字データを順次読み出す印字データ読出し制御手段と、上記印字データ読出し制御手段による上記第１制御信号および上記第１アドレス信号の出力が終了した後で、データ書き込みを指示する第２制御信号および上記第１のアドレスとは異なる第２のアドレスを示す第２アドレス信号を出力することで上記読出し制御手段により読み出された印字データを印字制御手段の上記第２のアドレスに書き込む印字データ書込み制御手段と、上記書込み制御手段により出力された、上記読み出された印字データの上記印字制御手段への書込み動作を実行させる上記第２制御信号および当該書き込み動作にかかる上記印字制御手段のアドレスを示す上記第２アドレス信号に基づき、上記記憶手段に格納され上記読出し制御手段により読み出された印字データを消去する印字データ消去制御手段とを有し、上記消去制御手段は、上記書き込み動作にかかる上記印字制御手段のアドレスを示す上記第２アドレス信号に基づいて、上記記憶手段の上記第１のアドレスに所定のデータを書き込むことにより、上記記憶手段の上記第１のアドレスに格納され上記読出し制御手段により読み出された印字データの消去を実行し、上記印字データ書込み制御手段による上記印字制御手段への書込みタイミングと、上記消去制御手段による記憶手段における消去タイミングとは、実質的に時間的に重なっていることを特徴としたものである。
【０００７】
また、本願の請求項２に係る発明は、上記消去制御手段が、上記書き込み動作にかかる上記印字制御手段のアドレスと最下位ビットから所定数のビットが同一の上記記憶手段のアドレスに対して、格納された印字データの消去を実行することを特徴としたものである。
【０００８】
更に、本願の請求項３に係る発明は、印字対象とするビットマップ形式の印字データが順次書込み消去される記憶手段と、該記憶手段からの印字データを受信し、印字処理を行なう印字手段を制御する印字制御手段とを備えた画像出力装置に用いられるデータ消去方法において、データ読み出しを指示する第１制御信号および第１のアドレスを示す第１アドレス信号を出力することで上記記憶手段の上記第１のアドレスに書き込まれた印字データを順次読み出すステップと、上記読み出すステップにかかる上記第１制御信号および上記第１アドレス信号の出力が終了した後で、データ書き込みを指示する第２制御信号および上記第１のアドレスとは異なる第２のアドレスを示す第２アドレス信号を出力することで読み出された印字データを上記印字制御手段の上記第２のアドレスに書き込むステップと、上記読み出された印字データの上記印字制御手段への書込み動作を実行させる上記第２制御信号および当該書き込み動作にかかる上記印字制御手段のアドレスを示す上記第２アドレス信号に基づき、上記記憶手段に格納され読み出された印字データを消去するステップと、を有し、上記消去するステップは、上記書き込み動作にかかる上記印字制御手段のアドレスを示す上記第２アドレス信号に基づいて、上記記憶手段の上記第１のアドレスに所定のデータを書き込むステップを含み、上記印字制御手段に書き込むステップが実行されるタイミングと、上記消去するステップが実行されるタイミングとは、時間的に実質的に重なっていることを特徴としたものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について、添付図面を参照しながら説明する。
図１は、プリンタ１０の内部構成を概略的に示すブロック図である。このプリンタ１０は、装置の各構成の動作を制御するＣＰＵ２と、オペレーティングプログラム等を格納するプログラムメモリ３と、ＣＰＵ２により印字データがビットマップ展開されてなるビットマップ形式の印字可能なデータを格納するビットマップメモリ４と、ホストＰＣ２０から送信されてきた印字データ等の情報を一時的に格納するワークメモリ５と、ホストＰＣ２０から送信されてきた印字データを受信する印字データ入力部６と、プリント用紙等の被プリント媒体の吸入，移動，排出を行ないつつ、被プリント媒体に対し印字データに基づき印字処理を行なう印字部７と、ビットマップメモリ４から読み出された印字データを受信し、該印字部７による印字処理に必要な各部の高電圧制御や定着温度管理等を行なう印字制御部８と、ビットマップメモリ５に格納されたデータの消去処理を制御するクリア制御部９と、ゲート１１とを有している。
【００１０】
かかる構成を備えたプリンタ１０では、印字部７及びゲート１１を除く各構成が、アドレスバス１２を介して接続され、また、ビットマップメモリ４及び印字部７を除く各構成が、データバス１３を介して互いに接続されている。また、ＣＰＵ２は、ビットマップメモリ４及び印字部７を除く各構成と、制御信号バス１４，１５，１６，１７，１８，１９を介して接続されている。
【００１１】
また、ビットマップメモリ４とゲート１１とは、データバス２３及び制御信号バス２４を介して接続されている。更に、クリア制御部９とゲート１１とは、制御信号バス２１を介して接続されている。また、クリア制御部９及びゲート１１は、それぞれ、制御信号バス２２及び２５を介して、ＣＰＵ２と印字制御部８との間に設けられた制御信号バス１８に接続されている。これによって、ＣＰＵ２から印字制御部８へ出力された制御信号は、同時に、クリア制御部９及びゲート１１にも入力される。
【００１２】
ＣＰＵ２は、プログラムメモリ３に格納されたオペレーティングプログラムに従い、各構成を制御する。これにより、まず、ホストＰＣ２０から送信されてきた印字データが、印字データ入力部６で受信され、ワークメモリ５内の所定の領域に一時的に格納される。ワークメモリ５内に格納された印字データは、順次、その内容が解析され、印字可能なデータにビットマップ展開された上で、ビットマップメモリ４内の所定の領域に書き込まれる。
【００１３】
１ページ分の印字データに対するビットマップ展開が完了すると、ビットマップメモリ４に格納されている印字データが、ＣＰＵ２により所定のタイミングで読み出され、印字制御部８に書き込まれることにより転送される。なお、この印字データの転送は、ビットマップメモリ４と各構成との間でＣＰＵ２を介さずに印字データをやりとりするＤＭＡコントローラ等の制御回路（不図示）を用いて、より高速に実行されてもよい。また、１ページの印字データを分割して、その後の処理を分割したデータについて順次行なってもよい。
【００１４】
印字制御部８に書き込まれた印字データは、所定のタイミングで印字部７へ出力される。そして、印字部７では、印字データに基づき、用紙等に印字が行なわれる。以上で、一連の印字処理が完了する。
【００１５】
図２に、プリンタ１０において用いられる各構成についてのアドレスをあらわすメモリマップを示す。ビットマップメモリ４及び印字制御部８についてのアドレスは、図に示すように設定され、各転送元及び転送先のアドレスが、下位の部分「００００００ｈ」〜「ＦＦＦＦＦＦｈ」で一致するようになっている。そして、ビットマップメモリ４及び印字制御部８には、この下位アドレスのみが接続され、そのアクセス先、つまり、どちらに対するアクセスであるかは、制御信号バス１５及び１８を介した制御信号によって決定される。
【００１６】
制御信号バス２１を介して、クリア制御部９からの制御信号が、ゲート１１へ供給される。この制御信号に基づいて、ＣＰＵ２がビットマップメモリ４にアクセスする場合に、データバス２３を介して供給されるデータおよび制御信号バス２４を介して供給される制御信号が一致するような制御が行なわれる。
【００１７】
ＣＰＵ２が印字制御部８への印字データの書込みを開始すると、クリア制御部９は、制御信号バス２２を介して供給された制御信号によって、それを検出し、それに伴い、制御信号バス２１を介したゲート１１への制御信号を変化させる。これにより、制御信号バス２４及び２５を介して供給される制御信号が一致し、データバス２３を介して消去データがビットマップメモリ４に供給される。その結果、印字制御部８への書込み処理と同時に、ビットマップメモリ４に対して、消去データの書込みが行なわれる、すなわち、ビットマップメモリ４に格納されたデータの消去が行なわれる。
【００１８】
かかる構成によれば、印字データの転送の完了時には、ビットマップメモリ４の消去処理も完了する。これにより、ＣＰＵ２は、直ちに次の印字データの展開処理を開始することができる。
【００１９】
図３に、ビットマップメモリ４からのデータ読出し及び印字制御部８へのデータ書込み時の、各構成に供給されるアドレスデータおよび制御信号のタイミングチャートを示す。この図では、その左側に、ビットマップメモリ４からの印字データの読出しについてのチャートが示され、また、一方、右側には、印字制御部８への印字データの書込みについてのチャートが示されている。
【００２０】
各項目について、「Ａｄｄｒｅｓｓ」は、プリンタ１０に組み込まれる各構成に対し、アドレスバス１２を介して供給されるアドレスデータ、「／Ｒｅａｄ」は読出し制御信号、「／Ｗｒｉｔｅ」は書込み制御信号、「Ｄａｔａ」はデータバス１３を介して供給される印字データ、「Ｇａｔｅ」はクリア制御部９からゲート１１へ制御信号バス２１を介して供給される制御信号、「Ｄａｔａ＿ｏｕｔ」はゲート１１とビットマップメモリ４との間に設けられたデータバス２３を介して供給されるデータ、「ＣＳ２（ＣＳ：Chip Select）」はＣＰＵ２からゲート１１へ制御信号バス１５を介して供給される制御信号、「ＣＳ３」はＣＰＵ２から制御信号バス１８，制御信号バス２２及び制御信号バス２５を介して供給される制御信号、「ＣＳ２＿ｏｕｔ」はゲート１１とビットマップメモリ４との間に設けられた制御信号バス２４を介して供給される制御信号をあらわしている。
【００２１】
この図３から分かるように、印字制御部８への印字データ書込みタイミングと、ビットマップメモリ４における印字データの消去タイミングとは略重なるように設定されている。ここで、印字データは、ビットマップメモリ４においてデータの書込みが可能であるビットマップエリア内の先頭アドレス「０２００００００ｈ」から順に格納されており、「／Ｒｅａｄ」及びＣＰＵ２から制御信号バス１５及び２４を介してビットマップメモリ４へ供給された制御信号「／ＣＳ２」によって読み出される。読み出された印字データは、印字制御エリアの先頭アドレス「０３００００００ｈ」から順に、「／Ｗｒｉｔｅ」及びＣＰＵ２から制御信号バス１８を介して印字制御部８へ供給された制御信号「／ＣＳ３」に基づき書き込まれていく。このとき、クリア制御部９は、印字制御エリアへの書込みであることを、「／Ｗｒｉｔｅ」及び「／ＣＳ３」により検出すると、ゲート１１への制御信号バス２１を介して、ゲート信号を出力し、前述したように、ビットマップメモリ４に消去データが書き込まれる。これにより、ビットマップメモリ４に書き込まれている印字データが消去される。
【００２２】
なお、この実施の形態では、読出し及び書込みを交互に繰り返して、印字データの転送を行なっているが、例えばバーストモード等を用いて、ビットマップメモリ４上の複数のデータを１回のアドレス指定でまとめて転送して、高速の読出し及び書込みを行なってもよい。
【００２３】
以上のように、本願発明に係るプリンタ１０では、ビットマップメモリ４に書き込まれた印字データを順次読み出し、読み出された印字データを印字制御部８に書き込み、該印字制御部８への書込み動作を開始させる制御信号に基づき、ビットマップメモリ４に格納された印字データを消去するので、印字データの印字制御部８への書込みと、ビットマップメモリ４における印字データのクリアを時間的に重複させることで、印字データの消去処理のみに必要とされる時間を実質的にゼロとすることが可能となり、プリンタ全体としての処理性能を向上させることができる。
【００２４】
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
【００２５】
【発明の効果】
以上の説明から明らかなように、本願の請求項１に係る発明によれば、画像出力装置において、上記記憶手段に書き込まれた印字データを順次読み出し、読み出された印字データを印字制御手段に書き込み、該印字制御手段への書込み動作を開始させる制御信号および当該書き込み動作にかかる上記印字制御手段のアドレスを示す信号に基づき、上記記憶手段に格納され上記読み出された印字データを消去するので、印字データの印字制御手段への書込みと、記憶手段における印字データのクリアを時間的に重複させることで、画像出力装置全体としての処理性能を向上させることができる。
【００２６】
また、本願の請求項２に係る発明によれば、上記消去制御手段が、上記書き込み動作にかかる上記印字制御手段のアドレスと最下位ビットから所定数のビットが同一の上記記憶手段のアドレスに対して、格納された印字データの消去を実行することが可能となり、画像出力装置全体としての処理性能を向上させることができる。
【００２７】
更に、本願の請求項３に係る発明によれば、画像出力装置に用いられるデータ消去方法において、上記記憶手段に書き込まれた印字データを順次読み出すステップと、読み出された印字データを印字制御手段に書き込むステップと、上記読み出された印字データの該印字制御手段への書込み動作を開始させる制御信号および当該書き込み動作にかかる上記印字制御手段のアドレスを示す信号に基づき、上記記憶手段に格納され読み出された印字データを消去するステップと、を有し、印字データの印字制御手段への書込みと、記憶手段における印字データのクリアを時間的に重複させることで、画像出力装置全体としての処理性能を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係る画像出力装置の構成を概略的に示すブロック図である。
【図２】 上記画像出力装置におけるメモリマッピングである。
【図３】 上記画像出力装置による消去処理時の制御信号のタイミングチャートである。
【符号の説明】
２…ＣＰＵ
４…ビットマップメモリ
７…印字部
８…印字制御部
９…クリア制御部
１０…画像出力装置
１２…アドレスバス
１３…データバス
１４，１５，１６，１７，１８，１９…制御信号バス
２０…ホストＰＣ
【発明の属する技術分野】
本発明は、画像出力装置及びそれに用いられるデータ消去方法に関する。
【０００２】
【従来の技術】
周知の通り、印字対象とするビットマップ形式の印字データが順次書込み消去されるビットマップメモリを備え、そのメモリから印字データを読み出し印字プリントとして出力するプリンタでは、印字データの出力に際して、ビットマップメモリに格納されている先の印字データを消去する必要がある。近年では、印字データの高解像度化，多値化及びカラー化が進んで、その量が大きくなってきており、これに伴ない、その消去処理に要する時間は長くなる一方である。また、プリンタによる印字処理の高速化が進むにつれ、消去時間の占める割合が、プリンタの制御性能を考慮する上で無視することができない程度になってきている。このため、従来では、ビットマップメモリに格納されたデータの消去処理を効率的に行ない、装置全体の処理性能を向上させることが求められている。
【０００３】
従来知られるプリンタでは、一般的に、ビットマップメモリに格納されたデータを消去する消去処理が、他の処理とは独立して行なわれるようになっている。例えば特開平７−２２８０１２号公報には、ビットマップメモリから印字データを読み出した直後に、クリアデータの書込みサイクルを挿入し、ビットマップメモリに格納されたデータを消去する方法が開示されている。
【０００４】
しかし、かかる方法では、消去処理が他の処理とは独立して行なわれるため、消去処理自体に要する時間を短縮化する効果は得られるものの、複数の処理を並行して行なえないという問題があった。
【０００５】
本発明は、上記技術的課題に鑑みてなされたもので、ビットマップメモリに格納された印字済みのデータの消去処理を効率的に行ない、装置の処理速度を向上させ得る画像出力装置及びそれに用いられるデータ消去方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本願の請求項１に係る発明は、印字対象とするビットマップ形式の印字データが順次書込み消去される記憶手段と、該記憶手段からの印字データを受信し、印字処理を行なう印字手段を制御する印字制御手段とを備えた画像出力装置において、データ読み出しを指示する第１制御信号および第１のアドレスを示す第１アドレス信号を出力することで上記記憶手段の上記第１のアドレスに書き込まれた印字データを順次読み出す印字データ読出し制御手段と、上記印字データ読出し制御手段による上記第１制御信号および上記第１アドレス信号の出力が終了した後で、データ書き込みを指示する第２制御信号および上記第１のアドレスとは異なる第２のアドレスを示す第２アドレス信号を出力することで上記読出し制御手段により読み出された印字データを印字制御手段の上記第２のアドレスに書き込む印字データ書込み制御手段と、上記書込み制御手段により出力された、上記読み出された印字データの上記印字制御手段への書込み動作を実行させる上記第２制御信号および当該書き込み動作にかかる上記印字制御手段のアドレスを示す上記第２アドレス信号に基づき、上記記憶手段に格納され上記読出し制御手段により読み出された印字データを消去する印字データ消去制御手段とを有し、上記消去制御手段は、上記書き込み動作にかかる上記印字制御手段のアドレスを示す上記第２アドレス信号に基づいて、上記記憶手段の上記第１のアドレスに所定のデータを書き込むことにより、上記記憶手段の上記第１のアドレスに格納され上記読出し制御手段により読み出された印字データの消去を実行し、上記印字データ書込み制御手段による上記印字制御手段への書込みタイミングと、上記消去制御手段による記憶手段における消去タイミングとは、実質的に時間的に重なっていることを特徴としたものである。
【０００７】
また、本願の請求項２に係る発明は、上記消去制御手段が、上記書き込み動作にかかる上記印字制御手段のアドレスと最下位ビットから所定数のビットが同一の上記記憶手段のアドレスに対して、格納された印字データの消去を実行することを特徴としたものである。
【０００８】
更に、本願の請求項３に係る発明は、印字対象とするビットマップ形式の印字データが順次書込み消去される記憶手段と、該記憶手段からの印字データを受信し、印字処理を行なう印字手段を制御する印字制御手段とを備えた画像出力装置に用いられるデータ消去方法において、データ読み出しを指示する第１制御信号および第１のアドレスを示す第１アドレス信号を出力することで上記記憶手段の上記第１のアドレスに書き込まれた印字データを順次読み出すステップと、上記読み出すステップにかかる上記第１制御信号および上記第１アドレス信号の出力が終了した後で、データ書き込みを指示する第２制御信号および上記第１のアドレスとは異なる第２のアドレスを示す第２アドレス信号を出力することで読み出された印字データを上記印字制御手段の上記第２のアドレスに書き込むステップと、上記読み出された印字データの上記印字制御手段への書込み動作を実行させる上記第２制御信号および当該書き込み動作にかかる上記印字制御手段のアドレスを示す上記第２アドレス信号に基づき、上記記憶手段に格納され読み出された印字データを消去するステップと、を有し、上記消去するステップは、上記書き込み動作にかかる上記印字制御手段のアドレスを示す上記第２アドレス信号に基づいて、上記記憶手段の上記第１のアドレスに所定のデータを書き込むステップを含み、上記印字制御手段に書き込むステップが実行されるタイミングと、上記消去するステップが実行されるタイミングとは、時間的に実質的に重なっていることを特徴としたものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について、添付図面を参照しながら説明する。
図１は、プリンタ１０の内部構成を概略的に示すブロック図である。このプリンタ１０は、装置の各構成の動作を制御するＣＰＵ２と、オペレーティングプログラム等を格納するプログラムメモリ３と、ＣＰＵ２により印字データがビットマップ展開されてなるビットマップ形式の印字可能なデータを格納するビットマップメモリ４と、ホストＰＣ２０から送信されてきた印字データ等の情報を一時的に格納するワークメモリ５と、ホストＰＣ２０から送信されてきた印字データを受信する印字データ入力部６と、プリント用紙等の被プリント媒体の吸入，移動，排出を行ないつつ、被プリント媒体に対し印字データに基づき印字処理を行なう印字部７と、ビットマップメモリ４から読み出された印字データを受信し、該印字部７による印字処理に必要な各部の高電圧制御や定着温度管理等を行なう印字制御部８と、ビットマップメモリ５に格納されたデータの消去処理を制御するクリア制御部９と、ゲート１１とを有している。
【００１０】
かかる構成を備えたプリンタ１０では、印字部７及びゲート１１を除く各構成が、アドレスバス１２を介して接続され、また、ビットマップメモリ４及び印字部７を除く各構成が、データバス１３を介して互いに接続されている。また、ＣＰＵ２は、ビットマップメモリ４及び印字部７を除く各構成と、制御信号バス１４，１５，１６，１７，１８，１９を介して接続されている。
【００１１】
また、ビットマップメモリ４とゲート１１とは、データバス２３及び制御信号バス２４を介して接続されている。更に、クリア制御部９とゲート１１とは、制御信号バス２１を介して接続されている。また、クリア制御部９及びゲート１１は、それぞれ、制御信号バス２２及び２５を介して、ＣＰＵ２と印字制御部８との間に設けられた制御信号バス１８に接続されている。これによって、ＣＰＵ２から印字制御部８へ出力された制御信号は、同時に、クリア制御部９及びゲート１１にも入力される。
【００１２】
ＣＰＵ２は、プログラムメモリ３に格納されたオペレーティングプログラムに従い、各構成を制御する。これにより、まず、ホストＰＣ２０から送信されてきた印字データが、印字データ入力部６で受信され、ワークメモリ５内の所定の領域に一時的に格納される。ワークメモリ５内に格納された印字データは、順次、その内容が解析され、印字可能なデータにビットマップ展開された上で、ビットマップメモリ４内の所定の領域に書き込まれる。
【００１３】
１ページ分の印字データに対するビットマップ展開が完了すると、ビットマップメモリ４に格納されている印字データが、ＣＰＵ２により所定のタイミングで読み出され、印字制御部８に書き込まれることにより転送される。なお、この印字データの転送は、ビットマップメモリ４と各構成との間でＣＰＵ２を介さずに印字データをやりとりするＤＭＡコントローラ等の制御回路（不図示）を用いて、より高速に実行されてもよい。また、１ページの印字データを分割して、その後の処理を分割したデータについて順次行なってもよい。
【００１４】
印字制御部８に書き込まれた印字データは、所定のタイミングで印字部７へ出力される。そして、印字部７では、印字データに基づき、用紙等に印字が行なわれる。以上で、一連の印字処理が完了する。
【００１５】
図２に、プリンタ１０において用いられる各構成についてのアドレスをあらわすメモリマップを示す。ビットマップメモリ４及び印字制御部８についてのアドレスは、図に示すように設定され、各転送元及び転送先のアドレスが、下位の部分「００００００ｈ」〜「ＦＦＦＦＦＦｈ」で一致するようになっている。そして、ビットマップメモリ４及び印字制御部８には、この下位アドレスのみが接続され、そのアクセス先、つまり、どちらに対するアクセスであるかは、制御信号バス１５及び１８を介した制御信号によって決定される。
【００１６】
制御信号バス２１を介して、クリア制御部９からの制御信号が、ゲート１１へ供給される。この制御信号に基づいて、ＣＰＵ２がビットマップメモリ４にアクセスする場合に、データバス２３を介して供給されるデータおよび制御信号バス２４を介して供給される制御信号が一致するような制御が行なわれる。
【００１７】
ＣＰＵ２が印字制御部８への印字データの書込みを開始すると、クリア制御部９は、制御信号バス２２を介して供給された制御信号によって、それを検出し、それに伴い、制御信号バス２１を介したゲート１１への制御信号を変化させる。これにより、制御信号バス２４及び２５を介して供給される制御信号が一致し、データバス２３を介して消去データがビットマップメモリ４に供給される。その結果、印字制御部８への書込み処理と同時に、ビットマップメモリ４に対して、消去データの書込みが行なわれる、すなわち、ビットマップメモリ４に格納されたデータの消去が行なわれる。
【００１８】
かかる構成によれば、印字データの転送の完了時には、ビットマップメモリ４の消去処理も完了する。これにより、ＣＰＵ２は、直ちに次の印字データの展開処理を開始することができる。
【００１９】
図３に、ビットマップメモリ４からのデータ読出し及び印字制御部８へのデータ書込み時の、各構成に供給されるアドレスデータおよび制御信号のタイミングチャートを示す。この図では、その左側に、ビットマップメモリ４からの印字データの読出しについてのチャートが示され、また、一方、右側には、印字制御部８への印字データの書込みについてのチャートが示されている。
【００２０】
各項目について、「Ａｄｄｒｅｓｓ」は、プリンタ１０に組み込まれる各構成に対し、アドレスバス１２を介して供給されるアドレスデータ、「／Ｒｅａｄ」は読出し制御信号、「／Ｗｒｉｔｅ」は書込み制御信号、「Ｄａｔａ」はデータバス１３を介して供給される印字データ、「Ｇａｔｅ」はクリア制御部９からゲート１１へ制御信号バス２１を介して供給される制御信号、「Ｄａｔａ＿ｏｕｔ」はゲート１１とビットマップメモリ４との間に設けられたデータバス２３を介して供給されるデータ、「ＣＳ２（ＣＳ：Chip Select）」はＣＰＵ２からゲート１１へ制御信号バス１５を介して供給される制御信号、「ＣＳ３」はＣＰＵ２から制御信号バス１８，制御信号バス２２及び制御信号バス２５を介して供給される制御信号、「ＣＳ２＿ｏｕｔ」はゲート１１とビットマップメモリ４との間に設けられた制御信号バス２４を介して供給される制御信号をあらわしている。
【００２１】
この図３から分かるように、印字制御部８への印字データ書込みタイミングと、ビットマップメモリ４における印字データの消去タイミングとは略重なるように設定されている。ここで、印字データは、ビットマップメモリ４においてデータの書込みが可能であるビットマップエリア内の先頭アドレス「０２００００００ｈ」から順に格納されており、「／Ｒｅａｄ」及びＣＰＵ２から制御信号バス１５及び２４を介してビットマップメモリ４へ供給された制御信号「／ＣＳ２」によって読み出される。読み出された印字データは、印字制御エリアの先頭アドレス「０３００００００ｈ」から順に、「／Ｗｒｉｔｅ」及びＣＰＵ２から制御信号バス１８を介して印字制御部８へ供給された制御信号「／ＣＳ３」に基づき書き込まれていく。このとき、クリア制御部９は、印字制御エリアへの書込みであることを、「／Ｗｒｉｔｅ」及び「／ＣＳ３」により検出すると、ゲート１１への制御信号バス２１を介して、ゲート信号を出力し、前述したように、ビットマップメモリ４に消去データが書き込まれる。これにより、ビットマップメモリ４に書き込まれている印字データが消去される。
【００２２】
なお、この実施の形態では、読出し及び書込みを交互に繰り返して、印字データの転送を行なっているが、例えばバーストモード等を用いて、ビットマップメモリ４上の複数のデータを１回のアドレス指定でまとめて転送して、高速の読出し及び書込みを行なってもよい。
【００２３】
以上のように、本願発明に係るプリンタ１０では、ビットマップメモリ４に書き込まれた印字データを順次読み出し、読み出された印字データを印字制御部８に書き込み、該印字制御部８への書込み動作を開始させる制御信号に基づき、ビットマップメモリ４に格納された印字データを消去するので、印字データの印字制御部８への書込みと、ビットマップメモリ４における印字データのクリアを時間的に重複させることで、印字データの消去処理のみに必要とされる時間を実質的にゼロとすることが可能となり、プリンタ全体としての処理性能を向上させることができる。
【００２４】
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
【００２５】
【発明の効果】
以上の説明から明らかなように、本願の請求項１に係る発明によれば、画像出力装置において、上記記憶手段に書き込まれた印字データを順次読み出し、読み出された印字データを印字制御手段に書き込み、該印字制御手段への書込み動作を開始させる制御信号および当該書き込み動作にかかる上記印字制御手段のアドレスを示す信号に基づき、上記記憶手段に格納され上記読み出された印字データを消去するので、印字データの印字制御手段への書込みと、記憶手段における印字データのクリアを時間的に重複させることで、画像出力装置全体としての処理性能を向上させることができる。
【００２６】
また、本願の請求項２に係る発明によれば、上記消去制御手段が、上記書き込み動作にかかる上記印字制御手段のアドレスと最下位ビットから所定数のビットが同一の上記記憶手段のアドレスに対して、格納された印字データの消去を実行することが可能となり、画像出力装置全体としての処理性能を向上させることができる。
【００２７】
更に、本願の請求項３に係る発明によれば、画像出力装置に用いられるデータ消去方法において、上記記憶手段に書き込まれた印字データを順次読み出すステップと、読み出された印字データを印字制御手段に書き込むステップと、上記読み出された印字データの該印字制御手段への書込み動作を開始させる制御信号および当該書き込み動作にかかる上記印字制御手段のアドレスを示す信号に基づき、上記記憶手段に格納され読み出された印字データを消去するステップと、を有し、印字データの印字制御手段への書込みと、記憶手段における印字データのクリアを時間的に重複させることで、画像出力装置全体としての処理性能を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係る画像出力装置の構成を概略的に示すブロック図である。
【図２】 上記画像出力装置におけるメモリマッピングである。
【図３】 上記画像出力装置による消去処理時の制御信号のタイミングチャートである。
【符号の説明】
２…ＣＰＵ
４…ビットマップメモリ
７…印字部
８…印字制御部
９…クリア制御部
１０…画像出力装置
１２…アドレスバス
１３…データバス
１４，１５，１６，１７，１８，１９…制御信号バス
２０…ホストＰＣ
Claims (3)
- 印字対象とするビットマップ形式の印字データが順次書込み消去される記憶手段と、該記憶手段からの印字データを受信し、印字処理を行なう印字手段を制御する印字制御手段とを備えた画像出力装置において、
データ読み出しを指示する第１制御信号および第１のアドレスを示す第１アドレス信号を出力することで上記記憶手段の上記第１のアドレスに書き込まれた印字データを順次読み出す印字データ読出し制御手段と、
上記印字データ読出し制御手段による上記第１制御信号および上記第１アドレス信号の出力が終了した後で、データ書き込みを指示する第２制御信号および上記第１のアドレスとは異なる第２のアドレスを示す第２アドレス信号を出力することで上記読出し制御手段により読み出された印字データを印字制御手段の上記第２のアドレスに書き込む印字データ書込み制御手段と、
上記書込み制御手段により出力された、上記読み出された印字データの上記印字制御手段への書込み動作を実行させる上記第２制御信号および当該書き込み動作にかかる上記印字制御手段のアドレスを示す上記第２アドレス信号に基づき、上記記憶手段に格納され上記読出し制御手段により読み出された印字データを消去する印字データ消去制御手段とを有し、
上記消去制御手段は、上記書き込み動作にかかる上記印字制御手段のアドレスを示す上記第２アドレス信号に基づいて、上記記憶手段の上記第１のアドレスに所定のデータを書き込むことにより、上記記憶手段の上記第１のアドレスに格納され上記読出し制御手段により読み出された印字データの消去を実行し、
上記印字データ書込み制御手段による上記印字制御手段への書込みタイミングと、上記消去制御手段による記憶手段における消去タイミングとは、実質的に時間的に重なっていることを特徴とする画像出力装置。 - 上記消去制御手段は、上記書き込み動作にかかる上記印字制御手段のアドレスと最下位ビットから所定数のビットが同一の上記記憶手段のアドレスに対して、格納された印字データの消去を実行することを特徴とする請求項１記載の画像出力装置。
- 印字対象とするビットマップ形式の印字データが順次書込み消去される記憶手段と、該記憶手段からの印字データを受信し、印字処理を行なう印字手段を制御する印字制御手段とを備えた画像出力装置に用いられるデータ消去方法において、
データ読み出しを指示する第１制御信号および第１のアドレスを示す第１アドレス信号を出力することで上記記憶手段の上記第１のアドレスに書き込まれた印字データを順次読み出すステップと、
上記読み出すステップにかかる上記第１制御信号および上記第１アドレス信号の出力が終了した後で、データ書き込みを指示する第２制御信号および上記第１のアドレスとは異なる第２のアドレスを示す第２アドレス信号を出力することで読み出された印字データを上記印字制御手段の上記第２のアドレスに書き込むステップと、
上記読み出された印字データの上記印字制御手段への書込み動作を実行させる上記第２制御信号および当該書き込み動作にかかる上記印字制御手段のアドレスを示す上記第２アドレス信号に基づき、上記記憶手段に格納され読み出された印字データを消去するステップと、を有し、
上記消去するステップは、上記書き込み動作にかかる上記印字制御手段のアドレスを示す上記第２アドレス信号に基づいて、上記記憶手段の上記第１のアドレスに所定のデータを書き込むステップを含み、
上記印字制御手段に書き込むステップが実行されるタイミングと、上記消去するステップが実行されるタイミングとは、時間的に実質的に重なっていることを特徴とするデータ消去方法。
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