JP4416346B2 - 回路基板の製造方法 - Google Patents

回路基板の製造方法 Download PDF

Info

Publication number
JP4416346B2
JP4416346B2 JP2001083750A JP2001083750A JP4416346B2 JP 4416346 B2 JP4416346 B2 JP 4416346B2 JP 2001083750 A JP2001083750 A JP 2001083750A JP 2001083750 A JP2001083750 A JP 2001083750A JP 4416346 B2 JP4416346 B2 JP 4416346B2
Authority
JP
Japan
Prior art keywords
firing
shrinkage
circuit board
temperature
conductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001083750A
Other languages
English (en)
Other versions
JP2002290037A (ja
Inventor
秀司 中澤
誠一郎 平原
辰治 古瀬
晃 井本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2001083750A priority Critical patent/JP4416346B2/ja
Publication of JP2002290037A publication Critical patent/JP2002290037A/ja
Application granted granted Critical
Publication of JP4416346B2 publication Critical patent/JP4416346B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、内部導体層を具備する回路基板において、平面方向での焼成収縮を抑制するとともに、焼成に伴うクラックの発生を防止した回路基板の製造方法に関する。
【0002】
【従来技術】
従来、セラミック回路基板は、例えば、アルミナ等のセラミック層間にWやMo等の高融点金属からなる配線導体を形成して構成されており、その表面にLSI等の半導体素子を実装した配線基板として用いられてきた。
【0003】
近年、携帯電話をはじめとする移動体通信等の発達及び普及に伴い、通信機器や電子機器等の小型化、高機能化、低価格化、低電力化等が進められ、AuやAg、Cu、Pd、Pt等の低融点、低抵抗の導体材料と、ガラスセラミックス等の低温焼成セラミックスにより、共振器、コンデンサ、コイル、フィルタ等が形成されたセラミック回路基板が用いられてきている。
【0004】
このような回路基板において、基板に形成される素子は、セラミック絶縁層上に導体材料によって形成されるラインや電極パッド等の寸法によって性能が左右される。寸法精度を劣化させる要因としては、焼成収縮率のバラツキが大きく、特に、低温焼成セラミックスの焼成収縮率は、13〜20%程度と大きいため、収縮率のバラツキにより、寸法精度が著しく劣化する。
【0005】
近年においては、回路基板の積層成形体をAl23基板等で挟持して焼成する加圧焼成法(特開昭62−260777号公報)や、回路基板の積層成形体の表面に、この積層成形体の焼成温度では焼結しないグリーンシートを積層し、焼成後にそれを削り取る方法(特開平4−243978号公報)によって、回路基板のx−y方向における焼成収縮率をほとんど零にし、焼成収縮率のバラツキによる寸法精度の劣化を防止する方法が採用されてきている。
【0006】
さらに、収縮開始温度の異なる材料を同時焼成することにより、互いの材料のx−y方向の焼成収縮率を抑制し、電極等の寸法精度の劣化を防止する方法も提案されている。この方法は、収縮開始温度の低い方の基板材料が収縮を開始し、他方の基板材料が収縮を開始してない温度領域では、x−y方向の収縮が抑制されz方向にだけ収縮し、さらに、収縮開始温度の高い方の基板材料は、収縮を開始するとき、他方の基板材料の焼結がほとんど完了しているため、その拘束を受けて、x−y方向の収縮が抑制されz方向にだけ収縮するために、全体としてx−y方向の収縮を抑制するものである。
【0007】
この方法は、上記2つの方法と比較して、Al23基板等が必要なく、また焼結しないグリーンシートを削り取る必要もないため、工程削減によるコストダウンができ、さらに、基板の表裏面に予め配線導体を形成し、同時焼成できるというメリットがある。
【0008】
上記のようなx−y方向の焼成収縮を抑制した回路基板において、配線導体層は、ほとんど収縮しない金属箔を基板に貼りつける方法(特開平7−86743号)や、厚膜印刷法等によって形成される。
【0009】
【発明が解決しようとする課題】
しかしながら、ほとんど収縮しない金属箔を用いると、基板のz方向の収縮により、配線導体層近傍のセラミックスに応力が発生し、焼成降温時の熱衝撃で基板にクラックが生じるという問題がある。また、基板材料と金属箔の接着性が悪いため、界面にデラミネーションが生じ、耐湿信頼性が劣化するという問題がある。
【0010】
一方、厚膜印刷法によって形成された配線導体層は、基板材料に入り込みアンカーを形成するため、基板材料との接着性は良好である。しかしながら、焼成における収縮開始温度の異なる材料を用いた基板において、その異なる材料層間に配線導体層が形成された場合、厚膜印刷法によって形成された配線導体層は、焼成過程で大きく収縮するため、異なる基板材料層相互間のx−y方向の焼成収縮抑制効果を阻害するという問題があった。
【0011】
つまり、収縮開始温度の異なる基板材料層間に、基板の焼成収縮温度領域で大きく収縮する導体材料からなる配線導体層が配置されると、前述したようなx−y方向の収縮拘束力が弱まり、配線導体層付近ではx−y方向に収縮し、その他の部分ではx−y方向に収縮しないため、配線導体層近傍にクラック等の欠陥が生じる、あるいは、配線導体層が配置された部分が反る、歪むといった問題があった。特に、収縮開始温度の異なる基板材料層間に配置される配線導体層の面積や体積が大きくなるほど、この傾向は大きくなっていた。
【0012】
従って、本発明は、焼成収縮開始温度の異なるセラミック基板材料からなる絶縁層を積層してなるx−y方向に無収縮のセラミック回路基板において、異なる絶縁層間に配線導体層を形成した場合においても、収縮抑制効果を阻害することなく、また、基板の反り、歪みを抑制でき、かつ、基板にクラックやデラミネーションの生じることがない寸法精度に優れた回路基板の製造方法を提供することを目的とするものである。
【0013】
【課題を解決するための手段】
本発明は、焼成収縮開始温度の異なるセラミック基板材料からなる絶縁層を積層してなるx−y方向に無収縮のセラミック回路基板において、異なる絶縁層間に配置される配線導体層を焼成収縮率の小さい導体材料によって形成することによって、基板の反り、歪み、クラックおよびデラミネーションの発生を抑制した寸法精度の高い回路基板が得られることを見いだした。
【0014】
即ち、本発明の回路基板の製造方法は、焼成収縮開始温度がそれぞれT1、T2(T1<T2)からなる2種の未焼成のセラミック絶縁層の界面に、導体材料を塗布して内部導体層を形成した積層体を作製した後、一方の未焼成のセラミック絶縁層が最終焼成体積収縮量の90%以上収縮した後、他方の未焼成のセラミック絶縁層が焼成収縮を開始するようにして前記積層体の平面方向の収縮を抑制しながら最高焼成温度T3で焼成する回路基板の製造方法において、前記導体材料として、Au、Ag、Cu、PdおよびPtの中から選ばれる少なくとも1種を主成分とする平均粒径0.8〜4μm、BET比表面積0.15〜0.80m /gの金属粉末をペースト化したものであって、T1〜T3における焼成体積収縮率が15%以下でかつ室温からT1まで昇温する過程での焼成体積収縮率が12%以下であるものを用い、前記内部導体層の焼成後の厚みを30μm以下とすることを特徴とするものである。
【0015】
内部導体層をT1〜T3における焼成体積収縮率が15%以下の導体材料によって形成することによって、内部導体層が存在する部分が、内部導体層のない部分と同様に、一方の絶縁層が収縮を開始しても、x−y方向の収縮を抑制し、基板の反り、歪み、さらに、配線導体層近傍のクラック等の欠陥を抑制できる。
【0016】
また、前記内部導体層を形成する導体材料の室温からT1まで昇温する過程での焼成体積収縮率が10%以下であることによって、導体材料の収縮率が十分小さく、絶縁層と配線導体層の焼成収縮挙動のミスマッチが小さいため、配線導体層付近でのクラックの発生や、配線導体層と絶縁層間のデラミネーション等が生じることのない回路基板を得ることができる。
【0017】
さらに、焼成体積収縮率を前記範囲に制御する上で、前記内部導体層を構成する導体材料の金属粉末は、平均粒径が0.5〜5μm、BET比表面積が0.1〜0.7m2/gであることによって、微細配線や配線導体端部の印刷精度のよい内部導体層が得られ、かつ、基板のx−y方向の収縮を抑制し、基板の反り、歪み、さらに、導体近傍のクラック等の欠陥を抑制できる。
【0018】
また、前記内部導体層を構成する導体材料としては、Au、Ag、Cu、PdおよびPtの中から選ばれる少なくとも1種類以上の導体を主成分とすることによって、配線導体層の低抵抗化を図ることができる。また、界面内に形成された内部導体層の焼成後の厚みが30μm以下であることによって、クラックや剥離の発生を抑えることができる。
【0019】
また、前記内部導体層を構成する導体材料中に、Rh及び/またはRuを含有することによって、収縮開始温度や収縮率を制御できるため、基板のx−y方向の収縮を抑制して、欠陥のない基板を得ることができる。また、前記積層体中に、焼成収縮挙動が異なる未焼成の絶縁層同士が接する界面が2箇所以上存在することが互いの絶縁層の焼成収縮を均一に抑制する上で望ましい
【0020】
なお、本発明の方法は、比誘電率が異なる2種以上のセラミック絶縁層を積層してなる場合等に有利である。
【0021】
【発明の実施の形態】
図1は、本発明による回路基板の一例の概略断面図を示すもので、図1において、回路基板10は、セラミック絶縁層1a〜1gが積層されたセラミック絶縁基板1と、絶縁基板1の表裏面に形成された表面導体層2、基板1の内部に形成された内部導体層3、導体層間を接続するためのビアホール導体4を有する。
【0022】
セラミック絶縁基板1は、焼成収縮挙動が異なる2種以上のセラミック絶縁層によって形成されており、この図1の回路基板10では、絶縁層1a〜1gのうち、絶縁層1a、1gが、他の絶縁層1b〜1fと収縮開始温度が異なるセラミック材料から形成されている。例えば、絶縁層1a、1gは、収縮開始温度T1のセラミック材料aによって形成され、また他の絶縁層1b〜1fは収縮開始温度T2のセラミック材料bによって形成されており、T1<T2の関係にある。
【0023】
本発明の上記の回路基板10は、焼成収縮挙動が異なる、特に焼成収縮開始温度が異なる2種以上のセラミック絶縁層1a〜1gの積層構造によって、焼成収縮開始温度T1のセラミック絶縁層1a、1gがT1到達後に焼結収縮する時、焼成収縮開始温度T2のセラミック絶縁層1b〜1fが平面方向の収縮を抑制し、セラミック絶縁層1b〜1fがT2到達後に、最高焼成温度T3に保持されて焼成収縮する時、焼成によって収縮が完了した焼成収縮開始温度T1のセラミック絶縁層1a、1gによって平面方向の収縮が抑制される結果、回路基板全体として平面方向の収縮が抑制された高寸法精度の回路基板が得られる。
【0024】
このような回路基板10において、本発明によれば、焼成収縮挙動が異なる2種のセラミック絶縁層の界面、即ち、絶縁層1aと絶縁層1bとの界面に存在する導体層3a、絶縁層1gと絶縁層1fとの界面に存在する導体層3bを、いずれも低い方の焼成収縮開始温度T1から最高焼成温度T3までの温度領域における焼成体積収縮率が15%以下の導体材料によって形成することが必要である。これは、導体材料の焼成による体積収縮率が15%を超えると、導体材料のx−y方向の焼成収縮が大きくなりすぎ、絶縁層1a、1gと絶縁層1b〜1fの界面におけるx−y方向の焼成収縮の拘束力が弱くなり、内部導体層3a、3b近傍の絶縁層にクラックが生じる、あるいは、内部導体層3a、3b近傍の絶縁層が反る、歪むといった問題が生じるからである。とりわけ、基板の反り、歪みの観点から、導体材料の焼成による体積収縮率は10%以下であることが望ましい。
【0025】
また、絶縁層1aと絶縁層1bに挟まれた内部導体層3a、絶縁層1fと絶縁層1gに挟まれた内部導体層3bを構成する導体材料は、室温からT1まで昇温する過程での焼成体積収縮率が10%以下であることが必要である
【0026】
これは、導体材料がT1到達までに10%を超えて体積収縮してしまうと、絶縁層1a、1gが焼成収縮を開始する前に、内部導体層3a、3bと絶縁層1a、1gの間に隙間が生じるため、x−y方向の拘束力が弱まる、あるいは、上記隙間が生じない場合には、絶縁層1a、1b、1f、1gにクラックが生じる等の問題があるからである。とりわけ、デラミネーションやクラック防止の観点から、絶縁層のT1以下での導体材料の焼成による体積収縮率は6%以下が望ましい。
【0027】
さらに、この内部導体層3a、3bを構成する導体材料は、金属粉末からなり、これらに有機バインダーや溶媒を加えてペースト状にして塗布し、焼成することによって形成されるが、この導体材料に配合する金属粉末の平均粒径が0.8μmであり、またBET比表面積が0.1〜0.7m/gであることが必要である。これは、平均粒径が0.μm未満になると、焼成における収縮率が大きくなりすぎ、絶縁層にクラックが生じる、あるいは、基板に反り、歪みが生じるからであり、μmを超えると、粒径が大きすぎるため、微細配線や配線端部の印刷精度が劣化するからである。また、BET比表面積が0.15/g未満になると、粉末の表面エネルギーが低くなり、焼結しにくくなるからであり、0.80/gを超えると、粉末の表面エネルギーが高くなり、焼成における収縮率が大きくなりすぎる、あるいは、焼成における収縮開始温度が低くなりすぎるからである。とりわけ、焼成における収縮率、焼結性、印刷精度の観点から、金属粉末の平均粒径は1〜3μm、BET比表面積は0.1〜0.3m/gが好ましい。
【0028】
また、内部導体層3a、3bを構成する導体材料は、Au、Ag、Cu、PdおよびPtの中から選ばれる少なくとも1種以上の金属であることが望ましい。これは、上記のような低抵抗の導体材料を用いることにより、低抵抗の回路が形成できるため、素子の消費電力を低減でき、また、λ/4ストリップライン共振器等の高周波回路を基板内部に形成した場合にも、挿入損失が小さい等の優れた特性の回路を得ることができるからである。とりわけ、回路特性の観点から、Ag、AuまたはCuが好ましい。
【0029】
また、導体材料中に、Rh及び/あるいは、Ruを添加含有することが望ましい。これは、RhやRuには、上記金属粉末の収縮を抑制する効果があり、収縮開始温度や焼成体積収縮率を制御できるため、基板のx−y方向の収縮を抑制して、欠陥のない基板を得ることができるからである。Rh、Ruの供給源として、有機物、酸化物、金属等があり、これらは、導体材料中に金属換算で0.01〜5重量%の割合で配合することが適当である。
【0030】
また、この導体層3a、3bの厚みは30μm以下、特に25μm以下であることが必要である。これは、界面に存在する導体層3a、3bの厚みが厚くなりすぎると、導体層3a、3b自体の収縮を制御することが難しくなる結果、収縮が抑制された絶縁層間で応力が発生し、導体層3a、3bの剥離や絶縁層間の剥離を引き起こすおそれがあるためである。
【0031】
また、両絶縁層1a−1b、1g−1f同士の拘束力を高める上では、界面の導体層3a、3bは、絶縁層1a、1b、1g、1fの周縁から0.2mm以上、特に0.5mm以上内側領域に形成することが望ましい。これは、焼成収縮挙動が異なる2つの絶縁層が周縁部で互いに結合することができるために、焼成収縮抑制効果を均一化することができるために、クラックなどの発生をさらに防止することができる。
【0032】
なお、本発明において、上記焼成体積収縮率を制御された導体材料は、焼成収縮開始温度が異なる界面の内部導体層3a、3bのみならず、同一材料の絶縁層間、表面導体層、裏面導体層に適用することも当然可能である。
【0033】
なお、焼成収縮挙動が異なる2種のセラミック材料a、bの積層順序は、図1の回路基板では、abbbbbaにて積層したが、ababab、aaabaaa、aabbbaa、aababaa、aabbaaa、abaaaaaのいずれでもよく、また、aとbとを反対に入れ換えてもよい。ただし、焼成収縮挙動の異なる絶縁層同士が接する界面が1箇所では、拘束力の偏在によって回路基板に反りが発生する場合があるために、界面が2箇所以上、特に偶数箇所に存在することが望ましい。または界面が2箇所以上存在する場合、回路基板の厚み中心に対して対称的な位置に界面が存在することが望ましい。
【0034】
本発明における絶縁基板1を構成するセラミック材料は、絶縁体、誘電体、磁性体のいずれでも良く、焼成収縮開始温度が異なる少なくとも2種のセラミック材料は、例えば異なる組成のセラミック材料であったり、組成が全く同一であってセラミック粒子の粒度分布や比表面積の相違によって焼成収縮開始温度が異なるセラミック材料であってもよい。特に組成が異なることが最も焼成収縮開始温度の制御が容易であり、あらゆる要求特性に対応できる。なお、焼成収縮開始温度が異なる2種以上のセラミック材料は、例えば、焼結収縮開始温度の相違のみならず、目的に応じて、比誘電率が異なる、強度が異なる、誘電損失が異なるなどの他の特性が異なっていてもよい。
【0035】
また、このセラミック材料は、前記の低抵抗の導体層と同時焼成が可能であることが望ましいために、1050℃以下の低温で焼成可能なセラミック材料、とりわけ、大気中で焼成できるAgと同時焼成が可能な960℃以下、特に920℃以下で焼成が可能なセラミック材料が良い。
【0036】
上記のような低温焼成セラミック材料としては、ガラス粉末系、ガラス粉末とセラミック粉末との混合粉末系、酸化物粉末混合系などの周知の低温焼成セラミック材料が用いられる。なお、上記ガラスとしては、非晶質ガラス、結晶化ガラスのいずれでもよい。例えば、ガラス粉末50〜100重量部とセラミック粉末0〜50重量部からなることが望ましい。
【0037】
ガラス粉末の具体的な組成例としては、これに限られるものではないが、例えば、SiO220〜70重量部、Al230.5〜30重量部、MgO3〜60重量部、任意成分として、CaO0〜35重量部、BaO0〜30重量部、SrO0〜30重量部、B230〜20重量部、ZnO0〜30重量部、TiO20〜10重量部、Na2O0〜3重量部、Li2O0〜5重量部を含むものが挙げられる。
【0038】
また、セラミック粉末としては、Al23、SiO2、MgTiO3、CaZrO3、CaTiO3、Mg2SiO4、BaTi49、ZrTiO4、SrTiO3、BaTiO3、TiO2から選ばれる1種以上が挙げられる。
【0039】
上記組成のガラス粉末とセラミック粉末との組み合わせによれば、1000℃以下での低温焼結が可能となるとともに、導体層として、Cu、Ag、Auなどの低抵抗導体を用いて形成することが可能となり、また、低誘電率化も可能であり、高速伝送化に適している。しかも、上記の範囲で種々組成を制御することによって、焼成収縮挙動を容易に制御、変更することができる。
【0040】
本発明の回路基板の製造方法についてより具体的に説明すると、上記焼成収縮挙動が異なる2種以上のセラミック材料、たとえば焼成収縮開始温度T1(℃)のセラミック材料a、焼成収縮開始温度T2(℃)のセラミック材料bからなり、T1<T2の関係にあるセラミック材料を準備し、各セラミック材料を用いてグリーンシートA、Bを作製する。グリーンシートA、Bは、所定のセラミック粉末組成物と有機バインダーと有機溶剤及び必要に応じて可塑剤とを混合し、スラリー化する。このスラリーを用いてドクターブレード法などによりテープ成形を行い、所定寸法に切断しグリーンシートを作製する。
【0041】
次に、このグリーンシートA、Bにパンチングなどによって貫通孔を形成し、その貫通孔内に導体ペーストを充填し、表面導体層や内部導体層および電極導体層を所定の導体材料を用いてペースト化したものをスクリーン印刷法などによって被着形成する。その際に、導体材料として、T1から焼成最高温度T3までの焼成体積収縮率が15%以下となるように、導体組成、導体の粉末粒径や比表面積などを制御する。
【0042】
このようにして得られた各グリーンシートA、Bを、所定の積層順序に応じて積層して積層成形体を形成した後、焼成する。
【0043】
また、積層成形体の製造方法としては、所定の基板表面にセラミックペーストおよび導体ペーストを順次塗布することにより積層化したり、セラミック材料と光硬化性樹脂を含有するスリップ材を塗布乾燥し、露光、硬化、現像を行い、さらに前記スリップ材を塗布乾燥、露光、硬化、現像を繰り返して積層成形体を作成しても良い。この場合に、必要に応じて現像して絶縁層成形体に形成された貫通孔内に導電性ペーストを充填したり、絶縁層成形体表面に導体ペーストを用いて内部導体層を形成してもよい。
【0044】
焼成にあたっては、まず、収縮開始温度が低いシートAの収縮開始温度SAに到達後、徐々に昇温するか、焼成収縮開始温度SAよりも高く、シートBの焼成収縮開始温度SBよりも低い温度で、一次的に炉内温度を保持してシートAを焼成収縮させる。この時、シートAは、その温度で焼成収縮しないシートBによってx−y方向への収縮が抑制されz方向に焼成収縮する。
【0045】
その後、シートAの焼結が進行し、望ましくは最終焼成体積収縮量の90%以上収縮した後、シートBの焼結開始温度SB以上に昇温して焼成する。この焼成によって、シートBは、焼結がほぼ完了したシートAによってx−y方向への焼成収縮が抑制されz方向に焼成収縮する。その結果、シートAおよびシートBともにx−y方向への焼成収縮が抑制されz方向に焼成収縮した、寸法精度の高い基板を作製することができる。
【0046】
【実施例】
以下の方法により、図1の構造の回路基板を作製した。
まず、SiO2−Al23−MgO−ZnO−BaO−B23ガラス粉末82重量%と、平均粒径が約1μmのSiO2粉末18重量%からなるセラミック材料a(焼成収縮開始温度760℃、比誘電率6.5)と、モル比で0.92MgTiO3−0.08CaTiO3の主成分100重量部に対して、B2314重量部、Li2CO37重量部、SiO20.01重量部、BaO1.6重量部、Al230.5重量部、MnO21.5重量部からなる平均粒径が約1μmのセラミック材料b(焼成収縮開始温度850℃、比誘電率19)を準備した。このセラミック材料a、bに対して各々バインダー等を混練したスラリーをドクターブレード法にてグリーンシートa、bに加工した。
【0047】
層構成は、abbbbbaとして、各シートに貫通孔を形成し、その貫通孔内にAg粉末を含む導体ペーストを充填した。そして、各グリーンシートの表面に上記の導体ペーストを用いて表面導体層、内部導体層および裏面導体層を印刷形成した。
【0048】
これらのグリーンシートを位置合わせした後、積層して積層成形体を作製し、これを大気中400℃で脱バインダー処理し、さらに、大気中で910℃(=T3)で焼成し、セラミック回路基板を作製した。
【0049】
なお、ここで、各シートの厚みはすべて0.10mmとした。また、シートAとシートB間に位置する内部導体層を形成する導体材料として、銀粉末を用い、有機ビヒクルと界面活性剤を添加して、銀粉末の凝集体がなくなるまで3本ロールミルで混合しペースト化した。
【0050】
なお、導体材料中の、銀粉末の平均粒径、BET比表面積を表1のように変えることにより、焼成温度プロファイルに基づき、T到達時点、T〜Tの各焼成体積収縮率を表1のように変化させた。導体材料の焼成体積収縮率は、導体材料をフィルム上に塗布して乾燥させ、各温度で処理後の寸法から体積をもとめ、初期体積値に対する比率を焼成体積収縮率として求めた。また、各シートの導体層の形成は、各グリーンシートの周縁から0.5mm以上内側の領域に形成した。
【0051】
作製した回路基板に対して平面方向の収縮率(x方向、y方向の収縮率の平均値)と、クラックの有無、反り量を評価した。
【0052】
ここで、回路基板の側面、表面、あるいは研磨した研磨面において、金属顕微鏡あるいは走査型電子顕微鏡(SEM)によって、シートA、シートB界面の剥離や界面付近でのクラックの有無を調べた。反り量は、シートA、B間に形成した7mm角の導体層の付近の表面を表面粗さ計を用いて表面粗さを測定して、最大、最小の差を反りとして表1に示した。
【0053】
【表1】
Figure 0004416346
【0054】
この表1から、本発明の試料は、X−Y収縮率が0.3%以下と小さく、しかも異種材料絶縁層及び他の絶縁層と、導体層の間に層間剥離や内部導体層近傍の絶縁層にクラック等の発生がなく、基板反りも100μm以下と小さいことがわかる。一方、内部導体層の焼成体積収縮率が15%よりも大きいと、X−Y収縮率が本発明品よりも大きく、しかも層間剥離やクラックの発生が認められるとともに、基板反りも300μm以上と大きいものであった。
【0055】
【発明の効果】
以上の通り、本発明によれば、焼成収縮挙動が異なる2種以上のセラミック絶縁層を積層してなり、その絶縁層の界面に配設される導体層の焼成収縮率を小さくすることによって、クラックや界面での剥離の発生、さらには反りの発生を防止することができる。その結果、焼成収縮挙動の相違を利用した寸法精度の高い回路基板を作製することができる。
【図面の簡単な説明】
【図1】本発明のセラミック回路基板の一例を示す概略断面図を示す。
【符号の説明】
10・・・回路基板
1・・・絶縁層
2・・・表面導体層
3・・・内部導体層
4・・・ビアホール導体

Claims (4)

  1. 焼成収縮開始温度がそれぞれT1、T2(T1<T2)からなる2種の未焼成のセラミック絶縁層の界面に、導体材料を塗布して内部導体層を形成した積層体を作製した後、一方の未焼成のセラミック絶縁層が最終焼成体積収縮量の90%以上収縮した後、他方の未焼成のセラミック絶縁層が焼成収縮を開始するようにして前記積層体の平面方向の収縮を抑制しながら最高焼成温度T3で焼成する回路基板の製造方法において、前記導体材料として、Au、Ag、Cu、PdおよびPtの中から選ばれる少なくとも1種を主成分とする平均粒径0.8〜4μm、BET比表面積0.15〜0.80m /gの金属粉末をペースト化したものであって、T1〜T3における焼成体積収縮率が15%以下でかつ室温からT1まで昇温する過程での焼成体積収縮率が12%以下であるものを用い、前記内部導体層の焼成後の厚みを30μm以下とすることを特徴とする回路基板の製造方法。
  2. 前記内部導体層を構成する導体材料が、Rh及び/またはRuを含有することを特徴とする請求項1記載の回路基板の製造方法。
  3. 前記積層体中に、焼成収縮挙動が異なる未焼成のセラミック絶縁層が接する界面が2箇所以上存在することを特徴とする請求項1または請求項記載の回路基板の製造方法。
  4. 焼成収縮開始温度が異なる2種のセラミック絶縁層の比誘電率が異なることを特徴とする請求項1乃至請求項のいずれか記載の回路基板の製造方法。
JP2001083750A 2001-03-22 2001-03-22 回路基板の製造方法 Expired - Fee Related JP4416346B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001083750A JP4416346B2 (ja) 2001-03-22 2001-03-22 回路基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001083750A JP4416346B2 (ja) 2001-03-22 2001-03-22 回路基板の製造方法

Publications (2)

Publication Number Publication Date
JP2002290037A JP2002290037A (ja) 2002-10-04
JP4416346B2 true JP4416346B2 (ja) 2010-02-17

Family

ID=18939529

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001083750A Expired - Fee Related JP4416346B2 (ja) 2001-03-22 2001-03-22 回路基板の製造方法

Country Status (1)

Country Link
JP (1) JP4416346B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7687137B2 (en) 2005-02-28 2010-03-30 Kyocera Corporation Insulating substrate and manufacturing method therefor, and multilayer wiring board and manufacturing method therefor
JP5533120B2 (ja) * 2010-03-25 2014-06-25 株式会社村田製作所 多層セラミック基板の製造方法
JP5364833B1 (ja) * 2012-10-03 2013-12-11 Tdk株式会社 導体ペースト及びそれを用いたセラミック基板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3061282B2 (ja) * 1990-04-27 2000-07-10 株式会社日立製作所 セラミック多層回路板および半導体モジュール
JP2860734B2 (ja) * 1992-04-24 1999-02-24 ティーディーケイ株式会社 多層セラミック部品、その製造方法および内部導体ペースト
JPH07249869A (ja) * 1994-03-08 1995-09-26 Sumitomo Metal Mining Co Ltd ガラスセラミックス多層回路板及びその製造方法
JP3961033B2 (ja) * 1995-02-27 2007-08-15 京セラ株式会社 積層ガラス−セラミック回路基板
JPH10256730A (ja) * 1997-03-10 1998-09-25 Matsushita Electric Ind Co Ltd 多層セラミック基板
JP2000165001A (ja) * 1998-11-30 2000-06-16 Kyocera Corp 誘電体回路基板

Also Published As

Publication number Publication date
JP2002290037A (ja) 2002-10-04

Similar Documents

Publication Publication Date Title
KR101646801B1 (ko) 세라믹 적층 부품과 그 제조 방법
JPH0992983A (ja) セラミック多層基板の製造方法
JP2001060767A (ja) セラミック基板の製造方法および未焼成セラミック基板
JP4703212B2 (ja) 配線基板及びその製造方法
JP2002015939A (ja) 積層型電子部品およびその製法
JP2004096010A (ja) 積層型セラミック電子部品の製造方法
JP2006237493A (ja) 配線基板
JP4416346B2 (ja) 回路基板の製造方法
JP4606115B2 (ja) 多層基板及びその製造方法
JP4619026B2 (ja) ガラスセラミック基板およびその製造方法
JP2002261443A (ja) 回路基板の製造方法
JP4416342B2 (ja) 回路基板およびその製造方法
JP2007324362A (ja) セラミック回路基板およびその製造方法
JP3537698B2 (ja) 配線基板およびその製造方法
JP4610066B2 (ja) 多層配線基板およびその製造方法
JP4423025B2 (ja) 多層基板及びその製造方法
JP3231892B2 (ja) 多層基板の製造方法
JP4387150B2 (ja) 積層セラミック電子部品およびその製造方法
JP2005268712A (ja) 積層セラミック電子部品およびその製造方法
JP2010278117A (ja) 配線基板の製造方法
JP2004200679A (ja) 多層回路基板の製造方法
JP2008135523A (ja) 多層基板およびその製造方法
JP4514301B2 (ja) 多層配線基板の製造方法
JP2004235374A (ja) コンデンサ内蔵基板及びチップ状コンデンサ
JP2009181987A (ja) セラミック多層基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061107

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090331

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090512

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090713

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091026

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091124

R150 Certificate of patent or registration of utility model

Ref document number: 4416346

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131204

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees