JP4402259B2

JP4402259B2 - 同軸プローブ

Info

Publication number: JP4402259B2
Application number: JP2000161345A
Authority: JP
Inventors: 伸一小池
Original assignee: Hioki EE Corp
Current assignee: Hioki EE Corp
Priority date: 2000-05-31
Filing date: 2000-05-31
Publication date: 2010-01-20
Anticipated expiration: 2020-05-31
Also published as: JP2001343406A

Description

【０００１】
【発明の属する技術分野】
本発明は、特にマイクロストリップラインなどの高周波用導体パターンについての特性インピーダンスを測定するのに適した同軸プローブに関するものである。
【０００２】
【従来の技術】
この種の同軸プローブを備えたプローブ装置として、図８に示すプローブ装置５１が従来から知られている。このプローブ装置５１は、例えば回路基板検査装置によって所定の電気的検査を実行する際に用いられるものであって、検査対象の回路基板に接触させられる同軸プローブ５２と、回路基板検査装置におけるプローブ案内機構（図示せず）に同軸プローブ５２を接続するためのコネクタ３とを備えている。同軸プローブ５２は、中心導体が誘電体５およびシールド導体６によって覆われた同軸ケーブルを用いて製作され、中心導体の一端を誘電体５およびシールド導体６から突出させて形成した信号ピン４と、信号ピン４に対して平行状態で配設されてシールド導体６に半田付けされたグランドピン７とを備えている。一方、コネクタ３は、同軸プローブ５２の端部が挿入され、プローブ案内機構に取り付けられた状態で同軸プローブ５２を保持する。
【０００３】
このプローブ装置５１を用いて例えば５０Ωの特性インピーダンスに規定された導体パターン４１の良否を検査する際には、まず、プローブ案内機構側に取り付けられたコネクタにプローブ装置５１のコネクタ３を接続する。これにより、プローブ案内機構によってプローブ装置５１が保持されると共に、信号ピン４およびグランドピン７が回路基板検査装置に電気的に接続される。次に、図９に示すように、プローブ案内機構がプローブ装置５１を所定の検査位置に移動させて回路基板Ｐの表面に向けて下動させることにより、信号ピン４およびグランドピン７の先端部が導体パターン４１，４２にそれぞれ接触する。この後、信号ピン４およびグランドピン７を介して導体パターン４１，４２に検査用信号を出力して導体パターン４１の特性インピーダンスを測定し、その測定値に基づいて回路基板Ｐの良否を検査する。
【０００４】
【発明が解決しようとする課題】
ところが、従来のプローブ装置５１には、以下の問題点がある。すなわち、従来のプローブ装置５１では、信号ピン４が誘電体５から突出させられているため、その分インダクタンスが過剰になる。このため、同軸プローブ５２における同軸線路の特性インピーダンスと、信号ピン４およびグランドピン７間の平行線路のインピーダンスとが大きく異なる結果、その境界部分でミスマッチングが生じている。したがって、導体パターン４１の特性インピーダンスを測定する際に、このインピーダンスミスマッチングに起因して反射、伝送特性および伝送遅延特性に影響が及んで測定値に誤差が生じる。このため、その測定誤差を回路基板検査装置側でソフト的に補正する必要がある。しかし、その測定誤差を完全に補正するのは非常に困難であり、補正しきれない測定誤差に起因して導体パターン４１の特性インピーダンスの良否、ひいては回路基板Ｐの良否を誤判別してしまうことがあるという問題点が存在する。また、この補正を行うために検査時間が長引く結果、検査コストが高騰しているという問題点もある。さらに、従来のプローブ装置５１では、プロービング時に導体パターン４１，４２に押し付けられた際に、比較的柔らかい金属で形成された信号ピン４およびグランドピン７が折れ曲がることがあり、かかる場合には、信号ピン４およびグランドピン７間の平行度の変化に応じて平行線路のインピーダンスが変化するため、測定誤差の補正が実質的にできない状態になるという問題が発生する。また、何度も折り曲げた場合には、プローブ装置５１自体が破損するという問題点もある。
【０００５】
本発明は、かかる問題点に鑑みてなされたものであり、測定精度の向上、検査時間の短縮、およびピンの強度向上を図ることが可能な同軸プローブを提供することを主目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成すべく請求項１記載の同軸プローブは、同軸ケーブルの中心導体を誘電体部分から突出させて形成した信号ピンと、信号ピンに並設され同軸ケーブルのシールド導体に電気的に接続されたグランドピンとを備え、プロービング時に両ピンを一対の検査対象体に対してそれぞれ接触可能に構成されている同軸プローブにおいて、一対の導体パターンが一面に形成されると共にシールドパターンが他面に形成された誘電体基板で構成されて、一方の導体パターンが信号ピンに接続され、かつ他方の導体パターンがグランドピンに接続されて両ピンの間に配置されたインピーダンス補正用の容量性エレメントを一対備え、一対の容量性エレメントは、シールドパターンをそれぞれ外向きにした状態で両ピンを挟んで対向配置されていることを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付図面を参照して、同軸プローブの好適な実施の形態について説明する。なお、従来のプローブ装置５１と同一の構成要素については、同一の符号を付して重複した説明を省略する。
【００１２】
最初に、プローブ装置１の構成について、図１〜４を参照して説明する。
【００１３】
プローブ装置１は、例えば回路基板検査装置に装着されて所定の電気的検査を実行するためのものであって、検査対象の回路基板Ｐにプロービング可能に構成された同軸プローブ２と、プローブ案内機構（図示せず）に同軸プローブ２を接続するためのコネクタ３とを備えている。同軸プローブ２は、中心導体およびシールド導体間のインピーダンスが５０Ωの同軸ケーブル（例えばセミリジットケーブル）を用いて製作され、同軸ケーブルにおける中心導体の一端を誘電体５およびシールド導体６から突出させると共にその先端部が斜めに切断された信号ピン４と、先端部が斜めに切断されると共にシールド導体６に半田付けされて信号ピン４に対して並設されたグランドピン７と、信号ピン４およびグランドピン７の間に架け渡された状態で固定された容量性エレメント８とを備えている。この場合、グランドピン７は、例えば、信号ピン４と同じ材質の導線を用いて形成されている。
【００１４】
容量性エレメント８は、サーフェイスマイクロストリップギャップ構造を有しており、図３に示すように、例えばガラスエポキシを基材とする平板状の誘電体基板１１で構成されている。この場合、誘電体基板１１の一面には、互いに絶縁された導体パターン１２，１３が平行状態で対向するように形成されている。このため、容量性エレメント８の両導体パターン１２，１３間には、所定のキャパシタンス値を有するキャパシタ（静電容量）が形成され、そのキャパシタンス値は、導体パターン１２，１３の形状、および誘電体基板１１の誘電率や厚みで決定される。また、誘電体基板１１の他面には、シールドパターン１４が全域に亘って形成され、誘電体基板１１の他面側から信号ピン４への雑音の混入や、誘電体などが周囲に存在することに起因する容量性エレメント８のキャパシタンス値の変動を防止する。また、容量性エレメント８は、図２に示すように、導体パターン１２が信号ピン４に半田付けされると共に、導体パターン１３がグランドピン７に半田付けされる。
【００１５】
この場合、同軸プローブ２は、図５に示すように、ラダー回路で等価的に表される。つまり、同軸プローブ２の同軸ケーブル本体１０が、インダクタＬ１，Ｌ２およびキャパシタＣ１で等価的に表され、信号ピン４が、インダクタＬ３，Ｌ４で等価的に表され、グランドピン７が、インダクタＬ５，Ｌ６で等価的に表される。また、容量性エレメント８は、等価的に導体パターン１２，１３間のキャパシタンスＣ２で表される。したがって、信号ピン４およびグランドピン７の間の平行線路のインピーダンスは、容量性エレメント８のキャパシタンスＣ２によって、同軸ケーブル本体１０の特性インピーダンス（５０Ω）とほぼ等しくなるように補正される。したがって、特性インピーダンスが５０Ωの導体パターン４１，４２にプロービングした際に、同軸プローブ２と導体パターン４１，４２との間のインピーダンスミスマッチングが回避される。なお、導体パターン１２（または１３）に対向する導体パターン１３（または１２）の縁部をトリミングすることによって、より確実に信号ピン４およびグランドピン７の間のインピーダンスを同軸ケーブル本体１０の特性インピーダンスと等しくなるように補正することができる。
【００１６】
また、容量性エレメント８に代えて、図４に示す容量性エレメント９を用いることもできる。この容量性エレメント９は、誘電体基板１１の一方の面にのみ凹字状の導体パターン１５と凸字状の導体パターン１６が形成されている。この容量性エレメント９によれば、導体パターン１５，１６の対向面積が大きくなるため、容量性エレメント８と比較して、キャパシタンスＣ２を大きくすることができる。したがって、誘電体基板１１に形成する導体パターンの形状や大きさを適宜規定することにより、同軸ケーブル本体１０の特性インピーダンスや、信号ピン４およびグランドピン７の突出長（つまり、インダクタンスＬ３〜Ｌ６）に合致するように、インピーダンスを確実に補正することができる。
【００１７】
このプローブ装置１は、従来のプローブ装置５１と同様にして回路基板検査装置に接続される。そして、回路基板Ｐを検査する際には、プローブ案内機構がプローブ装置１を所定の検査位置に移動させて回路基板Ｐの表面に向けて下動させることにより、信号ピン４およびグランドピン７の先端部を例えば導体パターン４１，４２にそれぞれ接触させる。この後、信号ピン４およびグランドピン７を介して導体パターン４１，４２に検査用信号を出力して導体パターン４１の特性インピーダンスを測定し、その測定値に基づいて回路基板Ｐの良否を検査する。
【００１８】
この場合、このプローブ装置１では、信号ピン４およびグランドピン７間のインピーダンスが容量性エレメント８によって補正されているため、同軸プローブ２と導体パターン４１，４２との間でのミスマッチングが生じない。このため、従来のプローブ装置５１とは異なり、測定値の補正処理を省くことができる。したがって、従来のプローブ装置５１を用いた電気的検査と比較して、検査時間を大幅に短縮することができる。また、このプローブ装置１によれば、従来のソフト的なインピーダンス補正とは異なり、容量性エレメント８によってインピーダンスが予め補正された状態で電気的検査を行うことができるため、導体パターン４１，４２の特性インピーダンスについての測定精度を向上させることができる。さらに、このプローブ装置１では、信号ピン４およびグランドピン７間に容量性エレメント８を架け渡して固定している。したがって、信号ピン４およびグランドピン７が互いに補強し合うため、その強度が向上し、これにより、両ピン４，７の折れ曲がりを回避することができると共にプロービング精度を向上させることができる。
【００１９】
なお、信号ピン４およびグランドピン７の間に１つの容量性エレメント８を架け渡して固定した例について説明したが、同軸プローブの構成はこれに限定されず、図６に示すプローブ装置２１のように、信号ピン４およびグランドピン７を長目にして同軸プローブ２２を構成する場合、複数の容量性エレメント８，８を両ピン４，７の長さ方向に沿って配置することができる。また、図７に示すプローブ装置３１のように、両ピン４，７を挟んで一対の容量性エレメント８，８を対向配置させて同軸プローブ３２を構成してもよい。この場合には、誘電体基板１１，１１にそれぞれ形成されたシールドパターン１４，１４によって、信号ピン４への雑音の混入や周囲の誘電体の影響を、より確実に防止することができる。また、チップコンデンサなどの各種コンデンサで容量性エレメントを構成することもできる。
【００２０】
さらに、両ピン４，７間のインピーダンスを補正する容量性エレメント８を例に挙げて説明したが、容量性エレメントは、これに限定されず、特性インピーダンスが互いに異なる同軸ケーブル本体１０および導体パターンの両者間を容量性エレメントによってインピーダンス整合を可能に構成することもできる。また、特性インピーダンスが５０Ωの同軸ケーブルを用いて同軸プローブ２を構成した例について説明したが、２８Ω、５６Ωおよび７５Ωなどの特性インピーダンスを有する各種同軸ケーブルを用いて同軸プローブを構成することができる。
【００２１】
【発明の効果】
以上のように、請求項１記載の同軸プローブによれば、信号ピンおよびグランドピン間に容量性エレメントを配置したことにより、信号ピンおよびグランドピン間のインピーダンスを補正することができるため、測定値に対するソフト的な補正処理を省くことができ、これにより、検査対象体に対する検査時間を短縮することができると共に高精度で検査することができる。また、容量性エレメントによって両ピンの強度を向上させることができる結果、両ピンの折れ曲がりを防止することができる。
【００２２】
また、一対の導体パターンが形成された誘電体基板で容量性エレメントを構成したことにより、容易にトリミングを行うことができるため、確実かつ容易にインピーダンスを補正することができる。
【００２４】
また、誘電体基板の他面にシールドパターンを形成したことにより、雑音や測定環境条件の影響を軽減することができるため、測定精度を向上させることができる。
【００２５】
さらに、シールドパターンをそれぞれ外向きにした状態で両ピンを挟んで一対の容量性エレメントを対向配置したことにより、雑音や測定環境条件の影響をより軽減することができるため、測定精度をさらに向上させることができる。
【図面の簡単な説明】
【図１】コンタクトプローブ装置１の外観斜視図である。
【図２】コンタクトプローブ装置１の正面図である。
【図３】容量性エレメント８の外観斜視図である。
【図４】容量性エレメント９の外観斜視図である。
【図５】同軸プローブ２の等価回路図である。
【図６】コンタクトプローブ装置２１の外観斜視図である。
【図７】コンタクトプローブ装置３１の正面図である。
【図８】従来のコンタクトプローブ装置５１の外観斜視図である。
【図９】従来のコンタクトプローブ装置５１によってプロービングを行っている状態の斜視図である。
【符号の説明】
１，２１，３１プローブ装置
２，２２，３２同軸プローブ
４信号ピン
５誘電体
６シールド導体
７グランドピン
８，９容量性エレメント
１０同軸ケーブル本体
１１誘電体基板
１２，１３，１５，１６導体パターン
１４シールドパターン
４１，４２導体パターン

Claims

同軸ケーブルの中心導体を誘電体部分から突出させて形成した信号ピンと、当該信号ピンに並設され前記同軸ケーブルのシールド導体に電気的に接続されたグランドピンとを備え、プロービング時に前記両ピンを一対の検査対象体に対してそれぞれ接触可能に構成されている同軸プローブにおいて、
一対の導体パターンが一面に形成されると共にシールドパターンが他面に形成された誘電体基板で構成されて、一方の当該導体パターンが前記信号ピンに接続され、かつ他方の当該導体パターンが前記グランドピンに接続されて当該両ピンの間に配置されたインピーダンス補正用の容量性エレメントを一対備え、
前記一対の容量性エレメントは、前記シールドパターンをそれぞれ外向きにした状態で前記両ピンを挟んで対向配置されていることを特徴とする同軸プローブ。