JP4395250B2 - 冗長回路を備えた不揮発性強誘電体メモリ装置並びに欠陥アドレス代替方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、メインセル領域の行アドレスに欠陥が発生した時、これを効果的に救済することができる冗長回路を備えた不揮発性強誘電体メモリ装置並びにその欠陥アドレスを代替させる方法に関する。
なお、本明細書において方向を示す左右、上下は単なる説明の便宜上のものであって、図面での方向を示しているにすぎない。
【0002】
【従来の技術】
一般に、半導体記憶素子として主に用いられるDRAM程度のデータ処理速度を有し、電源のオフ時にもデータが保存される強誘電体メモリであるFRAM(Ferroelectric Random Access Memory)が次世代記憶素子として注目を浴びている。
FRAMはDRAMとほぼ同一の構造を有する記憶素子であって、キャパシタの誘電体材料として強誘電体を用いて、強誘電体の特性である高い残留分極を利用したものである。この残留分極の特性のため電界を除去してもデータが保存される。
【0003】
図1は一般的な強誘電体のヒステリシスループを示す特性図である。
図1に示すように、電界により誘起された分極が電界を除去しても残留分極(又は自発分極)の存在によって消滅されず、一定量(d,a状態)を維持していることが分かる。不揮発性強誘電体メモリセルはそのdとa状態をそれぞれ1と0に対応させ、記憶素子として応用したものである。
【0004】
以下、従来技術による不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図2は従来の不揮発性強誘電体メモリ素子の単位セルを示すものである。
図2に示すように、一方向に形成されたビットライン(B/L)と、そのビットラインと交差する方向に形成されたワードライン(W/L)と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されたプレートライン(P/L)と、ゲートがワードラインに連結されソースはビットラインに連結されるトランジスタ(T1)と、第1端子がトランジスタ(T1)のドレインに連結され、第2端子はプレートライン(P/L)に連結される強誘電体キャパシタ(FC1)とで構成されている。
【0005】
このような従来不揮発性強誘電体メモリ素子のデータ入出力動作を以下に説明する。
図3aは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図3bは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号(CSBpad)が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号(WEBpad)が「ハイ」から「ロー」に印加されると、書込みモードが始まる。次いで、その書込みモードでアドレスがデコードされると、そのアドレスに対応するワードラインに印加されるパルスは「ロー」から「ハイ」に遷移されてセルが選択される。
【0006】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定の期間の「ハイ」信号と所定の期間の「ロー」信号が印加される。そして、選択されたセルにロジック値「1」又は「0」を書くために、選択されたビットラインに書込みイネーブル信号(WEBpad)に同期した「ハイ」又は「ロー」信号を印加する。ワードラインに印加される信号が「ハイ」であり、かつプレートラインに印加される信号が「ロー」であるときに、ビットラインに「ハイ」信号が印加されると、強誘電体キャパシタにはロジック値「1」が記録される。そして、プレートラインに印加されている信号が「ハイ」である間に、ビットラインに「ロー」信号が印加されると、強誘電体キャパシタにはロジック値「0」が記録される。
【0007】
このような書込みモードの動作でセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップイネーブル信号(CSBpad)を「ハイ」から「ロー」に活性化させ、最初、ワードラインが選択される前に、一旦全てのビットラインを等化信号によって「ロー」電圧にする。
【0008】
各ビットラインを不活性化させた後、アドレスをデコードする。デコードされたアドレスによって選択されたワードラインは「ロー」から「ハイ」に遷移されセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されたロジック値「1」に対応するデータを破壊させる。もし、強誘電体メモリにロジック値「0」が格納されていれば、それに対応するデータは破壊されない。
【0009】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理による異なる値を出力し、センスアンプはそのロジック値「1」又は「0」をセンシングする。すなわち、データが破壊された場合は、図1のヒシテリシスループに示すdからfへ変更される場合であり、データが破壊されてない場合は、aからfへ変更される場合である。したがって、一定の時間が経過した後、センスアンプがイネーブルすることによって、データが破壊された場合はロジック値「1」を出力し、データが破壊されてない場合はロジック値「0」を出力する。
【0010】
このように、センスアンプからデータを出力した後には元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【0011】
以下、上記のような従来の不揮発性強誘電体メモリ素子の駆動回路をより詳細に説明する。
図4は従来の不揮発性強誘電体メモリ装置の全体の配置を示すブロック図であり、図5は図4の点線で囲まれた部分の一つをメインワードラインを含めて示した図であり、図6は図5の部分的詳細図である。図4で点線で示した部分は基板上に同じものを繰り返して並べて配置する単体である。
【0012】
従来の不揮発性強誘電体メモリ装置のメインワードラインを含めた単体の各ブロックの配置は、図5及び図6に示すように、メインワードラインドライバ1の右側に第1セルアレイ部2を配置し、その右側に第1ローカルワードラインドライバ3とを配置している。さらに、第1ローカルワードラインドライバ3の右側に第2ローカルワードラインドライバ4を配置し、その右側に第2セルアレイ部5を配置している。第1ローカルワードラインドライバ3の上側には第1ローカルXデコーダ部6を配置し、第2ローカルワードラインドライバ4の上側には第2ローカルXデコーダ部7を配置している。
【0013】
第1ローカルワードラインドライバ3は、メインワードラインドライバ1の出力信号と第1ローカルXデコーダ部6の出力信号を入力して、第1セルアレイ部2のワードラインを選択するためのものである。
【0014】
第2ローカルワードラインドライバ4は、同様にメインワードラインドライバ1の出力信号と第2ローカルXデコーダ部7の出力信号を入力して、第2セルアレイ部5のワードラインを選択するためのものである。
【0015】
このような従来技術による不揮発性強誘電体メモリ素子はメインワードライドライバ1の出力信号が第1、第2ローカルワードラインドライバ3、4の共通入力として用いられることが分かる。したがって、セルアレイ部の選択は第1ローカルXデコーダ部6の出力信号と第2ローカルXデコーダ部7の出力信号により決定される。
【0016】
すなわち、第1、第2ローカルXデコーダ部6、7の出力信号によって第1セルアレイ部2か第2セルアレイ部5のいずれかを選択し、その選択されたセルアレイ部のワードラインを駆動する。
【0017】
図6は図5の部分的詳細図であって、第1、第2ローカルXデコーダ部6、7の出力信号によるセルアレイ部の選択を示す図面である。
図6に示すように、メインワードラインドライバ1と連結されたメインワードラインは、第1、第2ローカルワードラインドライバ3、4及び第1、第2セルアレイ部2、5を横切って形成される。
【0018】
第1ローカルワードラインドライバ3はメインワードラインを介して伝達されるメインワードラインドライバ1から出力される信号と、第1ローカルXデコーダ部6から出力される信号とを論理積演算して反転する論理ゲート8aで構成されている。
【0019】
そして、第2ローカルワードラインドライバ4はメインワードラインを介して伝達されるメインワードラインドライバ1から出力される信号と、第2ローカルXデコーダ部7から出力される信号とを論理積演算して反転する論理ゲート8bとで構成されている。
【0020】
論理ゲート8aはNANDゲートであって、各NANDゲートの出力はメインワードラインドライバ1から印加される信号と関係なく、第1、第2ローカルXデコーダ部6、7の出力信号によって決定される。
【0021】
例えば、メインワードラインドライバ1から「ハイ」信号が印加されると仮定する時、第1ローカルXデコーダ部6の出力信号が「ロー」であり、第2ローカルXデコーダ部7の出力信号が「ハイ」であれば、第1セルアレイ部2が選択される。
逆に、第1ローカルXデコーダ部6の出力信号が「ハイ」であり、第2ローカルXデコーダ部7の出力信号が「ロー」であれば、第2セルアレイ部5が選択される。このように、セルアレイ部の選択は第1、第2ローカルXデコーダ部6、7の出力信号によって決定される。
【0022】
図4に示すように、従来の不揮発性強誘電体メモリ装置は、図5及び図6の構成の単体が多数配置されている。その場合でも、いずれかのローカルXデコーダ部の出力が「ハイ」になると、そのデコーダに接続されたローカルワードラインドライバのみが活性化される。すなわち、そのローカルワードラインドライバで駆動されるセルアレイが選択される。
【0023】
上記構成の従来の不揮発性強誘電体メモリ装置の行アドレスに欠陥が発生した時、メインワードラインドライバ1と第1又は第2ローカルXデコーダ部6、7を駆動させて欠陥アドレスを救済していた。
【0024】
【発明が解決しようとする課題】
上記従来技術による不揮発性強誘電体メモリ装置は次のような問題があった。第一、行アドレスに欠陥が発生時、それを救済するためにメインワードラインドライバと、第1又は第2ローカルXデコーダ部とを同時に駆動させなければならないので、救済効率が落ちる。
第二、ローカルXデコーダ部を第1、第2ローカルワードラインドライバに対応するように構成しなければならず、メモリ装置の面積が不必要に増える。
【0025】
本発明は上記問題を解決するために成されたもので、特に、メインセル領域の行アドレスに欠陥が発生した場合に救済効率を高め、代替回路を効率よくレイアウトすることができる冗長回路を備えた不揮発性強誘電体メモリ装置並びに欠陥アドレスの代替方法を提供することにその目的がある。
【0026】
【課題を解決するための手段】
上記目的を達成するための本発明の冗長回路を備えた不揮発性強誘電体メモリ装置は、複数個のセルアレイで構成された第1、第2セルアレイ部と、第1、第2セルアレイ部の間に配列され、その第1、第2セルアレイ部の任意のセルを駆動させるための信号を出力する第1、第2ローカルワードラインドライバ部とで構成されたメインセル領域と、メインセル領域の第1、第2ローカルワードラインドライバ部のうち一つを活性化させるための制御信号を出力するメインワードラインドライバと、メインセル領域の行アドレス選択動作にエラーが発生する場合、これを救済するために前記メインセル領域と基本的構成が同一の冗長第1、第2セルアレイ部と、冗長第1、第2ローカルワードラインドライバ部とで構成された冗長セル領域と、メインセル領域の行アドレス選択動作に欠陥が発生した場合、前記メインワードラインドライバに不活性化信号を出力させ、前記冗長セル領域の前記冗長第1、第2ローカルワードラインドライバ部に制御信号を出力させる冗長駆動回路部と、メインセル領域と冗長セル領域の任意のセルに対応する第1、第2スプリットワードラインに印加される駆動信号を、前記メインセル領域や冗長セル領域の第1、第2ローカルワードラインドライバ部に印加するローカルXデコーダ部とを含むことを特徴とする。
【0027】
上記のような構成を有する本発明の冗長回路を備えた不揮発性強誘電体メモリ装置の欠陥アドレス代替方法は、 ウェーハプロセス工程の終了後チップテストを実施する段階と、チップテストを実施してメインセル領域の欠陥アドレスを感知する段階と、行アドレスに欠陥が発生時、欠陥アドレスコーディング部で救済する該アドレスをコーディングできるようにアドレスフューズを切断して、代替アドレス活性化出力信号を発生する段階と、代替アドレス活性化出力信号を感知して、活性化信号発生部と不活性化信号発生部に代替アドレス信号を送る段階と、代替アドレス信号を受けて冗長セル領域の第1、第2ローカルワードラインドライバを活性化させるための制御信号を発生させ、スプリットワードラインドライバを活性化する段階と、冗長セル領域の前記第1、第2ローカルワードラインドライバに制御信号を発生させると同時に、メインセル領域のメインワードラインドライバに不活性化信号を発生させ、メインワードラインドライバを不活性化する段階とを含むことを特徴とする。
【0028】
【発明の実施の形態】
以下、添付の図面を参照にして、本発明の冗長回路を備えた不揮発性強誘電体メモリ装置並びにその欠陥アドレスの代替方法について説明する。
【0029】
図7は本発明実施形態による不揮発性強誘電体メモリ素子の製造の便宜上の構造的単位セルを示すものである。
図7に示すように、本不揮発性強誘電体メモリ素子の単位セルは互いに一定の間隔を保って行方向に配列された第1スプリットワードライン(SWL1)と第2スプリットワードライン(SWL2)、第1、第2スプリットワードライン(SWL1、SWL2)を横切る方向に形成された第1ビットライン(B/L1)及び第2ビットライン(B/L2)、ゲートが第1スプリットワードライン(SWL1)に連結され、ソースが第1ビットライン(B/L1)に連結される第1トランジスタ(T1)と、第1トランジスタ(T1)のドレインと第2スプリットワードライン(SWL2)との間に連結された第1強誘電体キャパシタ(FC1)と、ゲートが第2スプリットワードライン(SWL2)に連結され、ソースが第2ビットライン(B/L2)に連結される第2トランジスタ(T2)と、第2トランジスタ(T2)のドレインと第1スプリットワードライン(SWL1)との間に連結された第2強誘電体キャパシタ(FC2)とで構成されている。
【0030】
このような単位セルを多数形成して図8のような不揮発性強誘電体メモリ装置を構成する。上記のように構造的には2T/2Cが単位セルとなっているが、これは製造の便宜のためであり、データ格納単位としては1T/1Cが単位セルとなる。
【0031】
以下、図8に示す不揮発性強誘電体メモリ装置について説明する。
図8は簡略化した不揮発性強誘電体メモリ装置の回路的構成図である。
図8に示すように、行方向に配列された第1、第2スプリットワードライン(SWL1、SWL2)を一対とする複数のスプリットワードライン対が形成され、そのスプリットワードライン対と直交する方向に形成され、隣接した二つのビットラインを一対とする複数のビットライン(B/L1、B/L2)対が形成され、そのビットライン対の間に、両方のビットラインを介して伝達されたデータをセンシングして、データライン(DL)またはデータバーライン(/DL)へ伝達するセンシングアンプ(SA)が形成される。さらに、図示しないが、センシングアンプ(SA)をイネーブルさせるためのイネーブル信号(SEN)を出力するセンシングアンプイネーブル部が更に備えられ、ビットラインとデータラインを選択的にスイッチングするための選択スイッチング信号(CS)を出力する選択トランジスタ部が備えられる。
【0032】
このような不揮発性強誘電体装置の読み出し動作を図9に示すタイミング図を参照して説明する。
図9のT0区間は第1スプリットワードライン(SWL1)と第2スプリットワードライン(SWL2)が「H」に活性化する以前の区間であって、全てのビットラインを一定のレベルにプりチャージさせる。
【0033】
T1区間は第1、第2スプリットワードライン(SWL1、SWL2)双方が「ハイ」となる区間であって、強誘電体キャパシタのデータがビットラインへ伝達され、ビットラインのレベルが変化する。この際、ロジック「ハイ」に格納されていた強誘電体キャパシタはビットラインとスプリットワードラインに互いに反対極性の電界が加えられ、強誘電体の極性が破壊されて多量の電流が流れるのでビットラインに高電圧が誘起される。
一方、ロジック「ロー」が格納されていたキャパシタはビットラインとスプリットワードラインに同一極性の電界が加えられることになるので、強誘電体の極性が破壊されず、少量の電流が流れるのでビットラインに多少低い電圧が誘起される。
ビットラインにセルデータが十分載せられると、センシングアンプを活性化させるためにセンシングアンプイネーブル信号(SEN)を「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【0034】
一方、破壊されたセルのロジック「ハイ」データは第1スプリットワードライン(SWL1)と第2スプリットワードライン(SWL2)がともに「ハイ」である状態では復旧できないので、次のT2、T3区間で再格納させる。
【0035】
T2区間は、第1スプリットワードライン(SWL1)は「ロー」に遷移し、第2スプリットワードライン(SWL2)は「ハイ」を維持する区間であって、第2トランジスタ(T2)はオンの状態のままである。したがって、第2ビットラインが「ハイ」の状態であれば、「ハイ」データが第2強誘電体キャパシタ(FC2)の一方の電極へ伝達され、ロジック「1」の状態に復帰する。
【0036】
T3区間は第1スプリットワードライン(SWL1)が再び「ハイ」に遷移され、第2スプリットワードライン(SWL2)は「ロー」に遷移される区間であって、第1トランジスタ(T1)はオンの状態となる。したがって、第1ビットラインが「ハイ」の状態であれば、「ハイ」データが第1強誘電体キャパシタ(FC1)の一方の電極へ伝達され、ロジック「1」の状態に復帰する。
【0037】
以下、上記動作を行う本発明実施形態による不揮発性強誘電体メモリ装置の配置構成をより詳細に説明する。
【0038】
図10は本発明による不揮発性強誘電体メモリ装置のブロック構成図を示し、図11は本発明の不揮発性強誘電体メモリ装置の単体構成図である。図4,5のものと同様の図である。
まず、不揮発性強誘電体メモリ装置の単体構成は、図11に示すように、メインワードラインドライバ30と、メインワードライン30の右側に形成され、複数のセルアレイから構成された第1セルアレイ部31と、第1セルアレイ部31の右側に形成され、複数のローカルワードラインドライバから構成された第1ローカルワードラインドライバ部32と、第1ローカルワードラインドライバ部32の右側に形成され、複数のローカルワードラインドライバから構成された第2ローカルワードラインドライバ部33、第2ローカルワードラインドライバ部33の右側に形成され、複数のセルアレイから構成された第2セルアレイ部34と、第1、第2ローカルワードラインドライバ部32、33の上側(又は下側)に形成されたローカルXデコーダ部35とを含む。上述のように、本実施形態ではローカルXデコーダ部35がその左右に配置されたローカルワードラインドライバに共通に利用され、デコーダ部35からの出力が両側のローカルドライバに一緒に接続されている。
【0039】
メインワードラインドライバ30は第1、第2ローカルワードラインドライバ部32、33の一方を活性化させるための第1、第2制御信号R1,R2と、他の一つを不活性化させるための第3、第4制御信号L1,L2を出力する。上記のように、活性化のための第1、第2制御信号をR1、R2とし、L1,L2を第3、第4制御信号としたが、逆に第1、第2制御信号がL1,L2となり、第3、第4制御信号がL1、L2となることもある。すなわち、R1、R2が第1、第2制御信号になると、L1、L2は第3、第4制御信号となり、逆にL1、L2が第1、第2制御信号になると、R1、R2は第3、第4制御信号となる。R1,R2が第1,第2制御信号、L1,L2が第3、第4制御信号の場合は、第2ローカルワードラインドライバ部33が活性化され、逆の場合は、第1ローカルワードラインドライバ部32が活性化される。第1制御信号と第2制御信号とは互いに反対の位相を有し、同様に第3制御信号と第4制御信号は互いに逆位相である。
【0040】
第1、第2セルアレイ部31、34は、図7に示すように、二つのトランジスタT1、T2と二つの強誘電体キャパシタFC1、FC2を構造的単位セルとして、その単位セルが多数配置されたセルアレイで構成される。
【0041】
ローカルXデコーダ部35は、各セルアレイ部を構成しているスプリットワードラインに対応するだけの制御信号(G1、…、Gn)を出力し、出力した制御信号は第1、第2ローカルワードラインドライバ部32、33に共通に入力される。
【0042】
メインワードドライバ30は、第1ローカルワードラインドライバ部32と第2ローカルワードラインドライバ部33のうち一つを選択するための制御信号を出力する。制御信号により選択されたローカルワードラインドライバは活性化されて、ローカルXデコーダ部35から出力される活性化信号を所望のスプリットワードライン対へ伝達する。
【0043】
また、図10に示すように、一つのメインワードラインドライバ30に第1、第2セルアレイ部31、34と、第1、第2ローカルワードラインドライバ部32、33と、ローカルXデコーダ部35を一セットとした単体が多数配置されている。
【0044】
一方、図12は図11の第1、第2ローカルワードラインドライバ部32、33の回路的構成を示すものである。
L1、L2が活性状態にある場合の第1ローカルワードラインドライバ部32の単位回路の構成を図12に示す。図示のように、第1メインワードラインドライバ30から出力される活性化信号の第1制御信号(L1)をスイッチングする第1スイッチング素子10_1、10_2と、その第1スイッチング素子を介して伝達された第1制御信号(L1)により制御され、ローカルXデコーダ部35の出力信号(G1、G2)をスイッチングする第2スイッチング素子11_1、11_2と、第2制御信号(L2)により制御され、第2スイッチング素子11_1、11_2を介して伝達されたローカルXデコーダ部35の出力信号(G1、G2)が各々第1スプリットワードライン(SWL1_L1)と第2スプリットワードライン(SWL2_L1)とに印加されるよう制御される第3スイッチング素子12_1、12_2とを含む。ここで、第1、第2、第3スイッチング素子は全てNMOSトランジスタで構成され、メインワードラインドライバ30から出力されるローカルワードラインドライバ活性化信号の第1制御信号(L1)と第2制御信号(L2)は互いに反対位相を有する。
【0045】
次に、R1、R2が活性化状態の場合の第2ローカルワードラインドライバ部33の単位回路の構成を図12に示す。図示のように、ローカルワードラインドライバを活性化させるためにメインワードラインドライバから出力される、第1制御信号(R1)をスイッチングする第1スイッチング素子10_1、10_2と、第1スイッチング素子を介して伝達された第1制御信号(R1)により制御され、ローカルXデコーダ部の出力信号(G1、G2)を選択的にスイッチングする第2スイッチング素子11_1、11_2と、第2制御信号(R2)により制御され、第2スイッチング素子11_1、11_2を介して伝達されたローカルXデコーダ部35の出力信号(G1、G2)が各々第1スプリットワードライン(SWL1_R1)及び第2スプリットワードライン(SWL2_R1)へ伝達されるように制御される第3スイッチング素子12_1、12_2とを含む。ここで、第1、第2、第3スイッチング素子は全てNMOSトランジスタで構成される。図12に示すように、上述した単位回路が第1、第2ローカルワードラインドライバ部32、33にワードラインに対応するだけ形成される。
【0046】
次に、図12に示す第1ローカルワードラインドライバ部32の動作を説明する。
ドライバ部32が活性化されている時、第1制御信号(L1)はハイレベルで、第2制御信号(L2)はローレベルとなる。そして、不活性化時に第1制御信号(L1)はローレベルであり、第2制御信号(L2)はハイレベルとなる。
活性化時、ローカルXデコーダ部35の出力信号のうちG1信号がハイレベルであり、L1信号がハイレベルである状態でL2信号がローレベルであれば、第1スプリットワードライン(SWL1_L1)がハイレベルに活性化される。
【0047】
第1スプリットワードライン(SWL1_L1)がローレベルに不活性化される方法は2つある。
第一は、L1信号がハイレベルで、L2信号がローレベルの状態でG1信号がローレベルである場合であり、第二は、L1信号がローレベルで、L2信号がハイレベルである場合である。後者の場合は、G1信号に関係なくローレベルに不活性化される。
【0048】
一方、ドライバ部32の活性化時、ローカルXデコーダ部35の出力信号のうちG2信号がハイレベルであり、L1信号がハイレベルである状態でL2信号がローレベルであれば、第2スプリットワードライン(SWL2_L1)がハイレベルに活性化される。
【0049】
第2スプリットワードライン(SWL2_L1)が不活性化される方法は同様に2つある。第一は、L1信号がハイレベルで、L2信号がローレベルの状態でG2信号がローレベルである場合であり、第二は、L1信号がローレベルで、L2信号がハイレベルである場合である。後者は、G2信号に関係なくローレベルに不活性化される。
【0050】
L1とL2によるセルアレイ部の選択原理を図11及び図12に基づいて説明する。
ローカルXデコーダ部35の出力信号G1、G2が第1ローカルワードラインドライバ部32と第2ローカルワードラインドライバ部33に共通に入力されるようになっているが、本実施形態は、メインワードラインドライバ30から出力される第1、第2、第3、第4制御信号にしたがって第1、第2ローカルワードラインドライバ部32、33のいずれかが活性化され、他方は不活性状態におかれる。
【0051】
前述したように、第1、第2制御信号は、第1、第2ローカルワードラインドライバ部32、33の一つを活性化させる信号であり、第3、第4制御信号は他の一つを不活性化させる信号である。従って、L1、L2信号が第1、第2制御信号となると、第1ローカルワードラインドライバ部32が選択される。
【0052】
すなわち、第1セルアレイ部31のうち任意の単位セルを選択しようとする場合は、L1、L2を活性化状態、R1、R2を不活性化状態として第1ローカルワードラインドライバ部32を活性化状態とする。従って、L1信号はハイ、L2信号はローである状態で、R1信号はロー、R2信号はハイレベルとなる。
【0053】
次に、図12に示す第2ローカルワードラインドライバ部33の動作を説明する。
ドライバ部33の活性化時第1制御信号(R1)はハイレベルであり、第2制御信号(R2)はローレベルとなる。
不活性化時第1制御信号(R1)はローレベルであり、第2制御信号(R2)はハイレベルとなる。
【0054】
活性化時、ローカルXデコーダ部35の出力信号のうちG1信号がハイレベルであり、R1信号がハイレベルである状態でR2信号がローレベルであれば、第2セルアレイ部34の第1スプリットワードライン(SWL1_R1)がハイレベルに活性化される。
【0055】
第1スプリットワードライン(SWL1_R1)がローレベルに不活性化される方法は2つある。第一は、R1信号がハイレベルで、R2信号がローレベルの状態でG1信号がローレベルである場合であり、第二は、R1信号がローレベルで、R2信号がハイレベルである場合である。その場合、G1信号に関係なくローレベルに不活性化される場合である。
【0056】
一方、活性化時、ローカルXデコーダ部35の出力信号のうちG2信号がハイレベルであり、R1信号がハイレベルである状態でR2信号がローレベルであれば、第2スプリットワードライン(SWL2_R1)はハイレベルに活性化される。
【0057】
第2スプリットワードライン(SWL2_L1)が不活性化される方法は2つある。第一は、R1信号がハイレベルで、R2信号がローレベルの状態でG2信号がローレベルである場合であり、第二は、R1信号がローレベルで、R2信号がハイレベルである場合である。その場合、G2信号に関係なくローレベルに不活性化される場合である。
【0058】
これに、R1とR2によるセルアレイ部の選択原理を図11及び図12に基づいて説明する。
ローカルXデコーダ部35の出力信号G1、G2が第1ローカルワードラインドライバ部32と第2ローカルワードラインドライバ部33に共通に入力されているが、メインワードラインドライバ30から出力される第1、第2、第3、第4制御信号に従って第1、第2ローカルワードラインドライバ部32、33のうち一つが決定される。
【0059】
前述したように、第1、第2制御信号は、第1、第2ローカルワードラインドライバ部32、33のうち一つを活性化させるための信号であり、第3、第4制御信号は他の一つを不活性化させるための信号である。従って、R1、R2信号が第1、第2制御信号となると、第2ローカルワードラインドライバ部が選択される。
【0060】
すなわち、第2セルアレイ部34のうち任意の単位セルを選択しようとする場合は、R1、R2を活性化状態、L1、L2を不活性化状態とする。従って、R1信号はハイ、R2信号はローである状態で、L1信号はロー、L2信号はハイレベルとする。
【0061】
上記説明した不揮発性強誘電体メモリ装置を用いて行アドレスを選択した時、そのアドレスのラインにエラーが発生した場合にはこれを救済する必要がある。
【0062】
以下、行アドレスを救済できる本発明の冗長回路を備えた不揮発性強誘電体メモリ装置について説明する。
【0063】
図13は本発明の冗長回路を備えた不揮発性強誘電体メモリ装置の構成を示すブロック図であり、図14は図13の基本構成を示す図面である。
図13と図14に示すように、本発明の冗長回路を備えた不揮発性強誘電体メモリ装置の基本構成は、メインワードラインドライバ50と、第1、第2セルアレイ部51、54と、第1、第2ローカルワードラインドライバ部52、53と、ローカルXデコーダ部55と、冗長駆動回路部56とを含む。
【0064】
上記構成を有する本発明は、メインワードラインドライバ50とメインセル領域、冗長駆動回路部56と冗長セル領域、ローカルXデコーダ部55とに分けられる。
【0065】
メインセル領域は第1、第2セルアレイ部51a、54aと、第1、第2ローカルワードラインドライバ部52a、53aと冗長セル領域は冗長駆動回路部56と、冗長第1、第2セルアレイ部51b、54bと、冗長第1、第2ローカルワードラインドライバ部52b、53bとで構成されている。そして、ローカルXデコーダ部55はメインセル領域と冗長セル領域とに共通に用いられる。
【0066】
メインセル領域の第1、第2セルアレイ部51a、54aと、第1、第2ローカルワードラインドライバ部52a、53aと、ローカルXデコーダ部55の各構成は、図10〜図12の説明の部分と同一である。
そして、冗長セル領域の冗長第1、第2セルアレイ部51b、54bはメインセル領域の第1、第2セルアレイ部51a、54aとその基本的構成は同一であり、冗長第1、第2ローカルワードラインドライバ部52b、53bはメインセル領域の第1、第2ローカルワードラインドライバ部52a、53aとその基本的構成が同一である。
そして、冗長セル領域の冗長駆動回路部56は、メインセル領域の行アドレスを選択したときにメイン領域のそのアドレスの行にエラーが発生した時、メインセル領域のメインワードラインドライバ50には不活性化信号を出力させ、冗長セル領域の冗長第1、第2ローカルワードラインドライバ部52b、53bを活性化させるための制御信号(L1、L2又はR1、R2)を出力させる役割を果たす。すなわち、冗長セル領域が活性化すると、その活性化したアドレスに当たるメインセルは不活性化される。
【0067】
次に、上記役割を果たす冗長駆動回路部の構成について図15を参照しながら説明する。
冗長駆動回路部56は、図15に示すように、メインセル領域で欠陥が発生した欠陥アドレスを冗長セル領域で代替して救済できるように、その欠陥アドレスをコーディングして、代替アドレス活性化信号を発生させる欠陥アドレスコーディング部60と、代替アドレス活性化信号を感知して、活性化信号発生部62と不活性化信号発生部63に代替アドレス信号を出力させる代替アドレス感知部61と、代替アドレス信号を入力にして、冗長セル領域の冗長第1、第2ローカルワードラインドライバ部52b、53bを活性化できるようにL1、L2またはR1、R2を発生させる活性化信号発生部62と、メインセル領域の欠陥メインセルを不活性化するために、そのメインセルの第1、第2ローカルワードラインドライバ52a、53aとローカルXデコーダ部55を不活性化させる不活性信号を出力させる不活性化信号発生部63とを含む。
【0068】
欠陥アドレスコーディング部60は複数の欠陥アドレスコーディングフューズ部(60_1、60_2、…)で構成され、各欠陥アドレスコーディング部では一つの欠陥アドレスを救済することができる。従って、欠陥アドレスの発生が予想される数だけ欠陥アドレスコーディングフューズ部を設ければよい。
【0069】
前記冗長駆動回路部の構成要素のうち欠陥アドレスコーディング部の構成について以下に説明する。
【0070】
図16は個々の欠陥アドレスコーディング部の構成を示す図面であり、図17はそれの詳細回路図である。
欠陥アドレスコーディング部は、図16及び図17に示すように、代替活性化信号制御部70と、アドレスフューズ切断コーディングブロック部71と、アドレス出力部72と、アドレス感知部73とで構成されている。
【0071】
代替活性化信号制御部70は、一端が接地されているフューズ(F1)、そのフューズと電源電圧VCCとの間に接続されたプルアップキャパシタ、同様にフューズと電源電圧VCCとの間に接続された第1PMOSトランジスタ(MP1)、及びフューズ(F1)に直列に接続された第1、第2、第3インバータ(IN1、IN2、IN3)で構成される。ここで、プルアップキャパシタはPMOSキャパシタであって、一端(ゲート端)がフューズ(F1)に連結され、ソースとドレイン端が結合されてVCC端に連結されている。そして、第1、第2、第3インバータ(IN1、IN2、IN3)はフューズ(F1)の一端に順に直列連結され、第1PMOSトランジスタ(MP1)はVCC端とフューズ(F1)の一端との間に形成され、そのゲート端が第1インバータ(IN1)の出力信号を受ける。
【0072】
アドレスフューズ切断コーディングブロック部71は、単位アドレスフューズ切断コーディングブロックが多数配置されて構成されている。この単位アドレスフューズ切断コーディングブロックは一つのNMOSトランジスタと一つのフューズとが直列連結されたものが複数(本実施形態においては8個)備えられており、その直列連結されたNMOSトランジスタとフューズとが二つ一組とされ、すなわち一対を成している。8個を一つの単位としてブロック化され、そのブロックとされたものが多数並置されている。もちろん、この個数は実施形態に応じて変化する。そして、各NMOSトランジスタのゲートにはアドレス選択信号(X<0>、XB<0>、…、X<3>、XB<3>、…、Z<0>、ZB<0>、…、Z<3>、ZB<3>、…)が入力され、対とされている各NMOSトランジスタには互いに反対位相の信号が入力される。そして、対とされたNMOSトランジスタとフューズの両先端はそれぞれ連結され、隣り合う一対のNMOSトランジスタとフューズはその一端が互いに連結されている。すなわち、対とされたものが対とされた状態で直列に接続さている。
【0073】
アドレス出力部72には一つのプルアップスイッチと一つのPMOSトランジスタとが並列連結されている。アドレス出力部72は、それぞれのアドレスフューズ切断コーディングブロックの出力端に連結された複数の第1、第2ないし第nアドレス出力部72a、72b、72cで構成されている。
【0074】
アドレス感知部73は、各アドレス出力部72の信号を論理和演算して反転させる第1NORゲート(NOR1)で構成され、NOR1を介して代替アドレス信号(MDISn)が出力される。
【0075】
より詳しく説明すると、それぞれのアドレスフューズ切断コーディングブロックは、第1ないし第8NMOSトランジスタと第1ないし第8フューズとで構成され、NMOSトランジスタとフューズとは一対一に直列連結されている。
また、第1、第2NMOSトランジスタの一端が連結され、第1、第2、第3、第4フューズの一端が互いに連結されている。そして、第3、第4、第5、第6NMOSトランジスタの一端が連結され、第5、第6、第7、第8NMOSトランジスタの一端が連結され、第7、第8NMOSトランジスタの一端は出力端に互いに連結されている。
【0076】
NMOSトランジスタのゲートにはアドレス信号(X<0>、XB<0>、X<1>、XB<1>、X<2>、XB<2>、X<3>、XB<3>)が順に入力される。第1、第2NMOSトランジスタと、第3、第4NMOSトランジスタと、第5、第6NMOSトランジスタと、第7、第8NMOSトランジスタはお互い反対位相で動作する。
【0077】
欠陥アドレスが発生すると、代替活性化信号制御部70のフューズ(F1)はレーザビームで切断され、第1PMOSトランジスタのノードには「ハイ」信号が伝達され、最終的には第3インバータを介して「ロー」信号が出力される。
【0078】
上記構成を有する単位アドレスフューズ切断コーディングブロックは、欠陥アドレス信号を受けるNMOSトランジスタと連結されたフューズはそのままにし、それと一対を成し、反対位相を有するNMOSトランジスタと連結されたフューズは切断する。そして、欠陥が生じていないアドレス信号を受けるNMOSトランジスタと連結されたフューズは切断し、それと一対を成し、反対位相を有するNMOSトランジスタと連結されたフューズはそのまま置く。
【0079】
代替活性化信号発生部70とアドレスフューズ切断コーディングブロックが上記動作により行われると、単位フューズ切断コーディングブロックは「ロー」信号を出力し、最終的に単位フューズ切断コーディングブロックに全て「ロー」信号を出力し、第1NORゲートで構成されたアドレス感知部73から「ハイ」信号が出力される。それによって欠陥アドレスが感知される。
【0080】
次に、冗長駆動回路部の構成要素の代替アドレス感知部と活性化信号発生部及び不活性化信号発生部の詳細回路図を図18に基づいて説明する。
図18に示すように、代替アドレス感知部61は欠陥アドレスコーディング部から複数(n個)の代替アドレス信号(MDIS1、MDIS2、MDIS3、MDIS4、〜、MDISn)を入力して、いずれかが「ハイ」であれば、「ハイ」を出力するように構成されている。
【0081】
ここでは、四つの代替アドレス信号(MDIS1、MDIS2、MDIS3、MDIS4)入力される時を例として説明する。
まず、代替アドレス感知部61は、MDIS1、MDIS2の信号とMDIS3、MDIS4の信号を各々入力にして、論理和演算して反転させる第2、第3NORゲート(NOR2、NOR3)と、その第2、第3NORゲートの各出力信号を論理積演算して反転させるNANDゲート(NAND)とで構成されている。
【0082】
そして、活性化信号発生部62は代替アドレス感知部61のNANDゲートの信号を反転する第4インバータ(IN4)と、第1外部制御信号(PZLBT)とIN4の出力信号とを論理和演算して反転する第4NORゲート(NOR4)と、IN4の出力信号と第2外部制御信号(PZRBT)とを論理和演算し反転する第5NORゲート(NOR5)と、第3外部制御信号(PZLBS)とIN4の出力信号とを論理積演算し反転する第6NORゲート(NOR6)と、IN4の出力信号と第4外部制御信号(PZRBS)を論理和演算し反転する第7NORゲート(NOR7)と、第4ないし第7NORゲートの信号をそれぞれ反転して出力する第5ないし第8インバータ(IN5〜IN8)と、第5ないし第8インバータ(IN5〜IN8)の信号を反転して出力する第9ないし第12インバータ(IN9〜IN12)とで構成されている。
【0083】
このとき、最終的に第5インバータを介してRGXTBL信号を、第5、第9インバータを介してRGXTL信号を、第6インバータを介してRGXTBR信号を、第6、第10インバータを介してRGXTR信号を、第7インバータを介してRGXBBL信号を、第6、第11インバータを介してRGXBL信号を、第8インバータを介してRGXBBR信号を、第8、第12インバータを介してRGXBR信号を出力する。そして、各インバータを介して出力された信号は互いに位相が反対であり、第1、第2ローカルワードラインドライバ部を制御する信号である。
【0084】
不活性化信号発生部63は、代替アドレス感知部61のNANDゲートの信号を反転してメインワードラインドライバに不活性信号(RDIS)を出力する第13インバータ(IN13)で構成されている。そして、代替アドレス感知部61に入力される代替アドレス信号のうち「ハイ」信号が一つでもあれば、NANDゲートは「ハイ」を出力する。そして、その「ハイ」信号を受けた不活性化信号発生部63は「ロー」信号を出力させ、メインワードラインドライバ50を不活性化させる。
また、活性化信号発生部62は各演算器を組み合わせ、第1、第2ローカルワードラインドライバ部に制御信号を出力させる。
【0085】
次に、上記のような冗長回路を備えた不揮発性強誘電体メモリ装置の欠陥アドレス代替方法について説明する。
【0086】
図19は本実施形態の冗長回路を備えた不揮発性強誘電体メモリ装置の欠陥アドレス代替方法を示すアルゴリズムである。
【0087】
本実施形態による欠陥アドレスの代替方法は、図19に示すように、ウェーハプロセス工程の終了後チップテストを実施する段階(S100)と、チップテストの結果、メインセル領域の不良メモリセルから欠陥アドレスを感知する段階(S101)と、冗長回路によって欠陥アドレスが救済可能であれば、つまり、行アドレスに欠陥が生じたとき、欠陥アドレスコーディング部で代替しなければならないアドレスをコーディングするようにアドレスフューズを切断する段階(S102)と、欠陥アドレスのコーディング信号を受ける場合、冗長セル領域の第1、第2ローカルワードラインドライバ部52b、53bを駆動させるL1、L2またはR1、R2信号を発生させ、これに応じて第1、第2セルアレイ部の第1、第2ローカルワードラインドライバを駆動させスプリットワードラインを活性化する段階(S103_1、S104_1)と、第1、第2ローカルワードラインドライバ部52b、53bにL1、L2またはR1、R2信号を発生させると共に、メインワードラインドライバ50に不活性化信号を発生させ、メインワードラインドライバ50を不活性化する段階(S103_2、103_2)とを備えて行われる。
すなわち、メインセル領域で欠陥アドレスが感知されると、冗長駆動回路部のみ駆動させ、欠陥アドレスのメインセルは不活性化させ、冗長セルは活性化させる。
【0088】
【発明の効果】
以上のような本発明の冗長回路を備えた不揮発性強誘電体メモリ装置並びにその欠陥アドレス代替方法は次のような効果がある。
第一、メインセル領域に欠陥行アドレスが発生時、メインワードラインを不活性化させ、これと対応動作を行う冗長駆動回路部のみを駆動させることで欠陥した行アドレスを救済できるので、救済効率を高めることができる。
第二、一つのローカルXデコーダ部が冗長セル領域とメインセル領域とに共通にして備えられるので、不揮発性強誘電体メモリ装置の面積を最小化することができ、且つ救済動作の速度を向上させることができる。
第三、冗長セル領域とメインセル領域の基本的構成を同一に形成することにより構成効率を高めることができる。
第四、冗長駆動回路部のフューズアドレスコーディング部を効率的に設計することでレイアウトが簡単となり且つ、これをスプリットワードライン駆動回路に適用することによって全体的な救済効率を高めることができる。
【図面の簡単な説明】
【図1】一般的な強誘電体のヒステリシスループを示す特性図。
【図2】従来の不揮発性強誘電体メモリ素子の単位セル構成図。
【図3a】従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図。
【図3b】従来の不揮発性強誘電体メモリ素子の読み出しモードの動作を示すタイミング図。
【図4】従来の不揮発性強誘電体メモリ装置の構成を示すブロック図。
【図5】従来技術による不揮発性強誘電体メモリ装置の単体構成図。
【図6】図5の部分的詳細図。
【図7】本発明による不揮発性強誘電体メモリ素子の構造的単位セル構成図。
【図8】本発明による不揮発性強誘電体メモリ装置の簡略化した回路構成図。
【図9】図8の動作を説明するためのタイミング図。
【図10】本発明による不揮発性強誘電体メモリ装置の構成ブロック図。
【図11】図10の基本的単体構成図。
【図12】図11の第1、第2ローカルワードラインドライバの構成回路図。
【図13】冗長駆動回路を備えた本発明による不揮発性強誘電体メモリ装置の構成を示すブロック図。
【図14】冗長駆動回路を備えた本発明による不揮発性強誘電体メモリ装置の単体構成を示すブロック図。
【図15】図14の冗長駆動回路部の構成を示す図面。
【図16】図15の欠陥アドレスコーディング部の構成を示す図面。
【図17】図16の詳細回路図。
【図18】図15の冗長アドレス感知部と活性化及び不活性化信号発生部の詳細回路図。
【図19】本発明の冗長回路を備えた不揮発性強誘電体メモリ装置の欠陥アドレス代替方法を示すアルゴリズム。
【符号の説明】
30、50:メインワードラインドライバ
31、51、51a:第1セルアレイ部
51b:冗長第1セルアレイ部
32、52、52a:第1ローカルワードラインドライバ部
52b:冗長第1ローカルワードラインドライバ部
33、53、53a:第2ローカルワードラインドライバ部
53b:冗長第2ローカルワードラインドライバ部
34、54、54a:第2セルアレイ部
54b:冗長第2セルアレイ部
35、55:ローカルXデコーダ部
56:冗長駆動回路部
60:欠陥アドレスコーディング部
60_1:第1欠陥アドレスコーディングフューズ部
60_2:第2欠陥アドレスコーディングフューズ部
61:代替アドレス感知部
62:活性化信号発生部
63:不活性化信号発生部
70:代替活性化信号制御部
71:アドレスフューズ切断コーディングブロック部
72:アドレス出力部
73:アドレス感知部
Claims (16)
- それぞれ複数のセルで構成された第1、第2セルアレイ部と、前記第1、第2セルアレイ部の間に配列され、その第1、第2セルアレイ部の任意のセルを駆動させるための信号を出力する第1、第2ローカルワードラインドライバ部とで構成されたメインセル領域と、
前記メインセル領域の第1、第2ローカルワードラインドライバ部のうち一つを活性化させるための制御信号を出力するメインワードラインドライバと、
前記メインセル領域の行アドレス選択時にエラーが発生した場合、これを代替するための前記メインセル領域と基本的構成が同一の冗長第1、第2セルアレイ部と、冗長第1、第2ローカルワードラインドライバ部とで構成された冗長セル領域と、
前記メインセル領域の行アドレス選択時に欠陥が発生した場合、前記メインワードラインドライバにそれを不活性化させる不活性化信号を出力させ、前記冗長セル領域の前記冗長第1、第2ローカルワードラインドライバ部に制御信号を出力する冗長駆動回路部と、
前記メインセル領域と冗長セル領域の所定のセルに対応する第1、第2スプリットワードラインに印加される駆動信号を、前記メインセル領域と冗長セル領域の第1、第2ローカルワードラインドライバ部に印加するローカルXデコーダ部と
を含むことを特徴とする冗長回路を備えた不揮発性強誘電体メモリ装置。 - 前記メインセル領域と冗長セル領域のセルは
一定の間隔を有して一方向に形成された第1、第2スプリットワードラインと、
一定の間隔を有して前記第1、第2スプリットワードラインと交差する方向に形成された第1、第2ビットラインと、
ドレインが前記第1ビットラインに連結され、ゲートは前記第1スプリットワードラインに連結される第1トランジスタと、
前記第1トランジスタのソースと前記第2スプリットワードラインとの間に形成された第1強誘電体キャパシタと、
ドレインが前記第2ビットラインに連結され、ゲートは前記第2スプリットワードラインに連結される第2トランジスタと、
前記第2トランジスタのソースと前記第1スプリットワードラインとの間に形成された第2強誘電体キャパシタと
で構成されることを特徴とする請求項1記載の冗長回路を備えた不揮発性強誘電体メモリ装置。 - 前記メインワードラインドライバは、
前記第1ローカルワードラインドライバと第2ローカルワードラインドライバのうちいずれか一方を活性化させるための第1、第2制御信号と、他方を不活性化させるための第3、第4制御信号とを出力することを特徴とする請求項1記載の冗長回路を備えた不揮発性強誘電体メモリ装置。 - 前記いずれか一方を活性化させるための第1制御信号と第2制御信号は互いに反対位相の信号を有することを特徴とする請求項3記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
- 前記第1、第2制御信号が印加される第1ローカルワードラインドライバ部または第2ローカルワードラインドライバ部を構成する複数のローカルワードラインドライバは、
それぞれメインワードラインドライバから出力される活性化信号のうち第1制御信号をスイッチングする第1スイッチング素子と、
前記第1スイッチング素子を通過した第1制御信号に従い制御され、前記ローカルXデコーダ部から出力される駆動信号をスイッチングする第2スイッチング素子と、
前記活性化信号のうち第2制御信号に従って前記駆動信号をスプリットワードラインに選択的に印加する第3スイッチング素子と
を含むことを特徴とする請求項3に記載の冗長回路を備えた不揮発性強誘電体メモリ装置。 - 前記第1、第2ローカルワードラインドライバ部を構成する複数のローカルワードラインドライバはそれぞれ複数のスプリットワードライン対に駆動信号を印加することを特徴とする請求項1記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
- 前記冗長駆動回路部は
欠陥が発生したメインセル領域の欠陥アドレスをコーディングして、代替信号を発生させる欠陥アドレスコーディング部と、
前記欠陥アドレスコーディング部で発生した代替信号を感知して、代替アドレス信号を出力させる代替アドレス感知部と、
前記代替アドレス信号を入力して、前記冗長セル領域の第1、第2ローカルワードラインドライバ部に制御信号を出力する活性化信号発生部と、
前記代替アドレス信号を入力して、前記メインワードラインドライバに不活性化信号を出力する不活性化信号発生部と
を含むことを特徴とする請求項1記載の冗長回路を備えた不揮発性強誘電体メモリ装置。 - 前記欠陥アドレスコーディング部は
それぞれ一つの欠陥アドレスを代替するための代替信号を発生させる複数の欠陥アドレスコーディングフューズ部から構成されることを特徴とする請求項7記載の冗長回路を備えた不揮発性強誘電体メモリ装置。 - 前記欠陥アドレスコーディングフューズ部は
代替動作を制御する信号を出力する代替活性化信号制御部と、
前記制御信号を受け欠陥アドレスをコーディングするためにフューズを切断する複数のアドレスフューズ切断コーディングブロックから構成されたアドレスフューズ切断コーディングブロック部と、
前記各アドレスフューズ切断コーディングブロックを介して出力されたアドレス信号を出力するアドレス出力部と、
前記各アドレス出力部の信号を論理演算してアドレスを感知するアドレス感知部と
で構成されることを特徴とする請求項8記載の冗長回路を備えた不揮発性強誘電体メモリ装置。 - 前記代替活性化信号制御部は
メインセル領域の行アドレス選択に欠陥が発生時切断されるフューズと、
前記フューズの一端とVCC端との間に形成されたMOSキャパシタと、
前記フューズの一端に直列連結された第1、第2、第3インバータと、
前記第1インバータの出力端信号が印加され、VCC端と前記フューズの一端との間に形成された第1PMOSトランジスタと
で構成されることを特徴とする請求項9記載の冗長回路を備えた不揮発性強誘電体メモリ装置。 - 前記アドレスフューズ切断コーディングブロック部はnビットのアドレス信号を受ける複数の単位アドレスフューズ切断コーディングブロックから構成され、前記単位アドレスフューズ切断コーディングブロックは互いに異なる位相を有する第1、第2NMOSトランジスタがそれぞれ第1、第2フューズと直列連結されたn/2個の対から構成され、前記n/2個の対のうち隣り合う対は一端が互いに連結されていることを特徴とする請求項9記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
- 前記アドレス出力部は
VCC端と前記各単位アドレスフューズ切断コーディングブロックの出力端との間に並列連結されたプルアップスイッチと、PMOSトランジスタとから構成されていることを特徴とする請求項9記載の冗長回路を備えた不揮発性強誘電体メモリ装置。 - 前記アドレス感知部は
前記各アドレスフューズ切断コーディングブロックの信号を論理和演算して反転する第1NORゲートから構成されることを特徴とする請求項9記載の冗長回路を備えた不揮発性強誘電体メモリ装置。 - 前記欠陥アドレスコーディング部から第1、第2、第3、第4代替信号が発生した時前記代替アドレス感知部は
第1、第2代替信号を論理和演算して反転する第2NORゲートと、
前記第3、第4代替信号を論理和演算して反転する第3NORゲートと、
前記第2、第3NORゲートの信号を論理積演算して反転するNANDゲートとで構成されることを特徴とする請求項7記載の冗長回路を備えた不揮発性強誘電体メモリ装置。 - 前記活性化信号発生部は
前記代替アドレス感知部の出力信号を反転する第4インバータと、
前記第4インバータの信号と外部の第1、第2、第3、第4制御信号(PZLBT、PZRBT、PZLBS、PZRBS)を順次にそれぞれ論理和演算して反転する第4、第5、第6、第7NORゲートと、
前記第4、第5、第6、第7NORゲートの信号を各々反転して、前記冗長セル領域に第1ないし第4制御信号を出力する第5、第6、第7、第8インバータと、
前記第5、第6、第7、第8インバータの信号を各々反転して、前記第1ないし第4制御信号の反転信号を出力する第9ないし第12インバータと
で構成されることを特徴とする請求項7記載の冗長回路を備えた不揮発性強誘電体メモリ装置。 - 前記不活性化信号発生部は
前記代替アドレス感知部から出力された信号を反転するインバータで構成されることを特徴とする請求項7記載の冗長回路を備えた不揮発性強誘電体メモリ装置。
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