JP4390881B2 - 光検出装置 - Google Patents

光検出装置 Download PDF

Info

Publication number
JP4390881B2
JP4390881B2 JP34310398A JP34310398A JP4390881B2 JP 4390881 B2 JP4390881 B2 JP 4390881B2 JP 34310398 A JP34310398 A JP 34310398A JP 34310398 A JP34310398 A JP 34310398A JP 4390881 B2 JP4390881 B2 JP 4390881B2
Authority
JP
Japan
Prior art keywords
signal
differential amplifier
output
circuit
light receiving
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP34310398A
Other languages
English (en)
Other versions
JP2000171296A5 (ja
JP2000171296A (ja
Inventor
誠一郎 水野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hamamatsu Photonics KK
Original Assignee
Hamamatsu Photonics KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP34310398A priority Critical patent/JP4390881B2/ja
Application filed by Hamamatsu Photonics KK filed Critical Hamamatsu Photonics KK
Priority to PCT/JP1999/006757 priority patent/WO2000033038A1/ja
Priority to DE69940556T priority patent/DE69940556D1/de
Priority to AU14144/00A priority patent/AU1414400A/en
Priority to EP99973121A priority patent/EP1136798B1/en
Publication of JP2000171296A publication Critical patent/JP2000171296A/ja
Priority to US09/870,642 priority patent/US6455837B2/en
Publication of JP2000171296A5 publication Critical patent/JP2000171296A5/ja
Application granted granted Critical
Publication of JP4390881B2 publication Critical patent/JP4390881B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06GANALOGUE COMPUTERS
    • G06G7/00Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/18Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
    • G06G7/184Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
    • G06G7/186Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
    • G06G7/1865Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop with initial condition setting
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01JMEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00Photometry, e.g. photographic exposure meter
    • G01J1/42Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44Electric circuits
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45Differential amplifiers
    • H03F3/45071Differential amplifiers with semiconductor devices only
    • H03F3/45076Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Photometry And Measurement Of Optical Pulse Characteristics (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Light Receiving Elements (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、到達した光信号を受光素子で受光して、その光信号の強度を検出する光検出装置に関するものである。
【0002】
【従来の技術】
光検出装置は、受光素子および積分回路を備え、受光素子により、入力した光信号を電流信号に変換して該電流信号を出力し、積分回路により、その受光素子から出力された電流信号を入力し積分して電圧信号を出力する。そして、この積分回路から出力された積分信号に基づいて光信号の強度が検出される。
【0003】
従来の光検出装置における積分回路は、通常、2入力1出力のディファレンシャルアンプを備えている。すなわち、ディファレンシャルアンプの第1の入力端子には受光素子が接続され、ディファレンシャルアンプの第2の入力端子は基準電位とされ、ディファレンシャルアンプの第1の入力端子と出力端子との間に容量素子とスイッチ素子とが並列に設けられている。そして、この積分回路は、スイッチ素子を閉じてディファレンシャルアンプの出力を初期化し、その後、スイッチ素子を一定期間だけ開いて受光素子から出力された電流信号を容量素子に電荷として蓄え、その容量素子に蓄えられた電荷に応じた電圧信号を出力する。
【0004】
また、受光素子が1次元的または2次元的に配置されており、入力した光信号の空間的な強度分布すなわち像を検出(撮像)することができる光検出装置(固体撮像装置)も知られている(例えば、特開平9−270961号公報や特開平10−4520号公報を参照)。このような光検出装置は、受光素子の各々または受光素子の各列に対応して積分回路を備えており、この積分回路も、上述したような構成となっている。
【0005】
【発明が解決しようとする課題】
このような光検出装置は、例えば、放射線CT装置における放射線検出器として用いられる。この場合、光検出装置から出力される信号は極めて優れたS/N比を有することが要求され、ノイズは極限まで小さいことが要求される。しかしながら、従来の光検出装置は、充分なS/N比の信号を出力することができなかった。
【0006】
本発明は、上記問題点を解消する為になされたものであり、優れたS/N比の信号を出力することができる光検出装置を提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明に係る光検出装置は、(1) 入力した光信号を電流信号に変換する受光素子を有し該電流信号を出力する受光部と、(2) 第1および第2の入力端子ならびに第1および第2の出力端子を有し第1の入力端子に受光部からの電流信号を入力する第1のフルディファレンシャルアンプと、受光素子の接合容量と略等しい容量を有し第1のフルディファレンシャルアンプの第2の入力端子に一端が接続された付加容量素子と、第1のフルディファレンシャルアンプの第1の入力端子と第1の出力端子との間に設けられた第1の容量素子と、第1の容量素子に対して並列に設けられた第1のスイッチ素子と、第1のフルディファレンシャルアンプの第2の入力端子と第2の出力端子との間に設けられた第2の容量素子と、第2の容量素子に対して並列に設けられた第2のスイッチ素子と、積分動作に先だって第1のフルディファレンシャルアンプの第1および第2の出力端子それぞれを基準電位に設定する第1の基準電位設定手段と、を含み、受光部から出力された電流信号を入力し積分して第1の容量素子に電荷を蓄積し、その蓄積電荷量に応じた積分信号を第1のフルディファレンシャルアンプの第1の出力端子から出力し、その蓄積電荷量の符号を反転したものに応じた積分信号を第1のフルディファレンシャルアンプの第2の出力端子から出力する積分回路と、(3) 積分回路の第1のフルディファレンシャルアンプの第1および第2の出力端子それぞれから出力された積分信号を入力し、両者の差に基づいて光信号の強度に応じた信号を出力する差動増幅回路と、を備えることを特徴とする。
【0008】
この光検出装置によれば、入力した光信号は、受光部の受光素子により電流信号に変換され、その電流信号は、積分回路の第1のフルディファレンシャルアンプの第1の入力端子に入力する。第1および第2のスイッチが開かれていると、入力した電流信号は、第1の容量素子に電荷として蓄積される。第1のフルディファレンシャルアンプの第2の入力端子には、受光素子の接合容量と略等しい容量を有する付加容量素子が接続されているので、第1のフルディファレンシャルアンプの第1の出力端子からは、第1の容量素子に蓄積された電荷に応じた積分信号が出力されるとともに、第1のフルディファレンシャルアンプの第2の出力端子からは、その電荷の符号を反転したものに応じた積分信号が出力される。第1のフルディファレンシャルアンプの第1および第2の出力端子それぞれから出力された積分信号は差動増幅回路に入力し、差動増幅回路からは、両者の差に基づいて光信号の強度に応じた信号が出力される。この差動増幅回路から出力される信号は、ノイズ成分が相殺されて、受光部から出力される電流信号の大きさに応じた信号のみとなり、優れたS/N比を有する。
【0009】
また、本発明に係る光検出装置では、積分回路は、積分動作に先だって第1のフルディファレンシャルアンプの第1および第2の出力端子それぞれを基準電位に設定する第1の基準電位設定手段を備えることを特徴とする。この場合には、第1のフルディファレンシャルアンプの2つの出力端子それぞれの電位が不定となることがあっても、第1のフルディファレンシャルアンプから出力される積分信号それぞれは安定したものとなる。
【0010】
また、本発明に係る光検出装置では、受光部は、M行N列にアレイ状に配列された受光素子を有し、M行それぞれについて、N個の受光素子それぞれからの電流信号を互いに異なるタイミングで順次に出力し、積分回路は、受光部のM行それぞれについて設けられ、差動増幅回路は、受光部のM行それぞれについて設けられた積分回路から出力された積分信号を順次に入力して、M行N列にアレイ状に配列された受光素子それぞれに入力した光信号の強度に応じた信号を順次に出力する、ことを特徴とする。ここで、M=N=1である場合は、各構成要素が1つずつ存在する場合である。M≧2であってN=1である場合は、受光部にM個の受光素子が1次元アレイ状に配列されている場合である。M≧2であってN≧2である場合は、受光部にM行N列の受光素子が2次元アレイ状に配列されている場合である。差動増幅回路からは、受光部のM行N列の受光素子それぞれに入力した光信号の強度に応じた信号が順次に出力される。
【0011】
さらに、本発明に係る光検出装置は、積分回路と差動増幅回路との間にCDS(correlated double sampling)回路を更に備えることを特徴とする。このCDS回路は、第1および第2の入力端子ならびに第1および第2の出力端子を有し第1および第2の入力端子に積分回路の第1および第2の出力端子からの積分信号を入力する第2のフルディファレンシャルアンプと、第2のフルディファレンシャルアンプの第1の入力端子と第1の出力端子との間に設けられた第1の容量素子と、第1の容量素子に対して並列に設けられた第1のスイッチ素子と、第2のフルディファレンシャルアンプの第2の入力端子と第2の出力端子との間に設けられた第2の容量素子と、第2の容量素子に対して並列に設けられた第2のスイッチ素子と、を含み、積分回路の第1のフルディファレンシャルアンプの第1および第2の出力端子それぞれから出力された積分信号の変動分を、第2のフルディファレンシャルアンプの第1および第2の出力端子それぞれから出力する。また、差動増幅回路は、CDS回路の第2のフルディファレンシャルアンプの第1および第2の出力端子それぞれから出力された積分信号の変動分を入力し、両者の差に基づいて光信号の強度に応じた信号を出力する。この場合にも、差動増幅回路から出力される信号は、ノイズ成分が相殺されて、受光部から出力される電流信号の大きさに応じた信号のみとなり、更に優れたS/N比を有する。
【0012】
また、本発明に係る光検出装置では、CDS回路は、積分信号の変動分を求める動作に先だって第2のフルディファレンシャルアンプの第1および第2の出力端子それぞれを基準電位に設定する第2の基準電位設定手段を備えることを特徴とする。この場合には、第2のフルディファレンシャルアンプの2つの出力端子それぞれの電位が不定となることがあっても、第2のフルディファレンシャルアンプから出力される積分信号の変動分それぞれは安定したものとなる。
【0013】
また、本発明に係る光検出装置では、受光部は、M行N列にアレイ状に配列された受光素子を有し、M行それぞれについて、N個の受光素子それぞれからの電流信号を互いに異なるタイミングで順次に出力し、積分回路およびCDS回路それぞれは、受光部のM行それぞれについて設けられ、差動増幅回路は、受光部のM行それぞれについて設けられたCDS回路から出力された積分信号の変動分を順次に入力して、M行N列にアレイ状に配列された受光素子それぞれに入力した光信号の強度に応じた信号を順次に出力する、ことを特徴とする。ここで、M=N=1である場合は、各構成要素が1つずつ存在する場合である。M≧2であってN=1である場合は、受光部にM個の受光素子が1次元アレイ状に配列されている場合である。M≧2であってN≧2である場合は、受光部にM行N列の受光素子が2次元アレイ状に配列されている場合である。差動増幅回路からは、受光部のM行N列の受光素子それぞれに入力した光信号の強度に応じた信号が順次に出力される。
【0014】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【0015】
先ず、本発明を想到するに到った経緯について説明する。従来の光検出装置における主なノイズ発生箇所は積分回路におけるアンプであると考えられることから、本願発明者は、このアンプに起因するノイズを低減すべく種々の対策を行ってきた。その一方で、従来の光検出装置におけるノイズ発生箇所は、アンプだけでなく、そのアンプの出力端子に続く配線経路および後段の回路にもあることを、本願発明者は見出した。すなわち、従来の光検出装置の積分回路は2入力1出力のディファレンシャルアンプを用いており、このディファレンシャルアンプの唯一の出力端子から出力された電圧信号が配線経路を経て後段の回路に到達する間に、その電圧信号にノイズが重畳されてることを本願発明者は見出した。本願発明者は、このような知見に基づいて本発明を想到したものである。
【0016】
(第1の実施形態)
次に、本発明に係る光検出装置の第1の実施形態について説明する。図1は、第1の実施形態に係る光検出装置の回路図である。本実施形態に係る光検出装置は、受光素子であるフォトダイオードPD、積分回路10、ホールド回路30、差動増幅回路40およびタイミング制御回路50を備えている。なお、この図では、タイミング制御回路50から出力され積分回路10およびホールド回路30それぞれへ入力される制御信号の経路を一部省略してある。
【0017】
フォトダイオードPDは、そのカソード端子が電源電圧Vccに接続されている。このフォトダイオードPDのアノード端子から出力される電流信号を入力する積分回路10は、2入力2出力のフルディファレンシャルアンプA0 、容量素子C01およびC02、スイッチ素子S01,S02,S11およびS12、ならびに、付加容量素子Ca を備える。
【0018】
フルディファレンシャルアンプA0 の−入力端子と+出力端子との間に、容量素子C01およびスイッチ素子S01が並列接続されて設けられている。フルディファレンシャルアンプA0 の−入力端子は、フォトダイオードPDのアノード端子と接続されている。フルディファレンシャルアンプA0 の+出力端子は、スイッチ素子S11を介して基準電位Vref に接続されている。
【0019】
フルディファレンシャルアンプA0 の+入力端子と−出力端子との間に、容量素子C02およびスイッチ素子S02が並列接続されて設けられている。フルディファレンシャルアンプA0 の+入力端子は、付加容量素子Ca と接続されている。この付加容量素子Ca は、フォトダイオードPDの接合容量と略等しい容量を有する。フルディファレンシャルアンプA0 の−出力端子は、スイッチ素子S12を介して基準電位Vref に接続されている。
【0020】
スイッチ素子S01およびS02それぞれは、タイミング制御回路50から出力されるReset1信号により開閉制御される。また、スイッチ素子S11およびS12それぞれは、タイミング制御回路50から出力されるReset2信号により開閉制御される。
【0021】
ホールド回路30は、スイッチ素子S81およびS82、容量素子C31およびC32、ならびに、バッファアンプA21およびA22を備える。スイッチ素子S81は、フルディファレンシャルアンプA0 の+出力端子とバッファアンプA21の入力端子との間に設けられている。容量素子C31は、バッファアンプA21の入力端子と接地電位との間に設けられている。スイッチ素子S82は、フルディファレンシャルアンプA0 の−出力端子とバッファアンプA22の入力端子との間に設けられている。容量素子C32は、バッファアンプA22の入力端子と接地電位との間に設けられている。スイッチ素子S81およびS82それぞれは、タイミング制御回路50から出力されるHold信号により開閉制御される。
【0022】
スイッチ素子S91は、バッファアンプA21の出力端子と差動増幅回路40の一方の入力端子との間に設けられている。スイッチ素子S92は、バッファアンプA22の出力端子と差動増幅回路40の他方の入力端子との間に設けられている。スイッチ素子S91およびS92それぞれは、タイミング制御回路50から出力される Shift信号により開閉制御される。差動増幅回路40は、スイッチ素子S91およびS92それぞれを介して入力した信号の差を演算して出力する。タイミング制御回路50は、Reset1信号、Reset2信号、Hold信号および Shift信号それぞれを所定のタイミングで出力して、この光検出装置の動作を制御する。
【0023】
図2は、第1の実施形態に係る光検出装置の動作を説明するタイミングチャートである。Reset1信号およびReset2信号それぞれは、一定周期のパルス信号であって、互いに同一のタイミングで変化する。本実施形態に係る光検出装置は、図2(a)に示すようにReset1信号およびReset2信号それぞれの或るパルス立ち上がり時刻から次のパルス立ち上がり時刻までの期間を1サイクルとして動作し、タイミング制御回路50から出力される他の制御信号も、この1サイクルを周期として繰り返される。なお、以下では、タイミング制御回路50から出力される Shift信号は常にハイレベルであるとし、スイッチ素子S91およびS92は常に閉じているとする。
【0024】
Reset1信号およびReset2信号がハイレベルであると、スイッチ素子S01,S02,S11およびS12それぞれは閉じた状態となる。そして、フルディファレンシャルアンプA0 の−入力端子と+出力端子との間が短絡状態となって、容量素子C01は放電される。フルディファレンシャルアンプA0 の+入力端子と−出力端子との間も短絡状態となって、容量素子C02も放電される。また、フルディファレンシャルアンプA0 の2つの出力端子それぞれは基準電位Vref に設定される。
【0025】
Reset1信号およびReset2信号がローレベルになると、スイッチ素子S01,S02,S11およびS12それぞれは開いた状態となる。そして、フォトダイオードPDから出力された電流信号は容量素子C01に電荷として蓄積される。フルディファレンシャルアンプA0 の+出力端子からは、容量素子C01に蓄積された電荷に応じた電圧信号(積分信号)が出力されるとともに、フルディファレンシャルアンプA0 の−出力端子からは、その電荷の符号を反転したものに応じた電圧信号(積分信号)が出力される。
【0026】
すなわち、フルディファレンシャルアンプA0 の+出力端子から出力される電圧信号VA+は、Reset1信号およびReset2信号がハイレベルであるときには基準電位Vref であり、Reset1信号およびReset2信号がローレベルであるときには基準電位Vref から漸減していく(図2(b))。一方、フルディファレンシャルアンプA0 の−出力端子から出力される電圧信号VA-は、Reset1信号およびReset2信号がハイレベルであるときには基準電位Vref であり、Reset1信号およびReset2信号がローレベルであるときには基準電位Vref から漸増していく(図2(c))。電圧信号VA+の漸減および電圧信号VA-の漸増それぞれの速度は、互いに同一であって、フォトダイオードPDから出力される電流信号の大きさに応じたものであり、フォトダイオードPDに入力した光信号の強度に応じたものである。これら電圧信号VA+およびVA-それぞれが、積分回路10から出力される信号となる。
【0027】
Hold信号は、Reset1信号およびReset2信号のパルス立ち下がり時刻から一定時間経過後に一定時間だけハイレベルとなるパルス信号である(図2(d))。このHold信号がハイレベルである期間に、スイッチ素子S81およびS82それぞれは閉じた状態となり、容量素子C31は、その時のフルディファレンシャルアンプA0 の+出力端子から出力される電圧信号VA+の電圧値で充電され、また、容量素子C32は、その時のフルディファレンシャルアンプA0 の−出力端子から出力される電圧信号VA-の電圧値で充電される。その後にHold信号が立ち下がった時点における容量素子C31の充電電圧値VH+および容量素子C32の充電電圧値VH-それぞれが以降も保持される(図2(e),(f))。これら電圧値VH+およびVH-それぞれが、ホールド回路30から出力される信号となる。
【0028】
容量素子C31に保持された電圧値VH+は、バッファアンプA21およびスイッチ素子S91を介して差動増幅回路40に入力し、容量素子C32に保持された電圧値VH-は、バッファアンプA22およびスイッチ素子S92を介して差動増幅回路40に入力する。そして、差動増幅回路40は、電圧値VH+から電圧値VH-を差し引いて、その結果の信号Vout を出力する(図2(g))。この信号Vout が、本実施形態に係る光検出装置から出力される信号となる。
【0029】
以上のように本実施形態に係る光検出装置では、積分回路10に2入力2出力のフルディファレンシャルアンプA0 が用いられ、このフルディファレンシャルアンプA0 の第1の入力端子にフォトダイオードPDが接続され、このフルディファレンシャルアンプA0 の第2の入力端子に、フォトダイオードPDの接合容量と略等しい容量を有する付加容量素子Ca が接続されている。フルディファレンシャルアンプA0 の各出力端子それぞれから出力される電圧信号VA+,VA-は、フォトダイオードPDから出力される電流信号の大きさに応じて、一方が漸増し他方が漸減するものであって、その増減の絶対値が互いに同程度である。また、フルディファレンシャルアンプA0 の各出力端子それぞれから出力される電圧信号VA+,VA-に重畳されるノイズは互いに同程度である。さらに、フルディファレンシャルアンプA0 の各出力端子それぞれから差動増幅回路40に到る経路上で重畳されるノイズも互いに同程度である。したがって、差動増幅回路40から出力される信号Vout は、フルディファレンシャルアンプA0 で重畳されたノイズが相殺され、差動増幅回路40に到るまでの経路上で重畳されたノイズも相殺されて、フォトダイオードPDから出力される電流信号の大きさに応じた信号のみとなり、優れたS/N比を有する。
【0030】
また、本実施形態に係る光検出装置では、フルディファレンシャルアンプA0 の2つの出力端子それぞれの電位が不定となることがあっても、積分回路10における積分動作に先だってスイッチ素子S11,S12が一旦閉じられてフルディファレンシャルアンプA0 の2つの出力端子それぞれが基準電位に設定されるので、フルディファレンシャルアンプA0 から出力される電圧信号VA+,VA-それぞれは安定したものとなる。
【0031】
(第2の実施形態)
次に、本発明に係る光検出装置の第2の実施形態について説明する。図3は、第2の実施形態に係る光検出装置の回路図である。本実施形態に係る光検出装置は、受光素子であるフォトダイオードPD、積分回路10、CDS(correlated double sampling)回路20、ホールド回路30、差動増幅回路40およびタイミング制御回路51を備えている。なお、この図でも、タイミング制御回路51から出力され積分回路10、CDS回路20およびホールド回路30それぞれへ入力される制御信号の経路を一部省略してある。
【0032】
本実施形態に係る光検出装置は、第1の実施形態に係る光検出装置と比べると、積分回路10とホールド回路30との間にCDS回路20が設けられている点、および、タイミング制御回路50に替えてタイミング制御回路51が設けられている点で異なる。積分回路10、ホールド回路30および差動増幅回路40それぞれは、第1の実施形態におけるものと同様のものである。CDS回路20は、2入力2出力のフルディファレンシャルアンプA1 、容量素子C11,C12,C21およびC22、ならびに、スイッチ素子S21,S22,S31,S32,S41,S42,S51,S52,S61,S62,S71およびS72を備える。
【0033】
積分回路10のフルディファレンシャルアンプA0 の+出力端子とCDS回路20のフルディファレンシャルアンプA1 の−入力端子との間に、スイッチ素子S21、容量素子C11およびスイッチ素子S51が順に縦続接続されて設けられている。スイッチ素子S31は、スイッチ素子S21および容量素子C11の間の接続点と接地電位との間に設けられている。スイッチ素子S41は、容量素子C11およびスイッチ素子S51の間の接続点と接地電位との間に設けられている。フルディファレンシャルアンプA1 の−入力端子と+出力端子との間に、容量素子C21およびスイッチ素子S61が並列接続されて設けられている。フルディファレンシャルアンプA1 の+出力端子は、スイッチ素子S71を介して基準電位Vref に接続されている。
【0034】
積分回路10のフルディファレンシャルアンプA0 の−出力端子とCDS回路20のフルディファレンシャルアンプA1 の+入力端子との間に、スイッチ素子S22、容量素子C12およびスイッチ素子S52が順に縦続接続されて設けられている。スイッチ素子S32は、スイッチ素子S22および容量素子C12の間の接続点と接地電位との間に設けられている。スイッチ素子S42は、容量素子C12およびスイッチ素子S52の間の接続点と接地電位との間に設けられている。フルディファレンシャルアンプA1 の+入力端子と−出力端子との間に、容量素子C22およびスイッチ素子S62が並列接続されて設けられている。フルディファレンシャルアンプA1 の−出力端子は、スイッチ素子S72を介して基準電位Vref に接続されている。
【0035】
スイッチ素子S21およびS22それぞれは、タイミング制御回路51から出力される Sample1信号により開閉制御される。スイッチ素子S31およびS32それぞれは、タイミング制御回路51から出力されるClamp1信号により開閉制御される。スイッチ素子S41およびS42それぞれは、タイミング制御回路51から出力されるClamp2信号により開閉制御される。スイッチ素子S51およびS52それぞれは、タイミング制御回路51から出力される Sample2信号により開閉制御される。スイッチ素子S61およびS62それぞれは、タイミング制御回路51から出力されるReset3信号により開閉制御される。また、スイッチ素子S71およびS72それぞれは、タイミング制御回路51から出力されるReset4信号により開閉制御される。
【0036】
タイミング制御回路51は、Reset1信号、Reset2信号、 Sample1信号、Clamp1信号、Clamp2信号、Sample2信号、Reset3信号、Reset4信号、Hold信号および Shift信号それぞれを所定のタイミングで出力して、この光検出装置の動作を制御する。
【0037】
図4は、第2の実施形態に係る光検出装置の動作を説明するタイミングチャートである。Reset1信号およびReset2信号それぞれは、一定周期のパルス信号であって、互いに同一のタイミングで変化する。本実施形態に係る光検出装置は、図4(a)に示すようにReset1信号およびReset2信号それぞれの或るパルス立ち上がり時刻から次のパルス立ち上がり時刻までの期間を1サイクルとして動作し、タイミング制御回路51から出力される他の制御信号も、この1サイクルを周期として繰り返される。なお、以下では、タイミング制御回路51から出力される Shift信号は常にハイレベルであるとし、スイッチ素子S91およびS92は常に閉じているとする。
【0038】
Reset1信号およびReset2信号がハイレベルであると、スイッチ素子S01,S02,S11およびS12それぞれは閉じた状態となる。そして、フルディファレンシャルアンプA0 の−入力端子と+出力端子との間が短絡状態となって、容量素子C01は放電される。フルディファレンシャルアンプA0 の+入力端子と−出力端子との間も短絡状態となって、容量素子C02も放電される。また、フルディファレンシャルアンプA0 の2つの出力端子それぞれは基準電位Vref に設定される。
【0039】
Clamp1信号およびClamp2信号は、Reset1信号およびReset2信号と同一タイミングで変化するパルス信号である(図4(a))。Clamp1信号およびClamp2信号がハイレベルであると、スイッチ素子S31,S32,S41およびS42それぞれは閉じた状態となり、容量素子C11およびC12は放電される。
【0040】
Reset3信号およびReset4信号は、Reset1信号およびReset2信号と同一タイミングで立ち上がり、Reset1信号およびReset2信号の立ち下がり時刻から一定時間経過後に立ち下がるパルス信号である(図4(b))。Reset3信号およびReset4信号がハイレベルであると、スイッチ素子S61,S62,S71およびS72それぞれは閉じた状態となる。そして、フルディファレンシャルアンプA1 の−入力端子と+出力端子との間が短絡状態となって、容量素子C21は放電される。フルディファレンシャルアンプA1 の+入力端子と−出力端子との間も短絡状態となって、容量素子C22も放電される。また、フルディファレンシャルアンプA1 の2つの出力端子それぞれは基準電位Vref に設定される。
【0041】
Sample1信号および Sample2信号は、Reset3信号およびReset4信号を反転したパルス信号である(図4(c))。すなわち、Reset3信号およびReset4信号がハイレベルであるときに、 Sample1信号および Sample2信号はローレベルであり、スイッチ素子S21,S22,S51およびS52それぞれは開いた状態となる。
【0042】
Reset1信号およびReset2信号がローレベルになると、スイッチ素子S01,S02,S11およびS12それぞれは開いた状態となる。そして、フォトダイオードPDから出力された電流信号は容量素子C01に電荷として蓄積される。フルディファレンシャルアンプA0 の+出力端子からは、容量素子C01に蓄積された電荷に応じた電圧信号(積分信号)が出力されるとともに、フルディファレンシャルアンプA0 の−出力端子からは、その電荷の符号を反転したものに応じた電圧信号(積分信号)が出力される。
【0043】
すなわち、フルディファレンシャルアンプA0 の+出力端子から出力される電圧信号VA+は、Reset1信号およびReset2信号がハイレベルであるときには基準電位Vref であり、Reset1信号およびReset2信号がローレベルであるときには基準電位Vref から漸減していく(図4(d))。一方、フルディファレンシャルアンプA0 の−出力端子から出力される電圧信号VA-は、Reset1信号およびReset2信号がハイレベルであるときには基準電位Vref であり、Reset1信号およびReset2信号がローレベルであるときには基準電位Vref から漸増していく(図4(e))。電圧信号VA+の漸減および電圧信号VA-の漸増それぞれの速度は、互いに同一であって、フォトダイオードPDから出力される電流信号の大きさに応じたものであり、フォトダイオードPDに入力した光信号の強度に応じたものである。これら電圧信号VA+およびVA-それぞれが、積分回路10から出力される信号となる。
【0044】
Reset1信号およびReset2信号がローレベルになると同時に、Clamp1信号およびClamp2信号もローレベルとなり、スイッチ素子S31,S32,S41およびS42それぞれは開いた状態となる。Reset1信号およびReset2信号の立ち下がり時刻から一定時間経過後に、Reset3信号およびReset4信号はローレベルとなって、スイッチ素子S61,S62,S71およびS72それぞれは開いた状態となり、また、 Sample1信号および Sample2信号はハイレベルとなって、スイッチ素子S21,S22,S51およびS52それぞれは閉じた状態となる。
【0045】
この時点以降、積分回路10のフルディファレンシャルアンプA0 の2つの出力端子から出力された電圧信号VA+,VA-それぞれは、CDS回路20の容量素子C11,C12を介して、フルディファレンシャルアンプA1 の入力端子に入力する。すなわち、CDS回路20は、この時点以降における積分回路10のフルディファレンシャルアンプA0 から出力される電圧信号VA+,VA-の変動分を、VC+,VC-としてフルディファレンシャルアンプA1 の2つの出力端子から出力する(図4(f),(g))。
【0046】
Hold信号は、 Sample1信号および Sample2信号のパルス立ち上がり時刻から一定時間経過後に一定時間だけハイレベルとなるパルス信号である(図4(h))。このHold信号がハイレベルである期間に、スイッチ素子S81およびS82それぞれは閉じた状態となり、容量素子C31は、その時のフルディファレンシャルアンプA1 の+出力端子から出力される電圧信号VC+の電圧値で充電され、また、容量素子C32は、その時のフルディファレンシャルアンプA1 の−出力端子から出力される電圧信号VC-の電圧値で充電される。その後にHold信号が立ち下がった時点における容量素子C31の充電電圧値VH+および容量素子C32の充電電圧値VH-それぞれが以降も保持される(図4(i),(j))。これら電圧値VH+およびVH-それぞれが、ホールド回路30から出力される信号となる。
【0047】
容量素子C31に保持された電圧値VH+は、バッファアンプA21およびスイッチ素子S91を介して差動増幅回路40に入力し、容量素子C32に保持された電圧値VH-は、バッファアンプA22およびスイッチ素子S92を介して差動増幅回路40に入力する。そして、差動増幅回路40は、電圧値VH+から電圧値VH-を差し引いて、その結果の信号Vout を出力する(図4(k))。この信号Vout が、本実施形態に係る光検出装置から出力される信号となる。
【0048】
本実施形態に係る光検出装置では、第1の実施形態に係る光検出装置が奏する効果に加えて以下のような効果をも奏する。すなわち、CDS回路20に2入力2出力のフルディファレンシャルアンプA1 が用いられ、このフルディファレンシャルアンプA1 の各入力端子に、容量素子C11,C12を介して積分回路10のフルディファレンシャルアンプA0 の各出力端子が接続されている。CDS回路20のフルディファレンシャルアンプA1 の各出力端子それぞれから出力される電圧信号VC+,VC-は、積分回路10のフルディファレンシャルアンプA0 の各出力端子から出力される電圧信号VA+,VA-の変動に応じて、一方が漸増し他方が漸減するものであって、その増減の絶対値が互いに同程度である。また、フルディファレンシャルアンプA1 の各出力端子それぞれから出力される電圧信号VC+,VC-に重畳されるノイズは互いに同程度である。さらに、フルディファレンシャルアンプA1 の各出力端子それぞれから差動増幅回路40に到る経路上で重畳されるノイズも互いに同程度である。したがって、差動増幅回路40から出力される信号Vout は、フルディファレンシャルアンプA1 で重畳されたノイズが相殺され、差動増幅回路40に到るまでの経路上で重畳されたノイズも相殺されて、フォトダイオードPDから出力される電流信号の大きさに応じた信号のみとなり、優れたS/N比を有する。
【0049】
また、本実施形態に係る光検出装置では、フルディファレンシャルアンプA1 の2つの出力端子それぞれの電位が不定となることがあっても、CDS回路20における動作に先だってスイッチ素子S71,S72が一旦閉じられてフルディファレンシャルアンプA1 の2つの出力端子それぞれが基準電位に設定されるので、フルディファレンシャルアンプA1 から出力される電圧信号VC+,VC-それぞれは安定したものとなる。
【0050】
(第3の実施形態)
次に、本発明に係る光検出装置の第3の実施形態について説明する。図5は、第3の実施形態に係る光検出装置の回路図である。本実施形態に係る光検出装置は、M個のフォトダイオードPDが1次元アレイ状に配列された受光部を有するものである。この図に示す各ユニット1001 〜100M それぞれは、互いに同一の構成であって、第2の実施形態で説明したものと同様のフォトダイオードPD、積分回路10、CDS回路20、ホールド回路30ならびにスイッチ素子S91およびS92を備える。各ユニット1001 〜100M それぞれの2出力は、共通の差動増幅回路40に接続されている。なお、この図でも、タイミング制御回路52から出力され各ユニット1001 〜100M それぞれへ入力される制御信号の経路を省略してある。
【0051】
タイミング制御回路52は、第2の実施形態で説明したタイミング制御回路51と略同様のものであり、M個のユニット1001 〜100M それぞれの積分回路10に対して同時にReset1信号およびReset2信号を出力し、M個のユニット1001 〜100M それぞれのCDS回路20に対して同時にReset3信号、Reset4信号、Sample1信号、Sample2信号、 Clamp1信号および Clamp2信号を出力し、また、M個のユニット1001 〜100M それぞれのホールド回路30に対して同時にHold信号を出力する。
【0052】
ただし、タイミング制御回路52は、M個のユニット1001 〜100M それぞれのスイッチ素子S91およびS92に対して、Hold信号の立ち下がり時刻から次の立ち上がり時刻までの期間に順次に互いに異なるタイミングでハイレベルとなる Shift信号を出力する。
【0053】
したがって、M個のユニット1001 〜100M それぞれにおいて、積分回路10は互いに同一のタイミングで動作し、CDS回路20も互いに同一のタイミングで動作し、また、ホールド回路30も互いに同一のタイミングで動作する。これらの動作は、第2の実施形態で説明したものと同様である(図4(a)〜(j))。
【0054】
M個のユニット1001 〜100M それぞれのスイッチ素子S91およびS92は、Hold信号の立ち下がり時刻から次の立ち上がり時刻までの期間に、 Shift信号の指示に基づいて順次に閉じて、各ユニットのホールド回路30から出力された電圧信号VH+,VH-が順次に差動増幅回路40に入力する。差動増幅回路40は、電圧値VH+から電圧値VH-を差し引いて、その結果の信号Vout を出力する。すなわち、この光検出装置は、M個のユニット1001 〜100M それぞれのフォトダイオードPDに入力した光信号の強度に応じた値を1サイクルの期間内に順次に出力する。
【0055】
本実施形態に係る光検出装置は、第2の実施形態に係る光検出装置が奏する効果と同様の効果を奏する。特に、本実施形態では、M個のユニット1001 〜100M それぞれのスイッチ素子S91およびS92が Shift信号により開閉し、この開閉により差動増幅回路40に到達する信号にノイズが重畳される場合があるが、その場合であっても、差動増幅回路40から出力される信号Vout は、そのノイズが相殺されて、各フォトダイオードPDから出力される電流信号の大きさに応じた信号のみとなり、優れたS/N比を有する。
【0056】
(第4の実施形態)
次に、本発明に係る光検出装置の第4の実施形態について説明する。図6は、第4の実施形態に係る光検出装置の回路図である。本実施形態に係る光検出装置は、M行N列のフォトダイオードPDが2次元アレイ状に配列された受光部を有するものである。この図に示す各ユニット2001 〜200M それぞれは、互いに同一の構成であって、N個のフォトダイオードPD1 〜PDN 、第2の実施形態で説明したものと同様の積分回路10、CDS回路20、ホールド回路30ならびにスイッチ素子S91およびS92を備える。各ユニット2001 〜200M それぞれの2出力は、共通の差動増幅回路40に接続されている。なお、この図でも、タイミング制御回路53から出力され各ユニット2001 〜200M それぞれへ入力される制御信号の経路を省略してある。
【0057】
各ユニット2001 〜200M それぞれにおいて、N個のフォトダイオードそれぞれのアノード端子はスイッチ素子を介して積分回路10のフルディファレンシャルアンプA0 の+入力端子に接続されている。
【0058】
タイミング制御回路53は、第2の実施形態で説明したタイミング制御回路51と略同様のものであり、M個のユニット2001 〜200M それぞれの積分回路10に対して同時にReset1信号およびReset2信号を出力し、M個のユニット2001 〜200M それぞれのCDS回路20に対して同時にReset3信号、Reset4信号、Sample1信号、Sample2信号、 Clamp1信号および Clamp2信号を出力し、また、M個のユニット2001 〜200M それぞれのホールド回路30に対して同時にHold信号を出力する。
【0059】
ただし、タイミング制御回路52は、M個のユニット1001 〜100M それぞれのスイッチ素子S91およびS92に対して、Hold信号の立ち下がり時刻から次の立ち上がり時刻までの期間に順次に互いに異なるタイミングでハイレベルとなる Shift信号を出力する。また、タイミング制御回路53は、各ユニット2001 〜200M のN個のフォトダイオードPD1 〜PDN それぞれに対応するスイッチ素子を1サイクル毎に順次に閉じるためのScan信号を出力する。
【0060】
したがって、M個のユニット2001 〜200M それぞれにおいて、積分回路10は互いに同一のタイミングで動作し、CDS回路20も互いに同一のタイミングで動作し、また、ホールド回路30も互いに同一のタイミングで動作する。これらの動作は、第2の実施形態で説明したものと同様である(図4(a)〜(j))。
【0061】
M個のユニット2001 〜200M それぞれのスイッチ素子S91およびS92は、Hold信号の立ち下がり時刻から次の立ち上がり時刻までの期間に、 Shift信号の指示に基づいて順次に閉じて、各ユニットのホールド回路30から出力された電圧信号VH+,VH-が順次に差動増幅回路40に入力する。差動増幅回路40は、電圧値VH+から電圧値VH-を差し引いて、その結果の信号Vout を出力する。すなわち、この光検出装置は、M個のユニット2001 〜200M それぞれにおけるScan信号により選択された第n番目のフォトダイオードPDn に入力した光信号の強度に応じた値を1サイクルの期間内に順次に出力する。そして、次の1サイクルでは、光検出装置は、M個のユニット2001 〜200M それぞれにおける第n+1番目のフォトダイオードPDn+1 に入力した光信号の強度に応じた値を1サイクルの期間内に順次に出力する。
【0062】
本実施形態に係る光検出装置は、第3の実施形態に係る光検出装置が奏する効果と同様の効果を奏する。
【0063】
本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、第3の実施形態における各ユニット1001 〜100M や第4の実施形態における各ユニット2001 〜200M は、第2の実施形態の如くCDS回路20を含むものであったが、第1の実施形態の如くCDS回路を含まないものであってもよい。
【0064】
【発明の効果】
以上、詳細に説明したとおり、本発明によれば、積分回路に2入力2出力のディファレンシャルアンプを採用して、受光素子を一方の入力端子に接続し、この受光素子の接合容量と略等しい容量を有する付加容量素子を他方の入力端子に接続したことにより、また、CDS回路を含む場合にはCDS回路にも2入力2出力のディファレンシャルアンプを採用したことにより、差動増幅回路から出力される信号すなわち光検出装置から出力される信号は、フルディファレンシャルアンプで重畳されたノイズが相殺され、差動増幅回路に到るまでの経路上で重畳されたノイズも相殺されて、受光素子から出力される電流信号の大きさに応じた信号のみとなり、極めて優れたS/N比を有する。したがって、ノイズが極限まで小さいことが要求される放射線CT装置における放射線検出器として好適に用いられる。
【0065】
また、各動作に先だってフルディファレンシャルアンプの2つの出力端子それぞれを基準電位に設定する場合には、フルディファレンシャルアンプの2つの出力端子それぞれの電位が不定となることがあっても、フルディファレンシャルアンプから出力される積分信号の変動分それぞれは安定したものとなる。
【図面の簡単な説明】
【図1】第1の実施形態に係る光検出装置の回路図である。
【図2】第1の実施形態に係る光検出装置の動作を説明するタイミングチャートである。
【図3】第2の実施形態に係る光検出装置の回路図である。
【図4】第2の実施形態に係る光検出装置の動作を説明するタイミングチャートである。
【図5】第3の実施形態に係る光検出装置の回路図である。
【図6】第4の実施形態に係る光検出装置の回路図である。
【符号の説明】
10…積分回路、20…CDS回路、30…ホールド回路、40…差動増幅回路、50〜53…タイミング制御回路、A0 ,A1 …フルディファレンシャルアンプ。

Claims (5)

  1. 入力した光信号を電流信号に変換する受光素子を有し該電流信号を出力する受光部と、
    第1および第2の入力端子ならびに第1および第2の出力端子を有し第1の入力端子に前記受光部からの電流信号を入力する第1のフルディファレンシャルアンプと、前記受光素子の接合容量と略等しい容量を有し前記第1のフルディファレンシャルアンプの第2の入力端子に一端が接続された付加容量素子と、前記第1のフルディファレンシャルアンプの第1の入力端子と第1の出力端子との間に設けられた第1の容量素子と、前記第1の容量素子に対して並列に設けられた第1のスイッチ素子と、前記第1のフルディファレンシャルアンプの第2の入力端子と第2の出力端子との間に設けられた第2の容量素子と、前記第2の容量素子に対して並列に設けられた第2のスイッチ素子と、積分動作に先だって前記第1のフルディファレンシャルアンプの第1および第2の出力端子それぞれを基準電位に設定する第1の基準電位設定手段と、を含み、前記受光部から出力された電流信号を入力し積分して前記第1の容量素子に電荷を蓄積し、その蓄積電荷量に応じた積分信号を前記第1のフルディファレンシャルアンプの第1の出力端子から出力し、その蓄積電荷量の符号を反転したものに応じた積分信号を第1のフルディファレンシャルアンプの第2の出力端子から出力する積分回路と、
    前記積分回路の前記第1のフルディファレンシャルアンプの第1および第2の出力端子それぞれから出力された積分信号を入力し、両者の差に基づいて前記光信号の強度に応じた信号を出力する差動増幅回路と、
    を備えることを特徴とする光検出装置。
  2. 前記受光部は、M行N列にアレイ状に配列された受光素子を有し、M行それぞれについて、N個の受光素子それぞれからの電流信号を互いに異なるタイミングで順次に出力し、
    前記積分回路は、前記受光部のM行それぞれについて設けられ、
    前記差動増幅回路は、前記受光部のM行それぞれについて設けられた前記積分回路から出力された積分信号を順次に入力して、M行N列にアレイ状に配列された受光素子それぞれに入力した前記光信号の強度に応じた信号を順次に出力する、
    ことを特徴とする請求項1記載の光検出装置。
  3. 前記積分回路と前記差動増幅回路との間に設けられ、第1および第2の入力端子ならびに第1および第2の出力端子を有し第1および第2の入力端子に前記積分回路の第1および第2の出力端子からの積分信号を入力する第2のフルディファレンシャルアンプと、前記第2のフルディファレンシャルアンプの第1の入力端子と第1の出力端子との間に設けられた第1の容量素子と、前記第1の容量素子に対して並列に設けられた第1のスイッチ素子と、前記第2のフルディファレンシャルアンプの第2の入力端子と第2の出力端子との間に設けられた第2の容量素子と、前記第2の容量素子に対して並列に設けられた第2のスイッチ素子と、を含み、前記積分回路の前記第1のフルディファレンシャルアンプの第1および第2の出力端子それぞれから出力された積分信号の変動分を、前記第2のフルディファレンシャルアンプの第1および第2の出力端子それぞれから出力するCDS回路を更に備え、
    前記差動増幅回路は、前記CDS回路の前記第2のフルディファレンシャルアンプの第1および第2の出力端子それぞれから出力された積分信号の変動分を入力し、両者の差に基づいて前記光信号の強度に応じた信号を出力する、
    ことを特徴とする請求項1記載の光検出装置。
  4. 前記CDS回路は、前記積分信号の変動分を求める動作に先だって前記第2のフルディファレンシャルアンプの第1および第2の出力端子それぞれを基準電位に設定する第2の基準電位設定手段を備えることを特徴とする請求項記載の光検出装置。
  5. 前記受光部は、M行N列にアレイ状に配列された受光素子を有し、M行それぞれについて、N個の受光素子それぞれからの電流信号を互いに異なるタイミングで順次に出力し、
    前記積分回路および前記CDS回路それぞれは、前記受光部のM行それぞれについて設けられ、
    前記差動増幅回路は、前記受光部のM行それぞれについて設けられた前記CDS回路から出力された積分信号の変動分を順次に入力して、M行N列にアレイ状に配列された受光素子それぞれに入力した前記光信号の強度に応じた信号を順次に出力する、
    ことを特徴とする請求項記載の光検出装置。
JP34310398A 1998-02-12 1998-12-02 光検出装置 Expired - Fee Related JP4390881B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP34310398A JP4390881B2 (ja) 1998-12-02 1998-12-02 光検出装置
DE69940556T DE69940556D1 (de) 1998-12-02 1999-12-02 Photodetektorvorrichtung
AU14144/00A AU1414400A (en) 1998-12-02 1999-12-02 Photodetector device
EP99973121A EP1136798B1 (en) 1998-12-02 1999-12-02 Photodetector device
PCT/JP1999/006757 WO2000033038A1 (fr) 1998-12-02 1999-12-02 Photodetecteur
US09/870,642 US6455837B2 (en) 1998-02-12 2001-06-01 Photodetector apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34310398A JP4390881B2 (ja) 1998-12-02 1998-12-02 光検出装置

Publications (3)

Publication Number Publication Date
JP2000171296A JP2000171296A (ja) 2000-06-23
JP2000171296A5 JP2000171296A5 (ja) 2005-10-27
JP4390881B2 true JP4390881B2 (ja) 2009-12-24

Family

ID=18358972

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34310398A Expired - Fee Related JP4390881B2 (ja) 1998-02-12 1998-12-02 光検出装置

Country Status (6)

Country Link
US (1) US6455837B2 (ja)
EP (1) EP1136798B1 (ja)
JP (1) JP4390881B2 (ja)
AU (1) AU1414400A (ja)
DE (1) DE69940556D1 (ja)
WO (1) WO2000033038A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4119052B2 (ja) * 1999-07-16 2008-07-16 浜松ホトニクス株式会社 光検出装置
DE10160626A1 (de) * 2001-12-11 2003-06-18 Sick Ag Auswerteschaltung und Signalverarbeitungsverfahren
JP2005218052A (ja) * 2004-02-02 2005-08-11 Hamamatsu Photonics Kk 光検出装置
KR100656666B1 (ko) * 2004-09-08 2006-12-11 매그나칩 반도체 유한회사 이미지 센서
US7671460B2 (en) * 2006-01-25 2010-03-02 Teledyne Licensing, Llc Buried via technology for three dimensional integrated circuits
US7436342B2 (en) * 2007-01-30 2008-10-14 Teledyne Licensing, Llc Numerical full well capacity extension for photo sensors with an integration capacitor in the readout circuit using two and four phase charge subtraction
US7498650B2 (en) * 2007-03-08 2009-03-03 Teledyne Licensing, Llc Backside illuminated CMOS image sensor with pinned photodiode
US7923763B2 (en) * 2007-03-08 2011-04-12 Teledyne Licensing, Llc Two-dimensional time delay integration visible CMOS image sensor
US7795650B2 (en) * 2008-12-09 2010-09-14 Teledyne Scientific & Imaging Llc Method and apparatus for backside illuminated image sensors using capacitively coupled readout integrated circuits

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6226970A (ja) * 1985-07-26 1987-02-04 Nec Corp 電荷検出回路
JPH0563272A (ja) * 1991-08-31 1993-03-12 Ricoh Co Ltd 半導体レーザ駆動回路
JP3146716B2 (ja) * 1993-02-10 2001-03-19 富士電機株式会社 光電変換回路
JPH08107317A (ja) * 1994-10-05 1996-04-23 Fujitsu Ltd 電圧バッファ回路及びこれを用いた回路
JP3445407B2 (ja) * 1995-06-02 2003-09-08 浜松ホトニクス株式会社 固体撮像装置
JP3308146B2 (ja) * 1995-06-02 2002-07-29 浜松ホトニクス株式会社 固体撮像装置
JP3798462B2 (ja) 1996-04-01 2006-07-19 浜松ホトニクス株式会社 固体撮像装置
JP3825503B2 (ja) 1996-06-14 2006-09-27 浜松ホトニクス株式会社 固体撮像装置
US5793230A (en) 1997-02-26 1998-08-11 Sandia Corporation Sensor readout detector circuit

Also Published As

Publication number Publication date
WO2000033038A1 (fr) 2000-06-08
US20010040212A1 (en) 2001-11-15
EP1136798B1 (en) 2009-03-11
JP2000171296A (ja) 2000-06-23
EP1136798A4 (en) 2004-05-26
US6455837B2 (en) 2002-09-24
EP1136798A1 (en) 2001-09-26
DE69940556D1 (de) 2009-04-23
AU1414400A (en) 2000-06-19

Similar Documents

Publication Publication Date Title
JP4119052B2 (ja) 光検出装置
US6977682B2 (en) Solid-state imaging device
JP4837501B2 (ja) Ad変換回路および光検出装置
KR101488036B1 (ko) 화상 센서 판독 방법 및 디지털 카메라의 화상 센서 판독 방법
JP4463457B2 (ja) 固体撮像装置及び測距装置
JP4424796B2 (ja) 光検出装置
US6757627B2 (en) Photo-detecting apparatus
KR20060130547A (ko) 수광부 및 고체 촬상 장치
KR20070004838A (ko) 광검출 장치
JP4390881B2 (ja) 光検出装置
EP2104341B1 (en) Solid-state imaging device
KR101715960B1 (ko) 적분 회로 및 광 검출 장치
JP4589030B2 (ja) 光検出装置
KR20050094875A (ko) 광 검출장치
EP1758376B1 (en) Sensor apparatus
JP2005311542A (ja) 固体撮像装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050722

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080902

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081104

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090317

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091006

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091007

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121016

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121016

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131016

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees