WO2000033038A1

WO2000033038A1 - Photodetecteur

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Publication number: WO2000033038A1
Application number: PCT/JP1999/006757
Authority: WO
Inventors: Seiichiro Mizuno
Original assignee: Hamamatsu Photonics K.K.
Priority date: 1998-12-02
Filing date: 1999-12-02
Publication date: 2000-06-08
Also published as: AU1414400A; EP1136798A1; EP1136798A4; US20010040212A1; JP4390881B2; EP1136798B1; JP2000171296A; US6455837B2; DE69940556D1

Description

明糸田書

光検出装置

技術分野

本発明は、到達した光信号を受光素子で受光して、その光信号の強度を検出する光検出装置に関するものである。背景技術

光検出装置は、受光素子および積分回路を備え、受光素子により、入力した光信号を電流信号に変換して該電流信号を出力し、積分回路により、その受光素子から出力された電流信号を入力し積分して電圧信号を出力する。そして、この積分回路から出力された積分信号に基づいて光信号の強度が検出される。

従来の光検出装置における積分回路は、通常、 2入力 1出力のディファレンシャルアンプを備えている。すなわち、ディファレンシャルアンプの第 1の入力端子には受光素子が接続され、ディファレンシャルアンプの第 2の入力端子は基準電位とされ、ディファレンシャルアンプの第 1の入力端子と出力端子との間に容量素子とスィッチ素子とが並列に設けられている。そして、この積分回路は、スイッチ素子を閉じてディファレンシャルアンプの出力を初期化し、その後、スィツチ素子を一定期間だけ開いて受光素子から出力された電流信号を容量素子に電荷として蓄え、その容量素子に蓄えられた電荷に応じた電圧信号を出力する。また、受光素子が 1次元的または 2次元的に配置されており、入力した光信号の空間的な強度分布すなわち像を検出（撮像）することができる光検出装置（固体撮像装置）も知られている（例えば、特開平 9一 2 7 0 9 6 1号公報ゃ特開平 1 0— 4 5 2 0号公報を参照）。このような光検出装置は、受光素子の各々または受光素子の各列に対応して積分回路を備えており、この積分回路も、上述したような構成となっている。発明の開示

このような光検出装置は、例えば、放射線 C T装置における放射線検出器として用いられる。この場合、光検出装置から出力される信号は極めて優れた S /N 比を有することが要求され、ノイズは極限まで小さいことが要求される。しかしながら、従来の光検出装置は、充分な S /N比の信号を出力することができなかつた。

本発明は、上記問題点を解消する為になされたものであり、優れた S /N比の信号を出力することができる光検出装置を提供することを目的とする。

本光検出装置は、 2つの入力及び出力端子を備えるフルディファレンシャルァンプと、入力端子の一方に接続されたフォトダイオードと、入力端子の一方と出力端子の一方との間に並列接続された第 1容量素子及び第 1スィツチ素子と、入力端子の他方と出力端子の他方との間に並列接続された第 2容量素子及び第 2スィツチ素子と、出力端子の双方に接続された差動増幅回路とを備えることを特徴とする。

より好適には、本光検出装置は、入力した光信号を電流信号に変換する受光素子を有し該電流信号を出力する受光部を備える光検出装置において、（A) 第 1 および第 2の入力端子ならびに第 1および第 2の出力端子を有し第 1の入力端子に受光部からの電流信号を入力する第 1のフルディファレンシャルアンプと、受光素子の接合容量と略等しい容量を有し第 1のフルディファレンシャルアンプの第 2の入力端子に接続された付加容量素子と、第 1のフルディファレンシャルァンプの第 1の入力端子と第 1の出力端子との間に設けられた第 1の容量素子と、第 1の容量素子に対して並列に設けられた第 1のスィツチ素子と、第 1のフルディファレンシャルアンプの第 2の入力端子と第 2の出力端子との間に設けられた第 2の容量素子と、第 2の容量素子に対して並列に設けられた第 2のスィッチ素子と、を含み、受光部から出力された電流信号を入力し積分して、その積分結果に応じた積分信号を第 1のフルディファレンシャルアンプの第 1および第 2の出力端子それそれから出力する積分回路と、（B) 積分回路の第 1のフルディファレンシャルアンプの第 1および第 2の出力端子それぞれから出力された積分信号を入力し、両者の差に基づいて光信号の強度に応じた信号を出力する差動増幅回路とを備えることを特徴とする。

この光検出装置によれば、入力した光信号は、受光部の受光素子により電流信号に変換され、その電流信号は、積分回路の第 1のフルディファレンシャルアンプの第 1の入力端子に入力する。第 1および第 2のスィツチが開かれていると、入力した電流信号は、第 1の容量素子に電荷として蓄積される。第 1のフルディファレンシャルアンプの第 2の入力端子には、受光素子の接合容量と略等しい容量を有する付加容量素子が接続されているので、第 1のフルディファレンシャルアンプの第 1の出力端子からは、第 1の容量素子に蓄積された電荷に応じた積分信号が出力されるとともに、第 1のフルディファレンシャルアンプの第 2の出力端子からは、その電荷の符号を反転したものに応じた積分信号が出力される。第 1のフルディファレンシャルアンプの第 1および第 2の出力端子それぞれから出力された積分信号は差動増幅回路に入力し、差動増幅回路からは、両者の差に基づいて光信号の強度に応じた信号が出力される。この差動増幅回路から出力される信号は、ノイズ成分が相殺されて、受光部から出力ざれる電流信号の大きさに応じた信号のみとなり、優れた S /N比を有する。

また、本光検出装置では、積分回路は、積分動作に先だって第 1のフルディフアレンシャルアンプの第 1および第 2の出力端子それぞれを基準電位に設定する第 1の基準電位設定手段を備えることを特徴とする。この場合には、第 1のフルディファレンシャルアンプの 2つの出力端子それぞれの電位が不定となることがあっても、第 1のフルディファレンシャルアンプから出力される積分信号それぞれは安定したものとなる。

また、本光検出装置では、受光部は、 M行 N列にアレイ状に配列された受光素子を有し、 M行それぞれについて、 N個の受光素子それぞれからの電流信号を互いに異なるタイミングで順次に出力し、積分回路は、受光部の M行それぞれについて設けられ、差動増幅回路は、受光部の M行それそれについて設けられた積分回路から出力された積分信号を順次に入力して、 M行 N列にアレイ状に配列された受光素子それぞれに入力した光信号の強度に応じた信号を順次に出力する、ことを特徴とする。ここで、 M = N = 1である場合は、各構成要素が 1つずつ存在する場合である。 M≥ 2であって N = 1である場合は、受光部に M個の受光素子が 1次元アレイ状に配列されている場合である。 M 2であって N 2である場合は、受光部に M行 N列の受光素子が 2次元アレイ状に配列されている場合である。差動増幅回路からは、受光部の M行 N列の受光素子それそれに入力した光信号の強度に応じた信号が順次に出力される。

さらに、本光検出装置は、積分回路と差動増幅回路との間に C D S (correlated double sampling) 回路を更に備えることを特徴とする。この C D S回路は、第 1および第 2の入力端子ならびに第 1および第 2の出力端子を有し第 1および第 2の入力端子に積分回路の第 1および第 2の出力端子からの積分信号を入力する第 2のフルディファレンシャルアンプと、第 2のフルディファレンシャルアンプの第 1の入力端子と第 1の出力端子との間に設けられた第 1の容量素子と、第 1 の容量素子に対して並列に設けられた第 1のスィツチ素子と、第 2のフルディフアレンシャルアンプの第 2の入力端子と第 2の出力端子との間に設けられた第 2 の容量素子と、第 2の容量素子に対して並列に設けられた第 2のスィツチ素子と、を含み、積分回路の第 1のフルディファレンシャルアンプの第 1および第 2の出力端子それぞれから出力された積分信号の変動分を、第 2のフルディファレンシャルアンプの第 1および第 2の出力端子それぞれから出力する。また、差動増幅回路は、 C D S回路の第 2のフルディファレンシャルアンプの第 1および第 2の出力端子それそれから出力された積分信号の変動分を入力し、両者の差に基づいて光信号の強度に応じた信号を出力する。この場合にも、差動増幅回路から出力される信号は、ノイズ成分が相殺されて、受光部から出力される電流信号の大きさに応じた信号のみとなり、更に優れた S /N比を有する。

また、本光検出装置では、 C D S回路は、積分信号の変動分を求める動作に先だって第 2のフルディファレンシャルアンプの第 1および第 2の出力端子それそれを基準電位に設定する第 2の基準電位設定手段を備えることを特徴とする。この場合には、第 2のフルディファレンシャルアンプの 2つの出力端子それそれの電位が不定となることがあっても、第 2のフルディファレンシャルアンプから出力される積分信号の変動分それぞれは安定したものとなる。

また、本光検出装置では、受光部は、 M行 N列にアレイ状に配列された受光素子を有し、 M行それそれについて、 N個の受光素子それぞれからの電流信号を互いに異なるタイミングで順次に出力し、積分回路および C D S回路それぞれは、受光部の M行それぞれについて設けられ、差動増幅回路は、受光部の M行それぞれについて設けられた C D S回路から出力された積分信号の変動分を順次に入力して、 M行 N列にアレイ状に配列された受光素子それぞれに入力した光信号の強度に応じた信号を順次に出力する、ことを特徴とする。ここで、 M = N = 1である場合は、各構成要素が 1つずつ存在する場合である。 M 2であって N = lである場合は、受光部に M個の受光素子が 1次元アレイ状に配列されている場合である。 M 2であって N≥ 2である場合は、受光部に M行 N列の受光素子が 2次元アレイ状に配列されている場合である。差動増幅回路からは、受光部の M行 N 列の受光素子それぞれに入力した光信号の強度に応じた信号が順次に出力される。図面の簡単な説明

図 1は第 1の実施形態に係る光検出装置の回路図である。

図 2 A、図 2 B、図 2 C、図 2 D、図 2 E、図 2 F、図 2 Gは、第 1の実施形態に係る光検出装置の動作を説明するタイミングチャートである。

図 3は第 2の実施形態に係る光検出装置の回路図である。図 4 A、図 4 B、図 4 C、図 4 D、図 4 E、図 4 F、図 4 G、図 4 H、図 4 1、図 4 J、図 4 Kは、第 2の実施形態に係る光検出装置の動作を説明するタイミングチヤ一トである。

図 5は第 3の実施形態に係る光検出装置の回路図である。

図 6は第 4の実施形態に係る光検出装置の回路図である。

図 7はフルディファレンシャルアンプの回路図である。発明を実施するための最良の形態

以下、添付図面を参照して本発明の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。先ず、本発明を想到するに到った経緯について説明する。従来の光検出装置における主なノィズ発生箇所は積分回路におけるアンプであると考えられることから、本願発明者は、このアンプに起因するノイズを低減すべく種々の対策を行つてきた。その一方で、従来の光検出装置におけるノイズ発生箇所は、アンプだけでなく、そのアンプの出力端子に続く配線経路および後段の回路にもあることを、本願発明者は見出した。すなわち、従来の光検出装置の積分回路は 2入力 1出力のディファレンシャルアンプを用いており、このディファレンシャルアンプの唯一の出力端子から出力された電圧信号が配線経路を経て後段の回路に到達する間に、その電圧信号にノイズが重畳されてることを本願発明者は見出した。本願発明者は、このような知見に基づいて本発明を想到したものである。

(第 1の実施形態）

次に、本発明に係る光検出装置の第 1の実施形態について説明する。

図 1は、第 1の実施形態に係る光検出装置の回路図である。本実施形態に係る光検出装置は、受光素子であるフォトダイオード P D、積分回路 1 0、ホールド回路 3 0、差動増幅回路 4 0およびタイミング制御回路 5 0を備えている。なお、この図では、タイミング制御回路 5 0から出力され積分回路 1 0およびホールド回路 3 0それぞれへ入力される制御信号の経路を一部省略してある。

フォトダイオード P Dは、その力ソード端子が電源電圧 Vcc に接続されている。このフォトダイォード P Dのアノード端子から出力される電流信号を入力する積分回路 1 0は、 2入力 2出力のフルディファレンシャルアンプ AO 、容量素子 C01および C 02、スィッチ素子 S OI, S 02, S llおよび S l2、ならびに、付加容量素子 C a を備える。

フルディファレンシャルアンプ AO の一入力端子と +出力端子との間に、容量素子 C01およびスィツチ素子 S 01が並列接続されて設けられている。フルディファレンシャルアンプ AO の一入力端子は、フォトダイオード P Dのァノード端子と接続されている。フルディファレンシャルアンプ A0 の +出力端子は、スィツチ素子 S 11を介して基準電位 Vref に接続されている。

フルディファレンシャルアンプ AO の +入力端子と一出力端子との間に、容量素子 C02およびスィツチ素子 S 02が並列接続されて設けられている。フルディファレンシャルアンプ A0 の +入力端子は、付加容量素子 C a と接続されている。この付加容量素子 C a は、フォトダイオード P Dの接合容量と略等しい容量を有する。フルディファレンシャルアンプ AO の一出力端子は、スィッチ素子 S 12を介して基準電位 Vref に接続されている。

スィツチ素子 s 01および S 02それぞれは、タイミング制御回路 5 0から出力される Resetl信号により開閉制御される。また、スィッチ素子 S 11および S 12 それぞれは、タイミング制御回路 5 0から出力される Reset2信号により開閉制御される。

ホールド回路 3 0は、スィッチ素子 S 81および S 82、容量素子 C 31および C 32、ならびに、ノッファアンプ A21 および A22 を備える。スィッチ素子 S 81 は、フルディファレンシャルアンプ A0 の +出力端子とバッファアンプ A21 の入力端子との間に設けられている。容量素子 C 31は、バッファアンプ A21 の入力端子と接地電位との間に設けられている。スィッチ素子 S 82 は、フルディフアレンシャルアンプ AO の一出力端子とバッファアンプ A22 の入力端子との間に設けられている。容量素子 C 32は、バッファアンプ A22の入力端子と接地電位との間に設けられている。スィッチ素子 S 81および S 82それそれは、夕イミング制御回路 5 0から出力される Hold信号により開閉制御される。

スィッチ素子 S 91は、バッファアンプ A21の出力端子と差動増幅回路 4 0の一方の入力端子との間に設けられている。スィッチ素子 S 92 は、バッファアンプ A22 の出力端子と差動増幅回路 4 0の他方の入力端子との間に設けられている。スィッチ素子 S 91および S 92それそれは、タイミング制御回路 5 0から出力される Shift信号により開閉制御される。差動増幅回路 4 0は、スィッチ素子 S 91および S 92それぞれを介して入力した信号の差を演算して出力する。夕ィミング制御回路 5 0は、 Resetl 信号、 Reset2信号、 Hold信号および Shift 信号それぞれを所定のタイミングで出力して、この光検出装置の動作を制御する。図 2 A、図 2 B、図 2 C、図 2 D、図 2 E、図 2 F、図 2 Gは、第 1の実施形態に係る光検出装置の動作を説明するタイミングチャートである。 Resetl 信号および Reset2信号それそれは、一定周期のパルス信号であって、互いに同一のタイミングで変化する。本実施形態に係る光検出装置は、図 2 Aに示すように Resetl 信号および Reset2 信号それぞれの或るパルス立ち上がり時刻から次のパルス立ち上がり時刻までの期間を 1サイクルとして動作し、夕イミング制御回路 5 0から出力される他の制御信号も、この 1サイクルを周期として繰り返される。なお、以下では、タイミング制御回路 5 0から出力される Shift 信号は常にハイレベルであるとし、スィツチ素子 S 91および S 92は常に閉じているとする。

Resetl 信号および Reset2 信号がハイレベルであると、スィツチ素子 S 01， S 02, S 11および S 12それぞれは閉じた状態となる。そして、フルディファレンシャルアンプ AO の—入力端子と +出力端子との間が短絡状態となって、容量素子 C 01 は放電される。フルディファレンシャルアンプ A0 の +入力端子と —出力端子との間も短絡状態となって、容量素子 C 02 も放電される。また、フルディファレンシャルアンプ AO の 2つの出力端子それぞれは基準電位 Vref に設定される。

Resetl 信号および Reset2 信号が口一レベルになると、スィツチ素子 S 01, S 02, S 11および S 12それぞれは開いた状態となる。そして、フォトダイォード P Dから出力された電流信号は容量素子 C 01 に電荷として蓄積される。フルディファレンシャルアンプ AO の +出力端子からは、容量素子 C 01 に蓄積された電荷に応じた電圧信号（積分信号）が出力されるとともに、フルディファレンシャルアンプ AO の—出力端子からは、その電荷の符号を反転したものに応じた電圧信号（積分信号）が出力される。

すなわち、フルディファレンシャルアンプ AO の +出力端子から出力される電圧信号 VA+は、 Resetl信号および Reset2信号がハイレベルであるときには基準電位 Vref であり、 Resetl信号および Reset2信号が口一レベルであるときには基準電位 Vref から漸減していく（図 2 B )。一方、フルディファレンシャルアンプ A0 の—出力端子から出力される電圧信号 VA-は、 Resetl 信号および Reset2信号がハイレベルであるときには基準電位 Vref であり、 Resetl信号および Reset2 信号が口一レベルであるときには基準電位 Vref から漸増していく (図 2 C )。電圧信号 VA+の漸減および電圧信号 VA-の漸増それそれの速度は、互いに同一であって、フォトダイォード P Dから出力される電流信号の大きさに応じたものであり、フォトダイオード P Dに入力した光信号の強度に応じたものである。これら電圧信号 VA+および VA-それぞれが、積分回路 1 0から出力される信号となる。

Hold信号は、 Resetl信号および Reset2信号のパルス立ち下がり時刻から一定時間経過後に一定時間だけハイレベルとなるパルス信号である（図 2 D )。この Hold信号がハイレベルである期間に、スィツチ素子 S 81および S 82 それそれは閉じた状態となり、容量素子 C 31 は、その時のフルディファレンシャルァンプ AO の +出力端子から出力される電圧信号 VA+の電圧値で充電され、また、容量素子 C 32 は、その時のフルディファレンシャルアンプ AO の—出力端子から出力される電圧信号 VA-の電圧値で充電される。その後に Hold信号が立ち下がった時点における容量素子 C 31 の充電電圧値 VH+および容量素子 C 32 の充電電圧値 VH-それぞれが以降も保持される（図 2 E、図 2 F )。これら電圧値 V H+および VH-それぞれが、ホールド回路 3 0から出力される信号となる。

容量素子 C 31 に保持された電圧値 VH+は、バッファアンプ A21 およびスィツチ素子 S 91 を介して差動増幅回路 4 0に入力し、容量素子 C 32に保持された電圧値 VH-は、バッファアンプ A22およびスィツチ素子 S 92を介して差動増幅回路 4 0に入力する。そして、差動増幅回路 4 0は、電圧値 VH+から電圧値 V H-を差し引いて、その結果の信号 Vout を出力する（図 2 G )。この信号 Vout が、本実施形態に係る光検出装置から出力される信号となる。

以上のように本実施形態に係る光検出装置では、積分回路 1 0に 2入力 2出力のフルディファレンシャルアンプ A0 が用いられ、このフルディファレンシャルアンプ A0 の第 1の入力端子にフォトダイオード P Dが接続され、このフルディファレンシャルアンプ A0 の第 2の入力端子に、フォトダイオード P Dの接合容量と略等しい容量を有する付加容量素子 C a が接続されている。フルディファレンシャルアンプ A0 の各出力端子それぞれから出力される電圧信号 V A+, VA-は、フォトダイオード P Dから出力される電流信号の大きさに応じて、一方が漸増し他方が漸減するものであって、その増減の絶対値が互いに同程度である。また、フルディファレンシャルアンプ A0 の各出力端子それそれから出力される電圧信号 VA十， VA-に重畳されるノイズは互いに同程度である。さらに、フルディファレンシャルアンプ A0 の各出力端子それぞれから差動増幅回路 4 0に到る経路上で重畳されるノイズも互いに同程度である。したがって、差動増幅回路 4 0から出力される信号 Vout は、フルディファレンシャルアンプ A0 で重畳されたノイズが相殺され、差動増幅回路 4 0に到るまでの経路上で重畳されたノイズも相殺されて、フォトダイォード PDから出力される電流信号の大きさに応じた信号のみとなり、優れた S/N比を有する。

また、本実施形態に係る光検出装置では、フルディファレンシャルアンプ AO の 2つの出力端子それぞれの電位が不定となることがあっても、積分回路 10における積分動作に先だってスイッチ素子 Sll, S12 が一旦閉じられてフルディファレンシャルアンプ AO の 2つの出力端子それそれが基準電位に設定されるので、フルディファレンシャルアンプ AO から出力される電圧信号 VA十， VA- それそれは安定したものとなる。

(第 2の実施形態）

次に、本発明に係る光検出装置の第 2の実施形態について説明する。図 3は、第 2の実施形態に係る光検出装置の回路図である。本実施形態に係る光検出装置は、受光素子であるフォトダイオード PD、積分回路 10、 CDS (correlated double sampling) 回路 20、ホールド回路 30、差動増幅回路 40およびタイミング制御回路 5 1を備えている。なお、この図でも、タイミング制御回路 5 1 から出力され積分回路 10、 CD S回路 20およびホールド回路 30それぞれへ入力される制御信号の経路を一部省略してある。

本実施形態に係る光検出装置は、第 1の実施形態に係る光検出装置と比べると、積分回路 10とホールド回路 30との間に CD S回路 20が設けられている点、および、タイミング制御回路 50に替えて夕ィミング制御回路 51が設けられている点で異なる。積分回路 10、ホールド回路 30および差動増幅回路 40それそれは、第 1の実施形態におけるものと同様のものである。 CDS回路 20は、 2入力 2出力のフルディファレンシャルアンプ A1 、容量素子 Cll, C12, C21 および C22、ならびに、スィッチ素子 S21， S22, S31, S32, S41, S42, S51, S52, S61, S62， S 71および S 72を備える。

積分回路 10のフルディファレンシャルアンプ A0 の +出力端子と C D S回路 20のフルディファレンシャルアンプ A1 の一入力端子との間に、スイッチ素子 S21、容量素子 Cllおよびスィツチ素子 S51が順に縦続接続されて設けられている。スィッチ素子 S31 は、スィッチ素子 S21 および容量素子 C11 の間の接続点と接地電位との間に設けられている。スィッチ素子 S41 は、容量素子 C 11およびスィヅチ素子 S 51の間の接続点と接地電位との間に設けられている。フルディファレンシャルアンプ A1 の一入力端子と +出力端子との間に、容量素子 C21およびスィツチ素子 S 61が並列接続されて設けられている。フルディファレンシャルアンプ A1 の +出力端子は、スィッチ素子 S71 を介して基準電位 Vref に接続されている。

積分回路 10のフルディファレンシャルアンプ AO の一出力端子と CD S回路 20のフルディファレンシャルアンプ A1 の +入力端子との間に、スィッチ素子 S22、容量素子 C12およびスィツチ素子 S52が順に縦続接続されて設けられている。スイッチ素子 S32 は、スィッチ素子 S22および容量素子 C12 の間の接続点と接地電位との間に設けられている。スィッチ素子 S42 は、容量素子 C 12およびスィッチ素子 S 52の間の接続点と接地電位との間に設けられている。フルディファレンシャルアンプ A1 の +入力端子と—出力端子との間に、容量素子 C22およびスィツチ素子 S 62が並列接続されて設けられている。フルディファレンシャルアンプ A1 の一出力端子は、スィッチ素子 S 72 を介して基準電位 Vref に接続されている。

スィッチ素子 S21および S22それぞれは、タイミング制御回路 5 1から出力される Samplel信号により開閉制御される。スィツチ素子 S31および S32それそれは、タイミング制御回路 5 1から出力される Clampl信号により開閉制御される。スィッチ素子 S41および S42それぞれは、タイミング制御回路 5 1 から出力される Clamp2信号により開閉制御される。スィッチ素子 S51および S52 それそれは、タイミング制御回路 5 1から出力される Sample2信号により開閉制御される。スィツチ素子 S61および S62それそれは、夕イミング制御回路 5 1から出力される Reset3信号により開閉制御される。また、スィッチ素子 S71および S72それぞれは、タイミング制御回路 5 1から出力される Reset4 信号により開閉制御される。

タイミング制御回路 5 1は、 Resetl信号、 Reset2信号、 Sample 1信号、 Clamp 1 信号、 Clamp2信号、 Sample2信号、 Reset3信号、 Reset4信号、 Hold信号および Shift 信号それぞれを所定のタイミングで出力して、この光検出装置の動作を制御する。

図 4A、図 4 B、図 4 C、図 4D、図 4 E、図 4 F、図 4 G、図 4H、図 41、図 4 J、図 4Kは、第 2の実施形態に係る光検出装置の動作を説明するタイミングチャートである。 Resetl 信号および Reset2 信号それぞれは、一定周期のパルス信号であって、互いに同一のタイミングで変化する。本実施形態に係る光検出装置は、図 4 Aに示すように Resetl信号および Reset2信号それぞれの或るパルス立ち上がり時刻から次のパルス立ち上がり時刻までの期間を 1サイクルとして動作し、タイミング制御回路 5 1から出力される他の制御信号も、この 1サイクルを周期として繰り返される。なお、以下では、タイミング制御回路 5 1から出力される Shift信号は常にハイレベルであるとし、スィッチ素子 S91 および S92は常に閉じているとする。

Resetl 信号および Reset2 信号がハイレベルであると、スィツチ素子 S 01, S02, S11および S12それそれは閉じた状態となる。そして、フルディファレンシャルアンプ AO の一入力端子と +出力端子との間が短絡状態となって、容量素子 C01 は放電される。フルディファレンシャルアンプ AO の +入力端子と —出力端子との間も短絡状態となって、容量素子 C02 も放電される。また、フルディファレンシャルアンプ AO の 2つの出力端子それぞれは基準電位 Vref に設定される。

Clamp 1信号および Clamp2信号は、 Resetl信号および Reset2信号と同一夕イミングで変化するパルス信号である（図 4A)。 Clamp 1 信号および Clamp2 信号がハイレベルであると、スィッチ素子 S31, S32, S41および S42それぞれは閉じた状態となり、容量素子 C 11および C 12は放電される。

Reset3信号および Reset4信号は、 Resetl信号および Reset2信号と同一夕ィミングで立ち上がり、 Resetl 信号および Reset2 信号の立ち下がり時刻から一定時間経過後に立ち下がるパルス信号である（図 4 B )。 Reset3 信号および Reset4信号がハイレベルであると、スィッチ素子 S 61 , S 62, S 71および S 72 それぞれは閉じた状態となる。そして、フルディファレンシャルアンプ A 1 の —入力端子と +出力端子との間が短絡状態となって、容量素子 C 21 は放電される。フルディファレンシャルアンプ A 1 の +入力端子と一出力端子との間も短絡状態となって、容量素子 C 22 も放電される。また、フルディファレンシャルアンプ A 1 の 2つの出力端子それぞれは基準電位 Vref に設定される。

Sample 1信号および Sample2信号は、 Reset3信号および Reset4信号を反転したパルス信号である（図 4 C )。すなわち、 Reset3信号および Reset4信号がハイレベルであるときに、 Samplel信号および Sample2信号は口一レベルであり、スィッチ素子 S 21， S 22, S 51および S 52それぞれは開いた状態となる。

Resetl 信号および Reset2 信号が口一レベルになると、スィツチ素子 S 01， S 02, S 11および S 12それぞれは開いた状態となる。そして、フォトダイォード P Dから出力された電流信号は容量素子 C 01 に電荷として蓄積される。フルディファレンシャルアンプ AO の +出力端子からは、容量素子 C 01 に蓄積された電荷に応じた電圧信号（積分信号）が出力されるとともに、フルディファレンシャルアンプ AO の一出力端子からは、その電荷の符号を反転したものに応じた電圧信号（積分信号）が出力される。

すなわち、フルディファレンシャルアンプ AO の +出力端子から出力される電圧信号 VA+は、 Resetl信号および Reset2信号がハイレベルであるときには基準電位 Vref であり、 Resetl信号および Reset2信号が口一レベルであるときには基準電位 Vref から漸減していく（図 4 D )。一方、フルディファレンシャルアンプ AO の—出力端子から出力される電圧信号 VA-は、 Resetl 信号および Reset2信号がハイレベルであるときには基準電位 Vref であり、 Resetl信号および Reset2信号がローレベルであるときには基準電位 Vref から漸増していく (図 4 E)。電圧信号 VA+の漸減および電圧信号 VA-の漸増それそれの速度は、互いに同一であって、フォトダイオード PDから出力される電流信号の大きさに応じたものであり、フォトダイオード P Dに入力した光信号の強度に応じたものである。これら電圧信号 VA+および VA-それぞれが、積分回路 10から出力される信号となる。

Resetl信号および Reset2信号が口一レベルになると同時に、 Clampl信号および Clamp2信号も口一レベルとなり、スィッチ素子 S31, S32, S41および S42それぞれは開いた状態となる。 Resetl信号および Reset2信号の立ち下がり時刻から一定時間経過後に、 Reset3信号および Reset4信号はローレベルとなって、スイッチ素子 S61， S62, S71および S72それぞれは開いた状態となり、また、 Samplel信号および Sample2信号はハイレベルとなって、スイツチ素子 S21, S22, S51および S52それぞれは閉じた状態となる。

この時点以降、積分回路 10のフルディファレンシャルアンプ AO の 2つの出力端子から出力された電圧信号 VA+, VA-それぞれは、 CD S回路 20の容量素子 C 11， C12 を介して、フルディファレンシャルアンプ A1 の入力端子に入力する。すなわち、 CDS回路 20は、この時点以降における積分回路 10のフルディファレンシャルアンプ AO から出力される電圧信号 VA+, VA-の変動分を、 VC十， VC-としてフルディファレンシャルアンプ A1 の 2つの出力端子から出力する（図 4 F、図 4 G)。

Hold信号は、 Samplel信号および Sample2信号のパルス立ち上がり時刻から一定時間経過後に一定時間だけハイレベルとなるパルス信号である（図 4 H)。この Hold信号がハイレベルである期間に、スィッチ素子 S81および S82 それぞれは閉じた状態となり、容量素子 C 31 は、その時のフルディファレンシャルアンプ A l の +出力端子から出力される電圧信号 VC+の電圧値で充電され、また、容量素子 C 32 は、その時のフルディファレンシャルアンプ A1 の一出力端子から出力される電圧信号 VC-の電圧値で充電される。その後に Hold信号が立ち下がった時点における容量素子 C 31の充電電圧値 V H+および容量素子 C 32 の充電電圧値 VH-それぞれが以降も保持される（図 4 1、図 4 J )。これら電圧値 VH+および VH-それぞれが、ホールド回路 3 0から出力される信号となる。容量素子 C 31 に保持された電圧値 VH+は、バッファアンプ A21 およびスィツチ素子 S 91 を介して差動増幅回路 4 0に入力し、容量素子 C 32に保持された電圧値 VH-は、バッファアンプ A22およびスィツチ素子 S 92を介して差動増幅回路 4 0に入力する。そして、差動増幅回路 4 0は、電圧値 VH+から電圧値 V H-を差し引いて、その結果の信号 Vout を出力する（図 4 K )。この信号 Vout が、本実施形態に係る光検出装置から出力される信号となる。

本実施形態に係る光検出装置では、第 1の実施形態に係る光検出装置が奏する効果に加えて以下のような効果をも奏する。すなわち、 C D S回路 2 0に 2入力 2出力のフルディファレンシャルアンプ A 1 が用いられ、このフルディファレンシャルアンプ A 1 の各入力端子に、容量素子 C ll， C 12 を介して積分回路 1 0のフルディファレンシャルアンプ AO の各出力端子が接続されている。 C D S回路 2 0のフルディファレンシャルアンプ A 1 の各出力端子それぞれから出力される電圧信号 VC+, VC-は、積分回路 1 0のフルディファレンシャルアンプ A0 の各出力端子から出力される電圧信号 VA十， VA-の変動に応じて、一方が漸増し他方が漸減するものであって、その増減の絶対値が互いに同程度である。また、フルディファレンシャルアンプ A 1 の各出力端子それぞれから出力される電圧信号 VC+, VC-に重畳されるノイズは互いに同程度である。さらに、フルディファレンシャルアンプ A 1 の各出力端子それぞれから差動増幅回路 4 0 に到る経路上で重畳されるノイズも互いに同程度である。したがって、差動増幅回路 4 0から出力される信号 Vout は、フルディファレンシャルアンプ A 1 で重畳されたノイズが相殺され、差動増幅回路 40に到るまでの経路上で重畳されたノイズも相殺されて、フォトダイォ一ド PDから出力される電流信号の大きさに応じた信号のみとなり、優れた S/N比を有する。

また、本実施形態に係る光検出装置では、フルディファレンシャルアンプ A1 の 2つの出力端子それぞれの電位が不定となることがあっても、 CD S回路 20 における動作に先だってスイッチ素子 S71, S72 が一旦閉じられてフルディフアレンシャルアンプ A1 の 2つの出力端子それぞれが基準電位に設定されるので、フルディファレンシャルアンプ A1 から出力される電圧信号 VC+， VC-それぞれは安定したものとなる。

(第 3の実施形態）

次に、本発明に係る光検出装置の第 3の実施形態について説明する。図 5は、第 3の実施形態に係る光検出装置の回路図である。本実施形態に係る光検出装置は、 M個のフォトダイォード PDが 1次元アレイ状に配列された受光部を有するものである。この図に示す各ユニット 100 , 〜100_M それぞれは、互いに同一の構成であって、第 2の実施形態で説明したものと同様のフォトダイオード PD、積分回路 10、 CDS回路 20、ホールド回路 30ならびにスィッチ素子 S91および S92を備える。各ユニット 100, 〜100_M それぞれの 2出力は、共通の差動増幅回路 40に接続されている。なお、この図でも、タイミング制御回路 52から出力され各ユニット 1 00 i 〜100_M それそれへ入力される制御信号の経路を省略してある。

タイミング制御回路 52は、第 2の実施形態で説明したタイミング制御回路 5 1と略同様のものであり、 M個のユニット 100, 〜1 00_M それそれの積分回路 10に対して同時に Resetl信号および Reset2信号を出力し、 M個のュニット l O Oi 〜100_M それぞれの CD S回路 20に対して同時に Reset3信号、 Reset4信号、 Samplel信号、 Sample2信号、 Clampl信号および Clamp 2信号を出力し、また、 M個のユニット 1 00, 〜1 00_M それぞれのホールド回路 30に対して同時に Hold信号を出力する。

ただし、タイミング制御回路 52は、 M個のユニット 1 00, 〜100_M それそれのスィッチ素子 S91 および S92 に対して、 Hold信号の立ち下がり時刻から次の立ち上がり時刻までの期間に順次に互いに異なるタイミングでハイレべルとなる Shift信号を出力する。

したがって、 M個のュニヅト 100 , 〜 100_M それぞれにおいて、積分回路 10は互いに同一のタイミングで動作し、 CD S回路 20も互いに同一のタイミングで動作し、また、ホールド回路 30も互いに同一のタイミングで動作する。これらの動作は、第 2の実施形態で説明したものと同様である（図 4 A〜図 4 J)。

M個のユニット l O Ot 〜100_M それぞれのスィッチ素子 S 91 および S 92 は、 Hold信号の立ち下がり時刻から次の立ち上がり時刻までの期間に、 Shift 信号の指示に基づいて順次に閉じて、各ュニッ卜のホールド回路 30から出力された電圧信号 VH+， VH-が順次に差動増幅回路 40に入力する。差動増幅回路 40は、電圧値 VH+から電圧値 VH-を差し引いて、その結果の信号 Vout を出力する。すなわち、この光検出装置は、 M個のユニット 100! 〜100_M それそれのフォトダイオード P Dに入力した光信号の強度に応じた値を 1サイクルの期間内に順次に出力する。

本実施形態に係る光検出装置は、第 2の実施形態に係る光検出装置が奏する効果と同様の効果を奏する。特に、本実施形態では、 M個のュニット 100, 〜 100M それそれのスィッチ素子 S91および S92が Shift信号により開閉し、この開閉により差動増幅回路 40に到達する信号にノイズが重畳される場合があるが、その場合であっても、差動増幅回路 40から出力される信号 Vout は、そのノィズが相殺されて、各フォトダイオード P Dから出力される電流信号の大きさに応じた信号のみとなり、優れた S/N比を有する。

(第 4の実施形態）

次に、本発明に係る光検出装置の第 4の実施形態について説明する。図 6は、第 4の実施形態に係る光検出装置の回路図である。本実施形態に係る光検出装置は、 M行 N列のフォトダイオード P Dが 2次元ァレィ状に配列された受光部を有するものである。この図に示す各ユニット 200 , 〜200_M それそれは、互いに同一の構成であって、 N個のフォトダイオード PDi 〜PD_N 、第 2の実施形態で説明したものと同様の積分回路 10、 CD S回路 20、ホールド回路 3 0ならびにスィツチ素子 S91および S92を備える。各ュニット 200₁ 〜20 0„ それぞれの 2出力は、共通の差動増幅回路 40に接続されている。なお、この図でも、タイミング制御回路 53から出力され各ユニット 200 t 〜20 0_M それぞれへ入力される制御信号の経路を省略してある。

各ユニット 200, 〜 200_M それぞれにおいて、 N個のフォトダイオードそれぞれのアノード端子はスィツチ素子を介して積分回路 10のフルディファレンシャルアンプ AO の +入力端子に接続されている。

タイミング制御回路 53は、第 2の実施形態で説明したタイミング制御回路 5 1と略同様のものであり、 M個のユニット 200, 〜200_M それそれの積分回路 10に対して同時に Resetl信号および Reset2信号を出力し、 M個のュニット 20 th 〜200_M それぞれの CD S回路 20に対して同時に Reset3信号、 Reset4信号、 Samplel信号、 Sample2信号、 Clampl信号および Clamp 2信号を出力し、また、 M個のユニット— S O Ch 〜200_M それぞれのホールド回路 30に対して同時に Hold信号を出力する。

ただし、タイミング制御回路 52は、 M個のユニット 1 0 C 〜100_M それそれのスィツチ素子 S91 および S92 に対して、 Hold信号の立ち下がり時刻から次の立ち上がり時刻までの期間に順次に互いに異なるタイミングでハイレべルとなる Shift信号を出力する。また、タイミング制御回路 53は、各ュニット 201^ 〜200_M の N個のフォトダイオード PDi 〜PD_N それぞれに対応するスィツチ素子を 1サイクル毎に順次に閉じるための Scan信号を出力する。

したがって、 M個のュニット 200 , 〜 200_M それそれにおいて、積分回路 10は互いに同一のタイミングで動作し、 CDS回路 20も互いに同一のタイミングで動作し、また、ホールド回路 30も互いに同一のタイミングで動作する。これらの動作は、第 2の実施形態で説明したものと同様である（図 4 A〜図 4 J)。

M個のユニット S O Ch 〜200_M それそれのスィッチ素子 S 91 および S 92 は、 Hold信号の立ち下がり時刻から次の立ち上がり時刻までの期間に、 Shift 信号の指示に基づいて順次に閉じて、各ュニッ卜のホールド回路 30から出力された電圧信号 VH+, VH-が順次に差動増幅回路 40に入力する。差動増幅回路 40は、電圧値 VH+から電圧値 VH-を差し引いて、その結果の信号 Vout を出力する。すなわち、この光検出装置は、 M個のユニット 20 CK 〜200_M それぞれにおける Scan信号により選択された第 n番目のフォトダイオード PD_n に入力した光信号の強度に応じた値を 1サイクルの期間内に順次に出力する。そして、次の 1サイクルでは、光検出装置は、 M個のユニット 20 〜200_M それそれにおける第 n+ 1番目のフォトダイォード PD_{n+ 1} に入力した光信号の強度に応じた値を 1サイクルの期間内に順次に出力する。

本実施形態に係る光検出装置は、第 3の実施形態に係る光検出装置が奏する効果と同様の効果を奏する。

本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、第 3の実施形態における各ユニット 100 , 〜1 00_M や第 4の実施形態における各ユニット 20 〜200_M は、第 2の実施形態の如く CD S 回路 20を含むものであつたが、第 1の実施形態の如く CD S回路を含まないものであってもよい。

なお、 2入力 2出力のディファレンシャルアンプは、例えば、 IEEE JOURNAL OF SOLID STATE CIRCUITS, Vol.34, No.5, 1999, pp.599-606に記載されており、 2入力 2出力のディファレンシャルアンプ AO (A 1) の一例を図 7に示す。図中において、入力端子は V i⁺及び V i—とし、出力端子は Vo+及び Vo —とする。電源ライン Vd dとグランドとの間には、 P型 MOSFET及び N型 M O S F E T及び容量素子を図示の如く接続してなる。

以上、詳細に説明したとおり、本装置によれば、積分回路に 2入力 2出力のディファレンシャルアンプを採用して、受光素子を一方の入力端子に接続し、この受光素子の接合容量と略等しい容量を有する付加容量素子を他方の入力端子に接続したことにより、また、 C D S回路を含む場合には C D S回路にも 2入力 2出力のディファレンシャルアンプを採用したことにより、差動増幅回路から出力される信号すなわち光検出装置から出力される信号は、フルディファレンシャルァンブで重畳されたノイズが相殺され、差動増幅回路に到るまでの経路上で重畳されたノイズも相殺されて、受光素子から出力される電流信号の大きさに応じた信号のみとなり、極めて優れた S /N比を有する。したがって、ノイズが極限まで小さいことが要求される放射線 C T装置における放射線検出器として好適に用いられる。

また、各動作に先だってフルディファレンシャルアンプの 2つの出力端子それそれを基準電位に設定する場合には、フルディファレンシャルアンプの 2つの出力端子それぞれの電位が不定となることがあっても、フルディファレンシャルァンプから出力される積分信号の変動分それぞれは安定したものとなる。産業上の利用可能性

本発明は、光検出装置に利用することができる。

Claims

言青求の範囲

1 . 入力した光信号を電流信号に変換する受光素子を有し該電流信号を出力する受光部を備えた光検出装置において、

( A ) 第 1および第 2の入力端子ならびに第 1および第 2の出力端子を有し第 1の入力端子に前記受光部からの電流信号を入力する第 1のフルディファレンシャルアンプと、前記受光素子の接合容量と略等しい容量を有し前記第 1のフルディファレンシャルアンプの第 2の入力端子に接続された付加容量素子と、前記第 1のフルディファレンシャルアンプの第 1の入力端子と第 1の出力端子との間に設けられた第 1の容量素子と、前記第 1の容量素子に対して並列に設けられた第 1のスイッチ素子と、前記第 1のフルディファレンシャルアンプの第 2の入力端子と第 2の出力端子との間に設けられた第 2の容量素子と、前記第 2の容量素子に対して並列に設けられた第 2のスィツチ素子とを含み、前記受光部から出力された電流信号を入力し積分して、その積分結果に応じた積分信号を前記第 1のフルディファレンシャルアンプの第 1および第 2の出力端子それそれから出力する積分回路と、

( B ) 前記積分回路の前記第 1のフルディファレンシャルアンプの第 1および第 2の出力端子それぞれから出力された積分信号を入力し、両者の差に基づいて前記光信号の強度に応じた信号を出力する差動増幅回路と、

を備えることを特徴とする光検出装置。

2 . 前記積分回路は、積分動作に先だって前記第 1のフルディファレンシャルアンプの第 1および第 2の出力端子それそれを基準電位に設定する第 1の基準電位設定手段を備えることを特徴とする請求の範囲第 1項記載の光検出装置。

3 . 前記受光部は、 M行 N列にアレイ状に配列された受光素子を有し、 M行それぞれについて、 N個の受光素子それぞれからの電流信号を互いに異なるタイミングで順次に出力し、

前記積分回路は、前記受光部の M行それぞれについて設けられ、前記差動増幅回路は、前記受光部の M行それぞれについて設けられた前記積分回路から出力された積分信号を順次に入力して、 M行 N列にアレイ状に配列された受光素子それぞれに入力した前記光信号の強度に応じた信号を順次に出力することを特徴とする請求の範囲第 1項記載の光検出装置。

4 . 前記積分回路と前記差動増幅回路との間に設けられ、第 1および第 2の入力端子ならびに第 1および第 2の出力端子を有し第 1および第 2の入力端子に前記積分回路の第 1および第 2の出力端子からの積分信号を入力する第 2のフルディファレンシャルアンプと、前記第 2のフルディファレンシャルアンプの第 1 の入力端子と第 1の出力端子との間に設けられた第 1の容量素子と、前記第 1の容量素子に対して並列に設けられた第 1のスィッチ素子と、前記第 2のフルディファレンシャルアンプの第 2の入力端子と第 2の出力端子との間に設けられた第 2の容量素子と、前記第 2の容量素子に対して並列に設けられた第 2のスィツチ素子と、を含み、前記積分回路の前記第 1のフルディファレンシャルアンプの第 1および第 2の出力端子それそれから出力された積分信号の変動分を、前記第 2 のフルディファレンシャルアンプの第 1および第 2の出力端子それぞれから出力する C D S回路を更に備え、

前記差動増幅回路は、前記 C D S回路の前記第 2のフルディファレンシャルァンプの第 1および第 2の出力端子それぞれから出力された積分信号の変動分を入力し、両者の差に基づいて前記光信号の強度に応じた信号を出力することを特徴とする請求の範囲第 1項記載の光検出装置。

5 . 前記 C D S回路は、前記積分信号の変動分を求める動作に先だって前記第 2のフルディファレンシャルアンプの第 1および第 2の出力端子それぞれを基準電位に設定する第 2の基準電位設定手段を備えることを特徴とする請求の範囲第 4項記載の光検出装置。

6 . 前記受光部は、 M行 N列にアレイ状に配列された受光素子を有し、 M行それぞれについて、 N個の受光素子それぞれからの電流信号を互いに異なるタイミングで順次に出力し、

前記積分回路および前記 C D S回路それぞれは、前記受光部の M行それぞれについて設けられ、

前記差動増幅回路は、前記受光部の M行それぞれについて設けられた前記 C D S回路から出力された積分信号の変動分を順次に入力して、 M行 N列にアレイ状に配列された受光素子それぞれに入力した前記光信号の強度に応じた信号を順次に出力することを特徴とする請求の範囲第 4項記載の光検出装置。

7 . 2つの入力及び出力端子を備えるフルディファレンシャルアンプと、前記入力端子の一方に接続されたフォトダイオードと、前記入力端子の一方と前記出力端子の一方との間に並列接続された第 1容量素子及び第 1スィツチ素子と、前記入力端子の他方と前記出力端子の他方との間に並列接続された第 2容量素子及び第 2スィツチ素子と、前記出力端子の双方に接続された差動増幅回路とを備えることを特徴とする光検出装置。