JP4368302B2

JP4368302B2 - 電源から遮断された状態の間にｅｅｐｒｏｍをイネーブルに保持するためのシステム

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Publication number: JP4368302B2
Application number: JP2004502157A
Authority: JP
Inventors: テスティン，ウィリアム，ジョン
Original assignee: Thomson Licensing SAS
Current assignee: Thomson Licensing SAS
Priority date: 2002-04-29
Filing date: 2003-04-23
Publication date: 2009-11-18
Anticipated expiration: 2023-04-23
Also published as: EP1499980B1; EP1499980A4; MXPA04010814A; AU2003221765A1; US20030204776A1; KR100988097B1; US7249282B2; WO2003094002A1; CN100405331C; CN1650271A; KR20040111553A; EP1499980A1; JP2005524172A

Description

本発明は、電子システムにおけるデータストレージに関し、より詳細には、停電を受けるシステムにおけるデータの記憶に関する。

本出願は、ＷｉｌｌｉａｍＪｏｈｎＴｅｓｔｉｎの名で２００２年４月２９日に提出された米国仮出願シリアル番号６０／３７６，４４３、及び２００３年１月９日に提出された米国特許出願１０／３３９，４２１の優先権を主張するものである。

テレビジョンは、典型的に、停電の場合のセットの最後の動作状態を覚えていない。したがって、停電の発生は、停電の時にテレビジョンが有していた同じ状態にテレビジョンを回復するためのセットの再プログラミングを必要とする場合がある。記憶されない場合があるデータ部分の１つは、日付であり、この日付は、クロックにより典型的にカウントされている。金銭の節約のため、クロックは、それ自身の電源を有しておらず、このため、クロックは、停電に応じて現在の時間を失う。停電の後にテレビジョン受像機の状態の回復に有効な場合がある他のデータ部分には、セットのオン状態又はオフ状態のようなオーディオボリュームレベル及びチャネルがある。

１つの従来のスキームでは、停電の間に受像機のマイクロプロセッサからのデータを記憶するため、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ−ＯｎｌｙＭｅｍｏｒｙ）が使用されている。ビデオプロセッサ及びＥＥＰＲＯＭは、不揮発性メモリへのデータ転送が起こるまでエネルギーが供給される。ビデオプロセッサの処理能力が高精細テレビジョンを提供するために向上するにつれて、不揮発性メモリにデータを転送するために必要とされる各種エレメントにエネルギーを供給するコストも増加する。

改善されたデータストレージ装置が望まれる。

ＥＥＰＲＯＭは、揮発性の入力データバッファと不揮発性のデータ記憶領域とを含んでいる場合がある。ＥＥＰＲＯＭの不揮発性の部分へのデータの転送のために必要とされる時間は、バッファにデータを記憶するために必要とされる時間に、バッファから不揮発性記憶領域にデータを転送するために必要とされる時間を加えた合計を含んでいる。

本発明の態様によれば、停電を感知して、記憶すべきデータをプロセッサからＥＥＰＲＯＭのバッファに転送するために必要とされるだけの間、停電の発生に応じてシステムのプロセッサに電力が印加される。電力は、データ転送のために必要とされる最少時間のみの間に比較的高出力のプロセッサに供給され、比較的低出力のＥＥＰＲＯＭは、ＥＥＰＲＯＭのバッファから不揮発性の記憶部分にデータの転送を完了するための更なる時間の長さの間に動作状態に保持することができる。

本発明の態様に係るビデオディスプレイのデータストレージ装置は、正常動作の間、ビデオディスプレイの動作パラメータを制御するために使用されるデータを含む揮発性メモリを備えている。バッファメモリは、揮発性メモリの出力に接続される入力を有している。不揮発性メモリは、バッファメモリの出力に接続される入力を有している。検出器は、電力の損失を検出し、電力の損失が検出されたとき、揮発性メモリからバッファメモリへの第一のデータ転送を開始し、第一のデータ転送が完了した後に第二のデータ転送の少なくとも一部が起こるように、バッファメモリから不揮発性メモリへの第二のデータ転送を開始する。第二のデータ転送部分の間、揮発性メモリが電源から遮断された状態にあるように、第一の電源は、第一のデータ転送の間、揮発性メモリに電圧を印加する。第二のデータ転送が完了された後、不揮発性メモリが電源から遮断された状態にあるように、第二の電源は、第二のデータ転送部分の間、不揮発性メモリに電圧を印加する。本発明の態様に係る好適な実施の形態では、不揮発性メモリは、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ−ＯｎｌｙＭｅｍｏｒｙ）を備えている。本発明の別の態様によれば、第二のデータ転送が完了した後、バッファメモリが電源から遮断された状態にあるように、第二の電源は、該第二のデータ転送部分の間にバッファメモリに電圧を印加する。

図１ａは、本発明の態様に係る、ビデオ又はテレビジョン装置の一部１０に関する簡略化されたブロック図であり、ここでは、受像管２は、ブロック３として例示されるアナログビデオ処理からの信号を受けて表示し、スピーカ４は、オーディオプロセッサ５により生成されたアナログ信号から音を生成する。チューナ６は、視聴されるべきチャネルを受ける。また、図１ａでは、ポート１２を経由してブロック１４に電力が供給され、このブロックは、メインスイッチモード電源を表している。電源１４は、装置の様々な部分にエネルギーを供給するため、−５ボルト、１２ボルト、及び３３ボルトを含む様々な直流出力電圧を生成する。また、電源１４は、ポート１４０１で６ボルト出力を生成し、ポート１４０２での電圧を感知する。メインスイッチモード電源１４の６ボルト出力は、装置の部分についてエネルギー供給電圧を生成するため、ポート１４０１から５ボルトリニアレギュレータ１６、３．３ボルトスイッチモード電源１８、２．５ボルトスイッチモード電源２０、及び１．８ボルトスイッチモード電源２２に印加される。

また、図１ａでは、参照符号２４として例示され、命令のセットを使用するプロセッサは、スイッチモード電源１８及び２２のそれぞれからの１．８ボルト及び３．３ボルトの電圧の印加を受け、ローカルバス３２を経由してビデオ転送及びメモリインタフェース集積回路２８を通してアクセス可能な関連される揮発性のランダムアクセスＳＤＲＡＭメモリ（ＲＡＭ）２４Ｍｅｍを使って、デジタルテレビジョン装置のための主要な制御処理を実行する。メモリブロック２４Ｍｅｍは、ローカルデータバス３２のマイクロプロセッサ２４の出力バッファであると考えられる場合がある。マイクロプロセッサ２４は、ユーザにより決定された特定のチャネルを受信するようにチューナ６に命令する。選択されたチャネルで受信された信号は、残留側波帯（ＶＳＢ）ブロック９８に印加され、このＶＳＢブロックは、高精細ＡＴＳＣ（ＡｄｖａｎｃｅｄＴｅｌｅｖｉｓｉｏｎＳｙｓｔｅｍＣｏｍｍｉｔｔｅｅ）又は２Ｈ信号を集積回路２８にパス９６を経由して結合し、集積回路２６にパス９７を経由して直接印加するために標準精細（ＮＴＳＣ）信号をデジタル化する。集積回路２８は、ＶＳＢブロック９８から処理された情報を受ける。集積回路２６は、オーディオ、２Ｈビデオ及び制御パラメータを生成するため、デジタル化された１Ｈ標準精細信号を処理する。また、集積回路（ＩＣ）２６は、オーディオ、２Ｈビデオ及び制御パラメータを生成するため、ＭＰＥＧ（ＭｏｖｉｎｇＰｉｃｔｕｒｅｓ（画像符号化）ＥｘｐｅｒｔｓＧｒｏｕｐ）信号を処理するために集積回路２８と共に動作する。どのソースからであっても、オーディオ信号は、ＭＰＥＧＩＣ２６からオーディオプロセッサブロック５にパス９４を経由して印加され、ビデオ信号は、ビデオプロセッサブロック３にパス９３を経由して印加される。オーディオボリューム、チャネル分離等のようなオーディオ制御パラメータは、オーディオプロセッサに結合される。集積回路２６は、３．３ボルト及び２．５ボルトをスイッチモード電源１８及び２０のそれぞれから受ける。集積回路２８は、３．３ボルト及び２．５ボルトをスイッチモード電源１８及び２０のそれぞれから受け、装置のためにビデオ処理を実行する。ＡＬＴＥＲＡ社のＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）は、ブロック３０として例示されている。このＡＬＴＥＲＡ社のＦＰＧＡは、商品名ＥＰＩＫ３０ＷＣ２０８−３を有しているが、他のタイプ又はブランドのＦＰＧＡが使用される場合がある。ＦＰＧＡ３０は、スイッチモード電源１８及び２０のそれぞれから３．３ボルト及び２．５ボルトでエネルギーの供給を受ける。ＦＰＧＡ３０は、図示されていない信号パスを経由してロジックの残りを相互に接続するため、ゲート形式での「グルー」ロジックエレメントを含んでいる。ブロック２４，２６，２８及び３０は、参照符号３２で示されるローカルデータバスに接続される。

図１ａのリニアレギュレータ１６により生成される５ボルトの電圧の印加は、整流器すなわち参照符号３４として例示されるダイオードを経由してストレージキャパシタ３６に印加される。ブロック４０として例示されるＥＥＰＲＯＭの電力制御スイッチは、キャパシタ３６の両端に現れる電圧により印加され、このキャパシタは、正常の状況下では、リニアレギュレータ１６により生成された５ボルトの電圧の印加により保持される。ＥＥＰＲＯＭの電力制御スイッチ４０は、パス４２を経由してＦＰＧＡ３０から印加されるＥＥＰＲＯＭ＿ＥＮ信号の状態により制御され、ＥＥＰＲＯＭ４４をイネーブル状態にするためにパス４１を経由して電力を供給する。ＥＥＰＲＯＭ４４は、Ｉ^２Ｃバス９９及び集積回路２８を経由してバス３２に接続され、マイクロプロセッサ２４と関連される揮発性メモリ２４Ｍｅｍに効果的に接続されている。結果として、ＥＥＰＲＯＭ４４は、パワーロスの場合に記憶すべきデータを受けることが可能である。

本発明の１実施の形態におけるＥＥＰＲＯＭ４４は、ＳＴ社により製造されるＭ２４Ｃ６４−ＷＭＮ６Ｔタイプであるが、他のタイプが使用される場合がある。図１ｂは、図１ａのＥＥＰＲＯＭ４４の幾つかの詳細を例示している。図１ｂでは、ＥＥＰＲＯＭ４４は、電源の電力又は電位をパス４１から受け、該電源の電力をバッファ５０及び不揮発性ストレージ５２に共通に印加する。バッファ５０は、図１ａのプロセッサ２４により命令されたときにそこからデータを受け、不揮発性メモリ又はストレージ５２のポート５２_１に第二のポート５０_２からデータを送出するため、２つのワイヤＩ^２Ｃバス９９に接続されるポート５０_１を有している。説明されたように、バッファ５０が記憶すべきデータを受ける又は受信する時間と、バッファ５０に記憶されているデータが不揮発性ストレージ５２に完全に転送される後の時間との間にはタイムラグが存在する。

図１ａにおけるブロック４８として例示されている停電感知構成は、全体の停電を予期する信号を生成するため、メインスイッチモード電源１４のポート１４０２に接続されている。出力ポート１４０２での電圧は、通常の状況下では、例として６ボルトとされる。スイッチモード電源１４のポート１４０２での６ボルト電源の電圧が、たとえば５．５ボルトとされる所与の値を超える限り、電源がＯＮであるとされ、停電感知構成４８は、第一の状態の制御信号を生成する。しかし、電圧が所与の値よりも下になるとき、検出器３４は、完全な停電に準備して、保存すべきデータの記憶を開始するため、マイクロプロセッサ２４の割込み（ＩＮＴ）端子に送出される信号を生成する。

図２は、図１ａのＥＥＰＲＯＭパワースイッチ４０の簡略化された概念図である。図２では、ＰＮＰトランジスタ２１０のエミッタは、ダイオードすなわち整流器３４のカソードに接続され、ストレージキャパシタ３６の電流が流れる端子に接続されている。トランジスタ２１０が導通状態であるとき、キャパシタの電圧に近い電圧は、参照符号２１２として一般的に示される分圧器の両端に印加され、この分圧器は、抵抗２１４及び２１６の直列接続、並びにタップ２１２ｔを含んでいる。タップ２１２ｔにある電圧は、キャパシタ２１８によりフィルタリングされる。抵抗２１４の値は、キャパシタ２１８の突入電流を制限するために選択される。キャパシタ２１８の両端の電圧は、その電圧印加のためにＥＥＰＲＯＭ４４のＶ_ＣＣ入力ポート（図１ａ）に印加される。図２の構成では、トランジスタ２１０は、ＮＰＮトランジスタ２２０が導通状態にあるときにのみイネーブルにされる。トランジスタ２２０は、そのエミッタが接地されており、そのコレクタが抵抗２２２を経由してキャパシタ３６に接続されている。トランジスタ２２０のコレクタの電圧は、抵抗２２４によりトランジスタ２１０のベースに伝達される。図１ａのＦＰＧＡ３０からのＥＥＰＲＯＭ＿ＥＮ信号は、図２のパス４２及び抵抗２２６を経由して、トランジスタ２２０のベースに印加される。プルアップ抵抗２２８は、高インピーダンス又は「トリステート」インピーダンスがパス４２に印加されているインターバルの間、トランジスタ２２０のベースを正に引き上げる。トリステートの状態は、ＦＰＧＡ３０への電源が１ボルトのような所与の値よりも下に降下したときに生じる。したがって、トランジスタ２２０、及び結果的にトランジスタ２１０は、正電圧（論理「１」又は論理「ハイ」）がパス４２にわたり印加されたとき、又はパス４２がトリステートにあるときに導通状態にされる。トランジスタ２２０、及び結果的にトランジスタ２１０は、論理「０」又は論理「１」が図１ａのＦＰＧＡ３０からパス４２を経由して印加されたときに非導通状態である。

図２のスイッチ４０が開いているとき、これは論理「ロウ」レベルがパス４２に印加されたときであり、ＥＥＰＲＯＭ４４への印加電圧が遮断され、ＥＥＰＲＯＭ４４がクリアされる。ＥＥＰＲＯＭパワースイッチ４０が導通であるインターバルの間、電力は、図１ａのキャパシタ３６及びリニアレギュレータ１６から流れ、ＥＥＰＲＯＭは、コマンドを受けるため、データを記憶するために電圧が印加される。

「図３」は、図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅ、図３ｆ、図３ｇ及び図３ｈに対して全体として適用される用語である。図３の波形は、最初のターンオン又は装置のブートアップで生じる波形である。図３では、ｔ０は、ターンオン時間を表している。ターンオン時間ｔ０では、６ボルトの電源は、図３ａにより示されるように６ボルトに上昇し、５ボルトのリニアレギュレータの出力は、図３ｂにより示されるように５ボルトに上昇し、３．３ボルト、２．５ボルト及び１．８ボルトの電源電圧は、図３ｃ、図３ｄ及び図３ｅにそれぞれ示されるように上昇する。図３では、時間ｔ１及びｔ２は、トランジスタ２１０及び２２０をＯＦＦにし、それによりＥＥＰＲＯＭ４４への５ボルト電源をディスエーブルにし、これにより抵抗２１６がキャパシタ２１８を放電させてＥＥＰＲＯＭ４４から印加電圧を除き、これによりその入力レジスタ又はバッファをクリアするため、図１ａのＦＰＧＡ３０が図３ｆにより示される信号パス４２で論理「ロウ」レベルを生成する時間を表している。ＥＥＰＲＯＭ４４の印加電圧Ｖ_ＣＣは、図３ｈに例示されており、時間ｔ２の前でゼロに降下するのを見ることができる。事実上、時間ｔ１で開始される論理「ロウ」レベルは、図１ａのＥＥＰＲＯＭイネーブルスイッチ４０をディスエーブルにし、結果的に、ＥＥＰＲＯＭ４４の電力入力ピンでの電圧が図３ｈにおける時間ｔ１と時間ｔ２との間に例示されるように、ゼロ電圧の方向に傾斜する。プロセッサは、図３ｇにより示されるように、時間ｔ０での装置の最初のターンオンの直後、リセット（稼動しない）状態から出る。マイクロプロセッサのリセットは、全てのロジックゲートを既知の状態にセットするため、及びいずれかの内部クロック時間を安定化するために実行される。リセット状態は、図３ｇの論理「ロウ」又は論理「０」レベルであり、論理「ハイ」又は論理「１」は、マイクロプロセッサの動作状態を表しているリセットバーにより示されている。図３の時間ｔ２の後、装置は、その正常な動作状態にあり、様々な電圧及び信号は、電力の損失が検出されるまで、時間ｔ２の右に例示される状態のままである。

用語「図４」は、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇ、図４ｈ及び図４ｉを共通して言及するために使用される。図４の波形、状態及び電圧は、ｔ６で示される時間で始まる停電の環境に関連する波形、状態及び電圧である。図４ａのプロット４１０は、図１ａのメインスイッチモード電源１４の６ボルト出力１４０１で生成される電圧を表している。図４ａのプロット４１０により例示されるように、６ボルト電源は、停電が生じる時間を表している時間ｔ６で降下し始める。図１ａの５ボルト電源１６は、その６ボルト入力と５ボルト出力との間の１ボルトの固有なオフセットを有している。図４におけるｔ８として例示される時間で、図４ｅのプロット４１８により表される５ボルトの電源電圧は、振幅において減少すなわち降下し始める。これは、図１ａの５ボルト電源１６は、時間ｔ６で降下し始める６ボルト電源から供給されるためである。時間ｔ８の後、５ボルト電源は、６ボルト電源に一致して減少する。その直後、図４におけるｔ１０として例示される時間で、図４ｇのプロット４２２により表されるＥＥＰＲＯＭの供給電圧が降下し始める。これは、その５ボルト電源は、振幅において減少するためである。このように、図１ａのＥＥＰＲＯＭ４４は、時間ｔ１０まで５ボルト電源１６によりエネルギーが供給され、その後、キャパシタ３６及び２１８に残されている電圧によりエネルギーが供給される。ＥＥＰＲＯＭへの電源は、図４ｉの状態図４２６により例示されており、この図は、時間ｔ１０まで５ボルト電源によるエネルギーの供給を表すロウレベルを示しており、その後、時間ｔ２６までＣ３６／２１８からのエネルギーの供給を示している。図１ａの６ボルト電源１４の電圧の減少は、ｔ１２として図４に例示される時間で、図１ａの低出力検出器４８の５．５ボルトのトリガレベルに交差する。図４の時間ｔ１２で始まり、図１ａの低出力検出器４８は、図４ｂの参照符号４１２として例示される割り込みコマンドを生成し、この割込みコマンドは、不揮発性ストレージへのデータ転送を始めるため、図１ａのプロセッサ２４に印加される。図４の時間ｔ１４で始まり、インターバルｔ１４−ｔ１６における図４ｃのマイクロプロセッサ（μＰ）のデータ転送状態４１４により示されるように、図１ａのプロセッサ２４は、バス３２、集積回路２８及びパス９９を通して図１ｂのＥＥＰＲＯＭ４４に記憶すべきストレージコマンド及びデータの両方を送出することで、割り込みコマンドに応答する。図４ｃの参照符号４１４として例示される時間インターバルの間に転送されるデータは、図１ｂのＥＥＰＲＯＭ４４のバッファ５０に入力される。バッファへのデータ転送は、図４におけるｔ１６として例示される時間で完了される。図４における時間ｔ１８として例示される僅かに後の時間で、図１ｂのＥＥＰＲＯＭ４４は、Ｉ^２Ｃバス９９の標準の「停止ビット」（図示せず）の受信に応じて、バッファから不揮発性メモリへのデータの転送を内部的に始める。図１ｂのＥＥＰＲＯＭ４４におけるバッファ５０から不揮発性ストレージ５２への内部データ転送のインターバルは、図４ｈの参照符号４２４として示される時間期間により示され、このインターバルは、時間ｔ１８から時間ｔ２０に延びている。

図４における時間ｔ１９として例示される時間で、６ボルト電源の電圧は、図４ｄの状態４１６により示されるようにμＰ２４がリセットされてμＰ２４が稼動しない状態となるように、図４ａにおける５ボルト前後として例示されるレベルに降下する。また、図１ａのスイッチングレギュレータ１８，２０及び２２は、６ボルト電源からそれらの電力を引き出し、したがって、それらの電圧は、図４ｆの波形４２０により示されるように、６ボルトの電源がその降下を開始した後に降下し始める。この時間は、本発明にとって厳密ではなく、指定されるものではない。

図１ａのＥＥＰＲＯＭ４４のための電力は、図４の時間ｔ１０の前に５ボルト電源１６から引き出される。図１ａのダイオード３４が電源１６と直列にあるので、この時間の間にＥＥＰＲＯＭ４４で利用可能な５ボルトは、図４ｇのプロット４２２により示されるように、ダイオードの順方向のオフセット電圧により４．２ボルト前後に減少される。図４の時間ｔ１０の後、図４ｅの参照符号４１８により表される５ボルトの電源電圧は、図２のＥＥＰＲＯＭ４４で利用可能なＶ_ＣＣ印加電圧がキャパシタＣ３６及びＣ２１８により供給されるように十分に低く降下される。図２のキャパシタＣ３６及びＣ２１８からの図１のＥＥＰＲＯＭ４４で利用可能な電圧は、減少する電圧であるにもかかわらず、図４ｇの電圧プロット４２２により示されるように、後の時間ｔ２６まで時間ｔ１０から継続する。図１ａのＥＥＰＲＯＭ４４は、図４ｇにおいて２．８ボルトであるとして例示される最小の供給電圧で動作するように定格が決められる。このように、図１ａのＥＥＰＲＯＭ４４は、図４のインターバルｔ１０からｔ２４を通して、図１ｂ及び図２のキャパシタＣ３６／２１８によりイネーブル、すなわち電圧が印加され、それゆえ、図１ａのμＰ２４が時間ｔ１９で機能を停止した後でさえも、図１ｂのバッファ５０から不揮発性ストレージ５２へのデータの転送を含めて、その全ての機能を実行することができる。図１ｂのＥＥＰＲＯＭのバッファ５０が不揮発性のストレージ５２に書込みを行う期間は、時間ｔ１８から、図４ｈに参照符号４２４により示されるｔ２０からｔ２２までに及ぶ範囲内で選択される時間まで延びるものとして例示されている。推測されるように、時間ｔ２２である、バッファから不揮発性ストレージへのデータの転送のための最も遅い時間と、図４におけるｔ２４として例示される、バッファの供給電圧がその関連する動作値よりも下に減少する時間との間にはガードタイムが存在する。このガードタイムに加えて、大部分の製造されたユニットでは、更なるカードタイムが存在する場合があり、この更なるガードタイムは、それらの定格値よりも低い印加電圧の値で少なくとも幾つかのバッファを動作するための電位に起因する。図１ｂのバッファ５０から不揮発性ストレージ５２へのデータの転送について許容される時間は、装置１０の設計の間に決定される。キャパシタ３６の公称のキャパシタンスと（他のパラメータだけでなく）最も悪いＥＥＰＲＯＭの電流ドレイン（最も高い電流ドレイン）との関係は、バッファから不揮発性ストレージへのデータ転送が達成される時間の後まで、最も低いキャパシタンスのキャパシタがＥＥＰＲＯＭに電圧が印加された状態を維持するように選択される。コンポーネントの変動及び耐性の分散は、平均的な装置では最小の許容可能な値よりも非常に大きいため、ＥＥＰＲＯＭが動作するに十分な電圧が印加され続けている間、バッファから不揮発性メモリへのデータの転送が完了した後にある程度の時間が存在する。したがって、５ボルトのレギュレータ１６が有効な出力を生成できない後に、図１のＥＥＰＲＯＭ４４に電圧が印加され続ける継続される電圧の印加時間は、図４ｉの電圧が印加される状態４２６により示されるように、図４の時間ｔ８と時間ｔ２４よりも遅い時間との間にある。

本発明の１実施の形態では、インターバルｔ１０−ｔ２４は、最小の１０ミリ秒（ｍｓｅｃ）である。プロセッサがリセットする時間ｔ１９と時間ｔ２２よりも遅い時間との間で、ＥＥＰＲＯＭ４４は、バッファに記憶されているデータの不揮発性メモリへの転送を実行することができる。

このように、比較的高出力のプロセッサ２４は、記憶すべきデータをＥＥＰＲＯＭ４４と関連される入力バッファに転送するために必要とされる時間よりも長い時間の間に電圧が印加される必要がなく、プロセッサ２４は、ＥＥＰＲＯＭ４４が揮発性のバッファから不揮発性のストレージへのデータの転送を完了する前の時間で電源から遮断されることが可能となる。このことは、ＥＥＰＲＯＭ４４がその動作を終了するまでプロセッサ２４が動作状態を維持される場合に必要とされるエネルギーストレージのコストを有利にも低減することができる。不揮発性メモリにデータが記憶される時間まで、比較的低出力のＥＥＰＲＯＭ４４にのみ電圧が印加される。したがって、停電に続く次の電源投入では、ＥＥＰＲＯＭ４４の不揮発性メモリからのデータを利用可能である。電源投入でのＥＥＰＲＯＭ＿ＥＮによる最初のクリアは、ＥＥＰＲＯＭの不揮発性の部分に影響を及ぼすことはなく、利用可能な状態のままである。

本発明の態様に係るビデオ又はテレビジョン装置の簡略化されたブロック図である。図１ａの不揮発性ストレージエレメントの簡略化されたブロック図である。図１ａのスイッチエレメントの詳細を説明する概念的な形式での簡略化された図である。図３ａから図３ｈは、本発明の態様に係る各種ステップ、波形及び電圧の時間的な関係を説明する簡略化されたタイミング図である。図４ａから図４ｉは、本発明の態様に係る各種ステップ、波形及び電圧の時間的な関係を説明する簡略化されたタイミング図である。

Claims

ビデオディスプレイのデータストレージ装置であって、
正常な動作の間に、該ビデオディスプレイの動作パラメータを制御するために使用されるデータを含む揮発性メモリと、
該揮発性メモリの出力に接続される入力を有するバッファメモリと、
該バッファメモリの出力に接続される入力を有する不揮発性メモリと、
電力の減少を検出し、該電力の減少が検出されたときに該揮発性メモリから該バッファメモリへの第一のデータ転送を始め、該第一のデータ転送が完了した後に第二のデータ転送の少なくとも１部が起こるように、該バッファメモリから該不揮発性メモリへの該第二のデータ転送を始める検出器と、
該第二のデータ転送部分の間に該揮発性メモリが電源から遮断された状態にあるように、該第一のデータ転送の間に該揮発性メモリに電圧を印加する第一の電源と、
該第二のデータ転送が完了した後に該不揮発性メモリが電源から遮断された状態にあるように、少なくとも該第二のデータ転送部分の間に該不揮発性メモリに電圧を印加する第二の電源と、
を備えるデータストレージ装置。
該不揮発性メモリは、ＥＥＰＲＯＭを備える、
請求項１記載のデータストレージ装置。
該第二のデータ転送が完了した後に該バッファメモリが電源から遮断された状態にあるように、該第二のデータ転送部分の間に、該第二の電源は該バッファメモリに電圧を印加する、
請求項１記載のデータストレージ装置。
電源電圧は、共通して、該バッファメモリと該不揮発性メモリに電圧を印加する、
請求項１記載のデータストレージ装置。
停電を受けるシステムを動作する方法であって、
蓄積されたエネルギーをプロセッサ及びＥＥＰＲＯＭに提供するステップと、
停電が感知されたとき、該プロセッサから該ＥＥＰＲＯＭのバッファに記憶すべきデータの転送を開始するステップと、
データの転送を開始する該ステップの後、該バッファから該ＥＥＰＲＯＭの不揮発性ストレージに該データを転送するステップと、
該バッファから該不揮発性ストレージに該データが転送されたときまで、該ＥＥＰＲＯＭに該蓄積されたエネルギーを保持するステップと、
該ＥＥＰＲＯＭへのデータの転送を開始する該ステップの後の時間であって、該バッファから該不揮発性ストレージに該データが転送される該時間になるまで、該プロセッサの該蓄積されたエネルギーを保持するステップと、
を備える方法。