JPS6048522A - バツクアツプ電源付きリセツト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はバックアップ電源イ１きりセット回路に係り、
例えばマイクロコンピュータなどの中央処理装置（以下
ＣＰＵという）にＪ３いて特に停電８１のバックアップ
電源どなりしかもリセット動作を正確に行えるようにし
たバックアップ電源付きリセット回路に関する。

［発明の技術的背景］ 一般に、マイクロコンピュータなどのＣＰＵは、電源が
投入され電源電圧が立ち上った後、暫くリセットをかけ
て初期状態にしなければ動作しない。

その上、停電時にＮ’ＩＱをバックアップすることが必
要なＣＰＬＩは、ＣＰＵの動作保証電圧（正常に動作す
るに必要な最低の電圧）以下に電源電圧が下がると、滞
電復帰後リセットをかける必要があリ、又動作保証電圧
以上で（Ｊリセツｌ−をかけてはいけない。このため、
第１図に示すようにＣＰＵ１に接続してバックアップ電
源付きリセット回路２を設置し、この回路２のハックア
ップ出力＠３をＣＰＵの電源端子ＶＤＤに接続し又その
リセット出力端４をＣＰＵのリセツ１〜人力１＜ｉ　Ｒ
Ｅ　Ｓ　Ｅ　Ｔ（ローレベルでリセットづ”る端子）に
接続するようにしている。バックアップ電源イ」きリセ
ツ１へ回路２は十電源入力端５を有していて、十電源入
力か供給されるようになっている。

従来、上記のバックアップ電源付きリセット回路２は第
２図に示すように（δ成されている。第２図では、十胃
源入力端５に十電源人力６がダイオードＤ１を介してコ
ンデンサＣ１と抵抗Ｒ１で（筒底される時定数回路に供
給されると共にバックアップ出カフが出力端Ｓから得ら
れるようになっている。コンデンサＣ１と抵抗Ｒ１の接
続点は、抵抗Ｒ２を介して１〜ランジスタＱ１のベース
に接続され、そのエミッタは接地され、そのコレクタは
抵抗Ｒ３を介してバックアップ出力端３に接続されてい
る。そして、トランジスタＱ１のコレクタをリセット出
力端４としているが、ローレベル（Ｌ　ｏＮｖ　ｌ　ｅ
ｖｅｌ　）のリセット出力８を１りるために、コンデン
サＣ１の充電状態即ち電ＦＡ電圧の立上り状態でトラン
ジスタＱ＋を強制的にオフさせるオフ回路が十電源入力
端５とトランジスタＱ１のベースどの間に（笥成されて
いる。このオフ回路は、十電源入力端５にツェナタイオ
ード７Ｄと抵抗Ｒ４を直列接続し、ダイオードＺＤど抵
抗Ｒ４の接恍点を抵抗Ｒ５どコンア゛ンザＣ２の時定数
回路を介してトランジスタＱ２のベースに接続し、その
エミッタを接地し、そのコレクタを前記１〜ランジスタ
Ｑ１のベースに接続するように偶成されている。

上記の第２図の回路において、電源が投入されると電源
人力６は第３図（ａ　）に示すように立ち上り、これと
共にバックアップ出カフも立ち上り、コンデンサＣ１は
充電され、１〜ランジスタＱ１コレクタ端からのリセッ
ト出力８も第３図＜１１）に示すように上昇する。コン
デンサＣ１の充電に伴つて、抵抗Ｒ１の電圧降下でトラ
ンジスタＱ１はオンし、そのコレクタ端のリセット出力
８は第３図（ｌ］）に示すようにローレベルとなる。但
し、第３図（ｂ　”）では、コンデンサＣ＋に充電電荷
がない初期状態について示している。一方、電源人力６
はツェナダイオードＺＤの電圧降下分だけレベルシフ１
〜した電圧を抵抗Ｒ５に与え、その電圧によってコンデ
ンサＣ２を充電する。したがって、トランジスタＱ１が
オンしてから暫くシてトランジスタＱ２は抵抗Ｒ５，コ
ンデンサＣ２の時定数によってオンし、トランジスタＱ
１のベースをローレベルに引き下げる。すると、トラン
ジスタＱ１はオフし、第３図（ｂ）に示すようにリセッ
ト出力８はハイレベルになる。

［背ｑ技（１，ｉの問題点］ しかしながら、第２図に示した従来の回路では、ローレ
ベルのリセット出力を１７るためにトランジスタＱ１を
強制的にオフさせるオフ回路は、ツェナタイオードＺＤ
、抵抗Ｒ４及びＲ５、コンデンサＣ２，１〜ランジスタ
Ｑ２では成されていて、素子数が多く、またツェナグイ
オードＺＤやトランジスタＱ２はどちらも素子定数４５
温度による定数変化にばらつきがあって、オフになるタ
イミングは一定でない。

今、コンデンサＣＩに充電電荷がない初期状態では、リ
セット出力８は第４図に示ザようにトランジスタＱ＋が
オンするタイミンクｔ１に対して］・ランジスクＱ１か
オフ（トランジスタＱ２がオン）するタイミングｔ２は
トランジスタＱノとツェナタイオードＺＤのばらつごに
よって的間幅ｔｏだけばらつくことになる。実１２８を
中心として両側の破線の範囲がばらつく範囲である。し
かし、このようなばらつきがあっても初ｎワ状態ではリ
セットが確実にかかることになるので問題はない。

ところが、電源人力６が切れると、バックアップ出カフ
はコンデンサＣ１から電源を供給されることになる。コ
ンデンサＣ！の端子電圧が電源人力６よりもダイオード
Ｄ１の順方向電圧降下分ＶＤ及び、トラジスタＱ＋のベ
ース・エミッタ間電圧ＶＩＥだけ下がると（約１．２〜
１．５Ｖ）、電源再投入でトランジスタＱ１はオンし、
リセット出力８はローレベルになる。第５図に示すよう
に、バックアップ出カフかマイクロコンピュータの動作
保証電圧Ｖｔ＋の近辺では（・ランジスタＱ１のオンの
タイミングｔ１がゆるやかになるので、トランジスタＱ
２とツェナダイオードＺＤのばらつき（破線間ｔｏの範
囲）により、リセッ１〜がかかったり、かからなかった
りする。即ち、１〜ランジスタＱ１かオンするタイミン
グｔ１の過程でハックアンプ出カフが動作保証電圧Ｖｔ
＜より大きい範囲で電源が再投入された場合にはりセッ
トかかかつてはならず、トランジスタＱ１（ユオンしな
いようにする必要がある。また、バックアップ出カフが
動作保証電圧Ｖ　ｔ＜より小さい範囲で電源か再ＪΩ人
された場合にはりセラ１〜かかかる必要があり１〜ラン
ジスタＱ１（ユオンし、その後オフになされる必要があ
る。しかしながら、上述したトランジスタＱ２とツェナ
ダイオードＺＤのばらつきにより、トランジスタＱ＋は
オンしたりオンしなかったりする。つまり、リセットす
る必要があるどきにオンとはならない（オフのまま）こ
とがある。したがって、ばらつきが最悪の場合を考えて
、定数を決めると、リセットのかかる重源几圧は、マイ
クロコンピュータの動作保証電圧の最小ｆｆｌよりも０
３〜０．５ｖ位高く設定してあく必要がある。しかしな
がら、このように設定すると、バックアップできる特開
は短くなり、コンデンサＣ１に大きな容０のものを使用
しなければならないという問題かある。

上記のように従来のバックアップ電源イ」きリセット回
路では、オフ回路にトランジスタ、ツ■ナダイオート、
コンデンサが各”ｌ　ｇと、抵抗２ｇとを必要とし、部
品のばらつき゛に基づいてリセット出力か得られたり１
りられなかったりづ゛るという欠点があった。

［発明の目的コ 本発明は上述した点に鑑み、部品によるばらつきや湿度
による影響を受けにくい信頼性の高いバックアップ電源
付きリセット回路を提供づ”ることを目的とする。

［発明の概要Ｊ 本発明のバックアップ電源付きりセット回路は、負電源
を使用し、オフ回路を２個のタイオードとコンデンサで
４ル成するものであり、リセット出力用トランジスタの
ベースに一方のダイオードを順方向に接続しこれにもう
一方のダイオードを逆方向に接続して接幼し、２つのダ
イオードの接続点を負電源に接続すると共にコンテ゛ン
ザを介在して正電源に接続するようにし、電源投入後バ
ックアップ用コンデンザの充電に伴いりセット圧力用ト
ランジスタを刺ンしてリレン１−信号を出力し、その後
負電源の立上りに伴いリセット出力用トランジスタのベ
ースが低電位とされてこのトランジスタがオフするよう
にしている。

「発明の実施例］ 以下、図面に基づいて本発明の実７ｉ１例について説明
する。

第６図は本発明に係るバックアップ心源付きりセフ１ル
回路の一実施例を示す回路図であり、第７図乃至第９図
はこの回路の動作を説明する説明図である。これらの図
において、従来と同一符号は同−若しくは相当部分を示
す。

第６図に示すように、十電源入力端５はダイオードＤ１
を介してバックアップ出力端３に接続すると共）こ、ダ
イオードＤ１のカソードよりコンデンサＣＩと抵抗Ｒ１
の直列回路を接続しその一端を接地している。コンデン
サＣ１と抵抗Ｒ１の接続点は、抵抗Ｒ２を介してトラン
ジスタＱ１のベースに接続し、そのエミッタは接地し、
そのコレクタは抵抗Ｒ３を介してバックアップ出力端３
に接続する。一方、十電源入力端５どトランジスタＱ１
のベースとの間にはオフ回路か溝成されている。十電源
入力端５よりコンデンサＣ３を接続し、そのコンデンサ
Ｃ３の一端は抵抗Ｒ６を介して一電源入力端９に接続す
ると共にダイオードＤ２とタイオードＤ３の接続点Ａに
接続している。これらのダイオードＤ２　、Ｄ３につい
ては、ダイオードＤ２　、Ｄ３のカソードは互いに接続
し、ダイオードＤ２のアノードはトランジスタＱ１のベ
ースに接続し、ダイオードＤ３のアノードは接地してい
る。

上記の回路において、コンデンサＣ＋に充電電荷がない
初期状態に；Ｊ５いては、電源が投入されるとＮ源入力
６は第７図（ａ　）に示づ゛ように立ち上り、これと共
にバックアップ出カフも立ち上り、Ｃ＋　Ｒ＋の時定数
でコンデンサＣ１は充電され、セット出力８も第７図（
ｄ　）に示ずように上昇する。この」２合、ｆ１電源も
同時に投入され一電源入力１０は第７図（ＩＪ）に示す
ように負の方向に立ち上る。但し、−電源入力１０の立
上りは十電源入ノ〕６の立上りに比してゆるやかであり
、　Ｅ源入力１０の立上り時間の方が長い。コンデンサ
Ｃ１の充電に伴って、抵抗Ｒ１の電圧降下で１〜ランジ
スタＱ１はオンし、リセット出力８は第７図（ｄ　）に
示すようにローレベルになる。このどき、Ａ点の電位１
１は、コンデンサＣ３が充電されていないので、第７図
に（Ｃ）に示すように十電源人力６の立上りに追随する
。十電源人力６が完全に立ち上ると、Ａ点の電位１１は
一電源入力１０の立上りに追随して下がっていく。−電
源入力１Ｏの立上りでＡ点の電位１１は最終的にダイオ
ードＤ３の順方向電圧降下分Ｖｏ（＝−０，６■）にク
ランプされる。このクランプによってダイオードＤ２が
オンして１〜ランジスタＱ＋のベースを○Ｖに引き込む
。この結果、トランジスタＱ＋はオフし、リセット出力
８はハイレベルになる。

次に、電源入力６．１０が切れバックアップ出カフがコ
ンテン４ノＣ１から電源を供給する状態となった後、電
源が再投入された場合について説明する。この場合、コ
ンデンサＣ１に充電電荷が十分ある詩は、第８図（ａ　
）に示すように十電源入力６の立上りがコンデンサＣ１
の端子電圧よりもダイオードＤ１の順方向電圧降下分Ｖ
ｏ　（＝＋Ｑ。

６Ｖ）だけ高くなったところからバックアップ出力が上
がる。このとき、トランジスタＱ＋は抵抗Ｒ＋（ＤＧ子
電電圧そのベース・エミッタ間電圧Ｖ８Ｆを越えない限
りオンしないため、リセット出力８は第８図（ｂ）に示
すようになりローレベルのリセットパルスは出力されな
い。また、電源再投入時、コンデンサＣＩに充電電荷が
あまりない時は、第９図（ａ　＞に示すような十質源人
力６の立上りで１−ランジスタＱ１はオンし、前述した
初期状態と同じ過）？を経てオフする。バックアップ出
カフは第９図（ｂ）に示ずように再投入Ｗ１にもコンデ
ンナＣ１に充電されている電圧を有している。

トランジスタＱ１がオフするタイミングは初期状態と同
じタイミングとなり、リセット出力８は第９図（Ｃ）に
示すようになる。

なお、第６図ではオフ回路に２飼のダイオードＤ２．Ｄ
３を用いるが、このダイオードは温度の影響で順方向電
圧が変化してもその影響は第２図で示したツェナダイオ
ードＺＤ、ｌ−ランジスタＱ２の従来回路に比べ非常に
小さい。たたし、負電源が必要であるので、予め機器内
の電源に負電源を霞えている場合に有効である。例えば
、ビデオテープレコーダでは近年機器内に負電源を備え
ている。

上記実流例によれば、停電状態に入るど十電源人力６は
雲どなるが、コンデンサＣ１のチＡ７−ジが十分であれ
ば抵抗Ｒ＋を通してＣＰＵに供給され、バックアップ状
態に入る。抵抗Ｒ１の電圧降下による損失は、ｃｐｕが
Ｃ−ＭＯＳ形であれば、消費電流が小さいので問題にな
らない。停電復帰後、電源人力６が同じように立ち上る
が、この時、まだコンデンサＣＩに十分ヂャージがある
場合は第８図に示したようにリセット出力８とバックア
ップ出カフは同じように追随し、コンデンサＣ＋のヂャ
ージが少ければ第９図に示したようにリセットがかかる
。

第１０図は本発明のバックアップ電源付きリセット回路
の全体的構成を示すブロック図であり、第１１図及び第
１２図はその動作を説明する説明図である。

Ｍ２Ｏ図に示すように、本発明のバックアップ電源付き
リセット回路２ａは十電源入力端５ど一電源入力端９を
備えていて、十電源入ノｊ６及び−電源入ノ〕１０が供
給され、バックアップ出力端３からはバックアップ出カ
フがＣＰＵ１の電源端子ｖＤＤに供給され、またリセッ
ト出ノＪ端４からはリセット出力８がＣＰＵＩのリセッ
１〜入力端ＲＥＳ「下に供給されるようになっている。

第６図で示したバックアップ用コンデンサＣ１の初期チ
ャージが零の状態では、電源投入に伴い第１１図に示す
ように十電源人力６及びバンクアップ出カフが立ち上り
、これに伴いリセツ１〜出力８も立ち上る。コンデンサ
Ｃ１の充電に伴いこれに接続した抵抗Ｒ１の電圧によっ
て時間ｔ１にてトランジスタＱ１がオンしリセツ１〜出
力８はローレベルとなる（符号りにて示づ−）。このロ
ーレベル状態（リセット出力状態）の後、−電源入力１
０の立上りによって時間１２経過後トランジスタＱ１の
ベースはローレベルになりトランジスタＱ１はオフする
。この時点で、ｃｐｕｉのリセット状態は解除され、既
に完全に立ち上っているバックアップ出カフによってＣ
’ＰＵ”Ｉｆよ動作を開始する。また、停電Ｉ？！Ｊ等
で電源がいったん切れ再投入された場合は、第１２図に
示すように十電源入力６が立ら上るが、上記バックアッ
プ用コンデンサＣ１のチャージが十分あってバックアッ
プ出カフがＣＰＵ１の動作保証電圧１ス上に保持されて
いる場合にはバックアップ出カフ及びリセット出力８は
十電源入力６の立上りとほぼ同時に元の状態に復帰し、
ＣＰＵ１にリセットがかかることはない。

［発明の効果コ 以上述へたように本発明によれば、従来のバックアップ
電源付きりセラ１−回路に比へ、オフ回路をダイオード
とコンデンサで４１成できるので、使用素子の数が少く
て済むと共に素子による定数や湿度のばらつきによる影
響が減少し、リセット低能を所望の状態に設定すること
ができ、信頼性の高い回路を実現することが可能となる
。

【図面の簡単な説明】

第１図は従来のバックアップ電源付きリセット回路の全
体構成を示すブロック図、第２図は従来のバックアップ
電源付きりセラ１へ回路を承り回路図、第３図は第２図
の動作説明図、第４図は第２図の回路の初期状態におい
て電源投入後の動作を示す説明図、第５図は第２図の回
路において電源再投入後の動作を示す説明図、第６図は
本発明に係るバックアップ電源付きリセット回路の一実
施例を示り回路口、第７図（Ｊ第６図の回路の初期、状
態において電源投入後の動作を示すシ１明図、第８図は
第６因の回路にＪ３いてバックアップ出力が動作保証電
圧以上の範囲で電源の再投入か行われた場合の動作を示
す説明図、５９９図（ユ第６図の回路にＪ５いてパンク
アンプ出力が動作保証電圧以下で電源の再ｊり入か行わ
れた場合の動作を示す説明図、第１０図１よ本発明の全
体的な回路借成を示−丈ブロック図、第１１図は初期’
）ＩＮ態にお（プる電源投入後の動作を示ず７ＡＳ１０
図の説明図、第１２図は動作保証電圧以上での電源再投
入後の動作を示す第１０図の説明図である。 ２ａ・・・バンクアップ電源付きリセット回路３・・・
バックアップ出力端 ４・・・リセット出）］端 ５・・・→−電源入力端 ９・・・−電源入力端 Ｄ＋　、Ｄ２　、Ｄ３・・・ダイオードＣ１，Ｃ３・・
・コンデンサ Ｒ＋　、Ｒ２、Ｒ３，Ｒｓ・・・抵抗 Ｑ＋・・・１゛・ランジスタ 代理人　弁〕り士　Ｐ・Ｊ近点化く（Ｊが１名）第１図 第２図 第３し１ 第４図　第５図 第６図 第８は］ 第７図 第９図 ら

Claims (1)

【特許請求の範囲】
1. 正電圧を供給する第１の直流電源と、一端が第１のダイ
   オードを介して前記第１の直流電源に接続されもう一端
   が第１の抵抗を介して接地された第１のコンデンサと、
   この第１のコンデンサと前記第１の抵抗の接続点に第２
   の抵抗を介してベースが接続されエミッタが接地されコ
   レクタが第３の抵抗を介して前記第１のコンデンサと前
   記第１のダイオードの接続点に接続されたトランジスタ
   と、負電圧を供給する第２の直流電源と、アノードが前
   記トランジスタのベースに接続されカソードが前記第２
   の直流電源に接続された第２のダイオードど、アノード
   が接地されカソードが前記第２の直流電源に接続された
   第３のダイオードと、一端が前記第１の直流電源に接続
   されもう一端が前記第２の直流電源に接続された第２の
   コンデンサとを具備し、前記第１のコンデンサと前記第
   １のダイオードの接続点より電源圧ツクを１ｑ１前記ト
   ランジスタのコレクタよりリゼッ１〜出力を１写るよう
   に構成したことを持１ｊ′ｉとするバックアップ電源付
   きりセラ１へ回路。