JPH02293916A - パワーオンリセット監視回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電源投入時にリセット信号を発生するパワー
オンリセット監視回路に関し、特に電源の異なる複数の
ＩＣパッケージ間で信号の授受を行なうシステムにおい
てパワーオンリセットを行なうパワーオンリセット監視
回路に関する。

［従来の技術］ 従来、電源電圧の異なる複数のＩＣパッケージ間で信号
の授受を行なうシステムにおいてパワーオンリセットを
かける場合、各ＩＣパッケージに夫々の電源電圧で動作
可能なパワーオンリセット回路を夫々内蔵し、これらパ
ワーオンリセット回路から個別的にパワーオンリセット
をかけるようにしていた。

第６図は、このようなシステムの一例を示す図である。

安定化電源８．９は、ＡＣ入力端子６．７を介して入力
されるＡＣ入力電圧ｖ０を交流一直流変換及び定電圧化
することにより電源電圧Ｖｃｃｚ　＋　Ｖｃ。．を生成
する。これら電源電圧Ｖ（＋（＋２　＋　Ｖｏｏ１は、
ＩＣパッケージＣ，Ｄに、夫々電源電圧として供給され
ている。ＩＣパッケージＣ，Ｄは、夫々電源電圧ｖ０。

２１ＶＣＣＩで動作するパワーオンリセット回路１１．
１２を内蔵している。これらパワーオンリセット回路１
１．１２は、電源電圧Ｖ。０２　＋　ｖａｃｔが印加さ
れると、所定の時間だけ出力を“Ｌ”レベルのリセット
状態にする。この出力はゲート回路Ｚｌ．Ｚ２の一方の
入力端子に夫々与えられている。ゲート回路Ｚｌ，Ｚ２
は、各ＩＣパッケージＣ，Ｄで異常が発生したときに発
生するＡＬＭ（アラーム）信号を出力端子１０に伝達す
る。この回路では、ＩＣパッケージＣ，Ｄのゲート回路
Ｚｌ，Ｚ２の出力が正常状態時に“Ｌ”、アラーム時に
“Ｈ”となる。

次にこの回路の動作を第７図のタイミングチャートに従
って説明する。

ＡＣ入力端子６，７にＡＣ入力電圧Ｖ。が印加されると
、安定化電源８，９からは定電圧化された電源電圧ｖ０
。２　＋　ｖｃｃｔが出力される。このとき、安定化電
源８，９のばらつきにより、第７図に示すように、電源
電圧Ｖ。Ｃ２１ＶＣ。１の立ち上がり時間に差が出る場
合がある。いま、図示のように電源電圧Ｖ。ｃ１が電源
電圧Ｖ。ｏ２よりも先に立ち上がり、電源電圧Ｖ０。１
が電圧Ｖ。０に達するとパワーオンリセット回路１２が
機能して一定時間（Ｔ）後にその出力ｖ１が立ち上がる
。次に立ち上がり時のばらつきにより、時間的に遅れて
電源電圧Ｖ。ｏ２が立ち上がり、これが電圧Ｖ。０に達
するとパワーオンリセット回路１１が機能して一定時間
（Ｔ）後にその出力Ｖ３が立ち上がる。このように、各
ＩＣパッケージＣ，Ｄのパワーオンリセット期間は、Ｉ
ＣパッケージＣ，Ｄ毎にばらつきがある。

［発明が解決しようとする課題コ 上述した従来のパワーオンリセット回路を使用したシス
テムにおいては、図示のように電源電圧ｖ０。１が電源
電圧Ｖ。ｏ２よりも先に立ち上がると、抵抗Ｒ１２を通
じてゲート回路Ｚ１の出力ｖ４が“Ｈ”レベルに立ち上
がる。電源電圧Ｖ。。２がＶＯｔ　（約２Ｖ）を超える
と、ゲート回路ｚ１内部のトランジスタがオンしてその
出力Ｖ４が“Ｌ”レベルとなる。出力端子１０から出力
される信号ｖ２は、パワーオンリセット回路１２の出力
Ｖ１とゲート回路Ｚ１の出力ｖ４との論理積であるから
、結局、第７図中斜線で示すように、パワーオンリセッ
ト回路１２がリセットを解除してから電源電圧ｖ　ｃｃ
２が立ち上がるまでの間、出力端子１０の出力ｖ２は“
Ｈ”となり、この間リセットがかからない状態となって
しまい、誤ってＡＬＭ信号を検出してしまうという問題
点があった。

本発明はかかる問題点に鑑みてなされたものであって、
異なる電源電圧を発生する安定化電源のばらつきにより
各電源電圧の立ち上がり時間に差が出た場合でも、確実
にパワーオンリセットをかけることが可能なパワーオン
リセット監視回路を提供することを目的とする。

［課題を解決するための手段］ 本発明に係るパワーオンリセット監視回路は、第１の電
源ラインに一端が接続された第１の抵抗と、この第１の
抵抗の他端にカソードが接続されたツェナーダイオード
と、このツェナーダイオードのアノードにベースが接続
されたエミッタ接地のＮＰＮトランジスタと、このＮＰ
Ｎトランジスタのコレクタに一端が接続された第２の抵
抗と、この第２の抵抗の他喘にベースが接続され第２の
電源ラインにエミッタが接続されたＰＮＰ　トランジス
タと、このＰＮＰ　トランジスタのコレクタに第１の電
源電圧入力端子が接続され前記第２の電源ラインに第２
の電源電圧入力端子が接続され前記第１及び第２の電源
入力端子に前記第２の電源ラインを介して電源電圧を供
給されてから一定の時間リセット信号を出力するパワー
オンリセット回路とを具備したことを特徴とする。

［作用コ 本発明によれば、第２の電源ラインよりも先に第１の電
源ラインが第１の電源電圧に立ち上がると、第１の抵抗
及びツェナーダイオードを介してＮＰＮ　トランジスタ
にベース電流が流れ、これによりＮＰＮ　ｌ−ランジス
タがオン状態となるが、第２の電源ラインが第２の電源
電圧に立ち上がるまではＰＮＰ　ｌ−ランジスタがオン
しないので、パワーオンリセット回路は起動されない。

第２の電源ラインが第２の電源電圧に立ち上がると、Ｐ
ＮＰトランジスタがオンし、第１及び第２の電源電圧入
力端子に前記第２の電源電圧が供給される。これにより
、パワーオンリセット回路が起動され、一定時間リセッ
ト信号を出力する。

一方、第１の電源ラインよりも先に第２の電源ラインが
第２の電源電圧に立ち上がると、パワーオンリセット回
路の第２の電源電圧入力端子に第２の電源電圧が印加さ
れるが、この段階では、未だＮＰＮトランジスタはオン
しないので、ＰＮＰトランジスタもオフ状態を維持する
。第１の電源ラインが第１の電源電圧に立ち上がると、
ＮＰＮトランジスタがオンとなり、これによりＰＮＰ　
トランジスタもオンとなって、第１及び第２の電源電圧
入力端子に前記第２の電源電圧が供給される。

この結果、パワーオンリセット回路が起動され、一定時
間リセット信号を出力する。

このように、本発明によれば、第１の電源ライン及び第
２の電源ラインのいずれが先に立ち上がったとしても、
両者が立ち上がった時点でパワーオンリセットがかかる
ので、両電源電圧の立ち上がり時間にいかに大きなずれ
があっても、その間は確実にリセットをかけることがで
きる。

［実施例コ 以下、添付の図面を参照しながら本発明の実施例につい
て説明する。

第１図は、本発明の実施例に係るパワーオンリセット監
視回路の構成を示す回路図である。

パワーオンリセット回路１は、第１の電源電圧入力端子
ａ及び第２の電源電圧入力端子ｂに第２の電源電圧Ｖ。

ｏ２が供給されると、一定時間（Ｔ）後に出力電圧Ｖｏ
を“Ｈ”レベルにする回路で、第１の電源電圧入力端子
ａが喘子３，４間のＰＮＰトランジスタＱ２を介して第
２の電源ラインに接続され、第２の電源電圧入力端子ｂ
が直接第２の電源ラインに接続されたものとなっている
。上記ＰＮＰトランジスタＱ２のエミッタΦベース間に
は抵抗Ｒ４が接続されている。また、上記ＰＮＰトラン
ジスタＱ２のベースは、抵抗Ｒ２を介してエミッタ接地
されたＮＰＮトランジスタＱ１のコレクタに接続されて
いる。一方、第１の電源電圧Ｖ。ＣＩを供給する第１の
電源ラインと接地ラインとの間には、抵抗Ｒ１、ツェナ
ーダイオードＤ１及び抵抗Ｒ３が直列に接続されており
、上記ツェナーダイオードＤ１と抵抗Ｒ３の接続点に前
記ＮＰＮトランジスタＱ１のベースが接続されている。

次に上記のように構成されたパワーオンリセット監視回
路の動作を第２図のタイミングチャートに基づいて説明
する。

先ず、第２図（ａ）を参照しながら第１の電源電圧Ｖ。

ＣＩが第２の電源電圧Ｖ０。２よりも先に立ち上がる場
合について説明する。電源電圧ＶＣ！Ｃｌがツェナーダ
イオードＤ１のツェナー電圧ＶＺＩを超えると、抵抗Ｒ
１及びツェナーダイオードＤ１を介してＮＰＮトランジ
スタＱ１のベースからエミッタへと電流が流れ、ＮＰＮ
トランジスタＱ１？オンする。次に電源電圧Ｖ。ＯＱが
ＰＮＰ　トランジスタＱ２のベース●エミッタ間の電圧
ＶＢ！２（約０．７ｖ）と、ＮＰＮトランジスタＱ１の
コレクターエミッタ間電圧ＶＣＥ■　（約０．ＩＶ）の
和の電圧値（約０．８Ｖ）を超えると、ＰＮＰトランジ
スタＱ２のエミッタからベースへと電流が流れ、更にこ
の電流が抵抗Ｒ２を介してＮＰＮ　トランジスタＱ１の
コレクタからエミッタへと流れるので、ＰＮＰトランジ
スタＱ２がオンする。ＰＮＰトランジスタＱ２がオンす
ると、パワーオンリセット回路の第１の電源電圧入力端
子ａに第２の電源電圧Ｖ　Ｃ＋（！２が供給される。こ
のとき第２の電源電圧入力端子ｂにも第２の電源電圧ｖ
０。２が供給されているので、端子４に印加される電源
電圧ＶｒがＶ。０に達してからパワーオンリセット回路
１が起動され、一定時間（Ｔ）後に出力電圧■ｏは“Ｈ
”レベルとなり、リセットが解除される。なお、抵抗Ｒ
３は、ツェナーダイオードＤ１の漏れ電流によりＮＰＮ
トランジスタＱ３が誤ってオンするのを防止するために
設けられている。

？た、抵抗Ｒ４は、ＮＰＮトランジスタＱ１の漏れ電流
によってＰＮＰ　トランジスタＱ２が誤ってオンするの
を防止するために設けられている。

次に第２図（ｂ）を参照しながら第２の電源電圧ｖ０。

２が第１の電源電圧Ｖ０。１よりも先に立ち上がる場合
について説明する。第１の電源電圧ｖ０。，がツェナー
ダイオードＤ１のツェナー電圧ＶＺＳを超えない状態で
は、ＮＰＮトランジスタＱ１にベース電流が流れないの
で、ＮＰＮトランジスタＱ１はオフ状態となっている。

従って、第２の電源電圧Ｖｃａｚ　カＶａＩ．２（約０
．　７Ｖ）　１！：、ＮＰＮトランジスタＱ１のコレク
ターエミッタ間電圧Ｖ。■　（約０．ＩＶ）の和の電圧
値（約０．８Ｖ）を超えても、ＰＮＰトランジスタＱ２
のエミッタからベースへ電流が流れず、ＰＮＰトランジ
スタＱ２はオフ状態のままである。第１の電源電圧Ｖ。

。，がツェナー電圧ｖ２■を超えると、ＮＰＮトランジ
スタＱ１がオンする。これにより、ＰＮＰトランジスタ
Ｑ２もオンし、パワーオンリセット回路１のａ端子に第
２の電源電圧Ｖ。ｃＱが供給される。このとき第２の電
源電圧入力端子ｂにも第２の電源電圧Ｖ。ｏ２が供給さ
れているので、端子４に印加される電源電圧ｖ８がＶ。

０に達してからパワーオンリセット回路１が起動され、
一定時間（Ｔ）後に出力電圧Ｖ。は“Ｈ′レベルとなり
、リセットが解除される。

このように、第１の電源電圧Ｖ。ｏ１及び第２の電源電
圧Ｖ。ｏ２のいずれが先に立ち上がっても、また、その
立ち上がり時間のずれがいかに大きくても、本実施例の
パワーオンリセット監視回路は、最後に立ち上がる電源
電圧が立上がったのちにリセットを解除するように動作
をする。

第３図は、上述したパワーオンリセット監視回路におけ
るパワーオンリセット回路１の具体的な構成を示した回
路図である。

即ち、第１の電源電圧入力端子ａと接地端子との間には
、コンデンサＣ１、ダイオードＤ４、抵抗Ｒ７及びＮＰ
Ｎ　トランジスタＱ３が直列に接続されている。また、
第２の電源電圧入力端子ｂと接地端子との間には、ツェ
ナーダイオードＤ２、抵抗Ｒ５及び抵抗Ｒ６が直列に接
続されている。

そして、抵抗Ｒ５と抵抗Ｒ６との接続点が上記ＮＰＮト
ランジスタＱ３のベースと接続され、コンデンサＣ１及
びダイオードＤ４の接続点と接地端子との間にはダイオ
ードＤ５が逆方向に接続されている。更に第２の電源電
圧入力喘子ｂと出力端子との間には、ＰＮＰトランジス
タＱ４が接続され、そのエミッタ●ベース間には抵抗Ｒ
８が接続されている。また、ダイオードＤ４と抵抗Ｒ７
とノ接続点とＰＮＰ　トランジスタＱ４のベースとの間
にはツェナーダイオードＤ３が接続されている。

更に、ＰＮＰトランジスタＱ４のコレクタと接地端子と
の間には、抵抗Ｒ９が接続されている。

以上の回路において、先ず、入力端子ｂに電源電圧Ｖ　
ＣＯ２が印加された時点では、ＮＰＮトランジスタＱ３
がオフのままであるから、ＰＮＰトランジスタＱ４のベ
ース電流も流れず、トランジスタＱ４はオフのまま、即
ち出力電圧Ｖ。は“Ｌ”レベル（リセット状態）のまま
である。

次に入力端子ａに電源電圧ｖ０。２が印加され、？のレ
ベルがツェナーダイオードＤ２のツェナー電圧ｖ２■を
超えると、ツェナーダイオードＤ２及び抵抗Ｒ５を介し
てトランジスタＱ３にベース電流が流れ、トランジスタ
Ｑ３がオンする。これにより、コンデンサＣ１への充電
が開始され、Ｔ時間経過後にトランジスタＱ４のエミッ
タ●ベース間にしきい値を超える電圧が印加されるので
、トランジスタＱ４がオンし、出力電圧Ｖ。は“Ｈ　Ｉ
１レベル（リセット解除状態）となる。

第４図は上述したパワーオンリセット監視回路５を使用
したシステム構成例を示すブロック図である。

ＡＣ入力端子６，７からＡＣ入力電圧Ｖ。を供給すると
、安定化電源８，９の特性のばらつきにより、第５図に
示すように、電源電圧Ｖ。ＣＩとＶ　ＣＣ２とが時間的
にずれて立上がるが、本実施例のパワーオンリセット監
視回路５を使用すると、第１及び第２の電源電圧Ｖ。Ｏ
ｆ　＋　ＶＣＣＱが共に立上がってから一定時間（Ｔ）
後にバヮーオンリセット監視回路５の出力Ｖ１が立上が
るので、出力端子１０の出力Ｖ２は、パワーオンリセッ
ト監視回路５の出力Ｖ１がリセット解除状態となるまで
リセット状態を維持する。

このように、本実施例のパワーオンリセット監視回路に
よれば、安定化電源の立ち上がりにどのような時間差が
生じた場合でも、確実にパワーオンリセットをかけるこ
とができる。

［発明の効果コ 以上詳述したように、本発明によれば、第１及び第２の
電源ラインのいずれが先に立上がった場合でも、両者が
立上がった時点でパワーオンリセットがかかるので、両
電源電圧の立上がり順序及びその時間差の如何を問わず
、常に確実なリセットをかけることができる。

【図面の簡単な説明】

第工図は本発明の実施例に係るパワーオンリセット監視
回路の回路図、第２図は同回路の動作を説明するための
タイミング図、第３図は同回路におけるパワーオンリセ
ット回路の回路図、第４図は第１図のパワーオンリセッ
ト監視回路を使用したシステムのブロック図、第５図は
同システムの動作を説明するためのタイミング図、第６
図は従来のパワーオンリセット回路を使用したシステム
のブロック図、第７図は第６図のシステムの動作を説明
するためのタイミング図である。 １．１２．１３；バヮーオンリセット回路、２，１０；
出力端子、３，４；端子、５；パヮーオンリセット監視
回路、８．７；ＡＣ入力端子、８，９；安定化［｛、Ａ
，Ｂ．Ｃ，Ｄ　；　Ｉ　Ｃパ７ケージ、Ｚ１．２２；ゲ
ート回路。

Claims (1)

【特許請求の範囲】
1. （１）第１の電源ラインに一端が接続された第１の抵抗
   と、この第１の抵抗の他端にカソードが接続されたツェ
   ナーダイオードと、このツェナーダイオードのアノード
   にベースが接続されたエミッタ接地のＮＰＮトランジス
   タと、このＮＰＮトランジスタのコレクタに一端が接続
   された第２の抵抗と、この第２の抵抗の他端にベースが
   接続され第２の電源ラインにエミッタが接続されたＰＮ
   Ｐトランジスタと、このＰＮＰトランジスタのコレクタ
   に第１の電源電圧入力端子が接続され前記第２の電源ラ
   インに第２の電源電圧入力端子が接続され前記第１及び
   第２の電源入力端子に前記第２の電源ラインを介して電
   源電圧を供給されてから一定の時間リセット信号を出力
   するパワーオンリセット回路とを具備したことを特徴と
   するパワーオンリセット監視回路。