JPH0447315A - 電源監視回路 - Google Patents
電源監視回路Info
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- JPH0447315A JPH0447315A JP2153755A JP15375590A JPH0447315A JP H0447315 A JPH0447315 A JP H0447315A JP 2153755 A JP2153755 A JP 2153755A JP 15375590 A JP15375590 A JP 15375590A JP H0447315 A JPH0447315 A JP H0447315A
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- 238000012544 monitoring process Methods 0.000 claims description 7
- 230000000630 rising effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電源監視回路、特に電源の異なるＰＫＧ間を
接続する信号において、確実に、パワーオンリセットを
かけることができる電源監視回路に関する。
接続する信号において、確実に、パワーオンリセットを
かけることができる電源監視回路に関する。
従来、この種の電源の異なるＰＫＧかのパワーオンリセ
ット回路としては、第６図の様に、ＡＣ入力端子５，６
と、電源７．８と、パワーオンリセット回路１１．１２
と、抵抗Ｒ１２，Ｒ１３と、ＡＮＤゲートＺ３．Ｚ４と
、出力端子９と、入力端子１０の構成となっている。
ット回路としては、第６図の様に、ＡＣ入力端子５，６
と、電源７．８と、パワーオンリセット回路１１．１２
と、抵抗Ｒ１２，Ｒ１３と、ＡＮＤゲートＺ３．Ｚ４と
、出力端子９と、入力端子１０の構成となっている。
次に第７図に示すタイムチャートで、動作説明する。
第６図の回路で、アラーム信号は、ＰＫＧ Ｃの入力端
子１０により入力され、ＡＮＤゲートＺ３と、ＰＫＧ
Ｄ（７）ＡＮＤゲ−）Ｚ４を通じて、出力端子９より
出力される。そのアラーム信号は、正常時“ＬＯＷ”レ
ベル、異常時（アラーム時）“ＨＩＧＨ”レベルとする
。
子１０により入力され、ＡＮＤゲートＺ３と、ＰＫＧ
Ｄ（７）ＡＮＤゲ−）Ｚ４を通じて、出力端子９より
出力される。そのアラーム信号は、正常時“ＬＯＷ”レ
ベル、異常時（アラーム時）“ＨＩＧＨ”レベルとする
。
ＡＣ入力端子５，６からＶ３が供給されると、電源７，
８の立上がりのばらつきにより、第７図に示す様に、Ｖ
ｃ。１とＶ。ｏ２において、立上がり時間に差が生じる
場合がある。ここで、第７図に示す様に、ＶｏｏｌがＶ
。ｏ２より早く立上がる場合を考えると、Ｔ□〜Ｔ２間
においてＶｏ。１がパワーオンリセット回路内のツェナ
ーダイオードのツェナー電圧とＮＰＮトランジスタのベ
ース・エミッタ電圧の和の電圧値Ｖ１０（約４Ｖ）に達
してから、一定時間Ｔ後に、ｖ８が立上がる。次に立上
がりのばらつきの時間後に、１３〜１４間においてＶ。
８の立上がりのばらつきにより、第７図に示す様に、Ｖ
ｃ。１とＶ。ｏ２において、立上がり時間に差が生じる
場合がある。ここで、第７図に示す様に、ＶｏｏｌがＶ
。ｏ２より早く立上がる場合を考えると、Ｔ□〜Ｔ２間
においてＶｏ。１がパワーオンリセット回路内のツェナ
ーダイオードのツェナー電圧とＮＰＮトランジスタのベ
ース・エミッタ電圧の和の電圧値Ｖ１０（約４Ｖ）に達
してから、一定時間Ｔ後に、ｖ８が立上がる。次に立上
がりのばらつきの時間後に、１３〜１４間においてＶ。
ｏ２が、同様にＶＩＯ（約４Ｖ）に達してから、一定時
間Ｔ後に、ｖ６が立上がる。
間Ｔ後に、ｖ６が立上がる。
Ｔ １〜Ｔ ３ テハ、Ｖ ｃ ｃ ２ カＶ ｅ
（約２．ＩＶ）を越えるまではＡＮＤゲートｚ３は動作
できず、ＡＮＤゲー）Ｚ３の出力トランジスタがＯＦＦ
している為、ｖ７は、抵抗Ｒ□２によりプルアップされ
、”ＨＩＧＨ”レベルとなる。
（約２．ＩＶ）を越えるまではＡＮＤゲートｚ３は動作
できず、ＡＮＤゲー）Ｚ３の出力トランジスタがＯＦＦ
している為、ｖ７は、抵抗Ｒ□２によりプルアップされ
、”ＨＩＧＨ”レベルとなる。
ここでリセットをかけたいＶ５は、Ｖ７とｖ８の“ＡＮ
Ｄ”であるので第７図に示す斜線部は“ＨＩＧＨ”レベ
ルとなり、リセットがかからない為、アラームを検出し
てしまう。
Ｄ”であるので第７図に示す斜線部は“ＨＩＧＨ”レベ
ルとなり、リセットがかからない為、アラームを検出し
てしまう。
上述した従来の技術は、ＡＣが入力されてからＤＣが入
力されるまでの電源の立上がり時間のばらつきにより、
パワーオンリセットがかからない期間が発生し、誤って
アラームを検出してしまうという欠点がある。
力されるまでの電源の立上がり時間のばらつきにより、
パワーオンリセットがかからない期間が発生し、誤って
アラームを検出してしまうという欠点がある。
本発明の電源監視回路は、第１の電源から接続した第１
の抵抗と、第１の抵抗の他端からカソードに接続した第
１のツェナーダイオードと、第１のツェナーダイオード
のアノードからベースに接続した第１のＮＰＮトランジ
スタと、第１のツェナーダイオードのアノードから接続
した第３の抵抗と、第１のＮＰＮトランジスタのコレク
タから接続した第２の抵抗と、第２の抵抗の他端から接
続した第４の抵抗と、ベースに接続した第１のＰＮＰ
トランジスタと、第４の抵抗の他端と第１のＰＮＰ ト
ランジスタのエミッタに接続される第２の電源と、第１
のＰＮＰ トランジスタのコレクタから接続されるパワ
ーオンリセット回路を有している。
の抵抗と、第１の抵抗の他端からカソードに接続した第
１のツェナーダイオードと、第１のツェナーダイオード
のアノードからベースに接続した第１のＮＰＮトランジ
スタと、第１のツェナーダイオードのアノードから接続
した第３の抵抗と、第１のＮＰＮトランジスタのコレク
タから接続した第２の抵抗と、第２の抵抗の他端から接
続した第４の抵抗と、ベースに接続した第１のＰＮＰ
トランジスタと、第４の抵抗の他端と第１のＰＮＰ ト
ランジスタのエミッタに接続される第２の電源と、第１
のＰＮＰ トランジスタのコレクタから接続されるパワ
ーオンリセット回路を有している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す回路図である。
この回路は、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４と、ツェナー
ダイオードＤ１と、ＮＰＮトランジスタＱ１と、ＰＮＰ
トランジスタＱ２と、パワーオンリセット回路１と、電
源電圧入力端子３と、出力端子２とから構成されている
。
ダイオードＤ１と、ＮＰＮトランジスタＱ１と、ＰＮＰ
トランジスタＱ２と、パワーオンリセット回路１と、電
源電圧入力端子３と、出力端子２とから構成されている
。
第２図（ａ）、（ｂ）は、第１図の動作タイムチャート
、第３図は、第１図に示すパワーオンリセット回路の一
例である。この回路は、抵抗Ｒ５，Ｒｅ、Ｒ７，Ｒ８，
Ｒ９と、ＮＰＮトランジスタＱ３と、ＰＮＰトランジス
タＱと、ツェナーダイオードＤ２．Ｄ３と、ダイオード
Ｄ４゜Ｄ５と、コンデンサＣ１とから構成される。
、第３図は、第１図に示すパワーオンリセット回路の一
例である。この回路は、抵抗Ｒ５，Ｒｅ、Ｒ７，Ｒ８，
Ｒ９と、ＮＰＮトランジスタＱ３と、ＰＮＰトランジス
タＱと、ツェナーダイオードＤ２．Ｄ３と、ダイオード
Ｄ４゜Ｄ５と、コンデンサＣ１とから構成される。
第４図は、本発明の一使用例を示し、抵抗Ｒ１０、Ｒ１
１とＡＮＤゲー）Ｚｌ、Ｚ２と、本発明の電源監視回路
４と、電源７，８と、ＡＣ入力端子５，６とで構成され
ている。第５図は、第４図の動作タイムチャートである
。
１とＡＮＤゲー）Ｚｌ、Ｚ２と、本発明の電源監視回路
４と、電源７，８と、ＡＣ入力端子５，６とで構成され
ている。第５図は、第４図の動作タイムチャートである
。
第１図において、第２図（ａ）に示す様に、Ｖｃｃｌが
Ｖ。ｏ２より先に立上がる場合、電源電圧Ｖ０゜１が、
ツェナーダイオードＤ１のツェナー電圧ＶＺＤＩと、Ｎ
ＰＮトランジスタＱ１のベース−エミッタ間電圧ＶＢ□
の和の電圧値Ｖｚｎｔ＋Ｖ０１ （約４Ｖ）を越えると
、ＮＰＮトランジスタＱ１のベースからエミッタに電流
が流れてＮＰＮトランジスタＱ１が導通する。
Ｖ。ｏ２より先に立上がる場合、電源電圧Ｖ０゜１が、
ツェナーダイオードＤ１のツェナー電圧ＶＺＤＩと、Ｎ
ＰＮトランジスタＱ１のベース−エミッタ間電圧ＶＢ□
の和の電圧値Ｖｚｎｔ＋Ｖ０１ （約４Ｖ）を越えると
、ＮＰＮトランジスタＱ１のベースからエミッタに電流
が流れてＮＰＮトランジスタＱ１が導通する。
その後、電源電圧Ｖ０゜２が、ＰＮＰトランジスタＱ２
のベース−エミッタ間電圧Ｖ ＢＢＱと、ＮＰＮトラン
ジスタＱ１のコレクターエミッタ間電圧Ｖ。、□（７）
和の電圧値ＶＢＩｎ ＋Ｖｃａｘ （約０．８Ｖ）を
越えると、既にＮＰＮトランジスタＱ１は導通して“Ｌ
ＯＷ”レベルになっている為、ＰＮＰトランジスタＱ２
のエミッタからベースに電流が流れ、ＰＮＰトランジス
タＱ２が導通し、電源電圧入力端子３よりパワーオンリ
セット回路１に電源電圧が供給されて、パワーオンリセ
ット回路１が動作し、Ｔ時間後、週力端子２のＶ２は、
“ＨＩＧＨ”レベルになって、リセットが解除される。
のベース−エミッタ間電圧Ｖ ＢＢＱと、ＮＰＮトラン
ジスタＱ１のコレクターエミッタ間電圧Ｖ。、□（７）
和の電圧値ＶＢＩｎ ＋Ｖｃａｘ （約０．８Ｖ）を
越えると、既にＮＰＮトランジスタＱ１は導通して“Ｌ
ＯＷ”レベルになっている為、ＰＮＰトランジスタＱ２
のエミッタからベースに電流が流れ、ＰＮＰトランジス
タＱ２が導通し、電源電圧入力端子３よりパワーオンリ
セット回路１に電源電圧が供給されて、パワーオンリセ
ット回路１が動作し、Ｔ時間後、週力端子２のＶ２は、
“ＨＩＧＨ”レベルになって、リセットが解除される。
次に第２図（ｂ）に示す様に、電源電圧Ｖｃｃ２が、電
源電圧Ｖ０゜１より先に、立上がる場合を考えると、電
源電圧Ｖ。ｏｌが、ツェナーダイオードＤ１のツェナー
電圧ＶＺＤＩとＮＰＮトランジスタＱ１のベース−エミ
ッタ間電圧ＶＢＨ□の和の電圧値Ｖ ＺＤＩ ＋ Ｖ
ＢＩｌｌ （約４Ｖ）以下であれば、ＮＰＮトランジ
スタＱ１は、非導通の為、電源電圧Ｖｃｃ２がＰＮＰト
ランジスタＱ２のベース−エミッタ間電圧ＶＢ！□と、
ＮＰＮトランジスタＱ１のコレクターエミッタ間電圧の
和の電圧値ＶＢＥ□＋Ｖｅｎｔ （約０．８Ｖ）を越
えていても、ＰＮＰトランジスタＱ２のエミッタからベ
ースに電流は流れず、ＰＮＰトランジスタＱ２は導通し
ない。電源電圧ｖｃｃｉが立上がり、ツェナーダイオー
ドＤ１のツェナー電圧ｖｚｏｔと、ＮＰＮトランジスタ
Ｑ１のベース−エミッタ間電圧ｖＢＩ！□の和の電圧値
Ｖ ＺＤＩ ＋ Ｖ ＢＩｌｌ （約４Ｖ）を越える
と、ＮＰＮトランジスタＱ１が導通し、ＮＰＮトランジ
スタＱ１のコレクタからエミッタに電流が流れ、ＰＮＰ
トランジスタＱ２のエミッタからベースに電流が流れて
ＰＮＰ トランジスタが導通し、電源電圧入力端子３よ
りパワーオンリセット回路１に電源電圧が供給され、パ
ワーオンリセット回路１が動作し、Ｔ時間後、出力端子
２のｖ２は“ＨＩＧＨ”レベルになって、リセットが解
除される。
源電圧Ｖ０゜１より先に、立上がる場合を考えると、電
源電圧Ｖ。ｏｌが、ツェナーダイオードＤ１のツェナー
電圧ＶＺＤＩとＮＰＮトランジスタＱ１のベース−エミ
ッタ間電圧ＶＢＨ□の和の電圧値Ｖ ＺＤＩ ＋ Ｖ
ＢＩｌｌ （約４Ｖ）以下であれば、ＮＰＮトランジ
スタＱ１は、非導通の為、電源電圧Ｖｃｃ２がＰＮＰト
ランジスタＱ２のベース−エミッタ間電圧ＶＢ！□と、
ＮＰＮトランジスタＱ１のコレクターエミッタ間電圧の
和の電圧値ＶＢＥ□＋Ｖｅｎｔ （約０．８Ｖ）を越
えていても、ＰＮＰトランジスタＱ２のエミッタからベ
ースに電流は流れず、ＰＮＰトランジスタＱ２は導通し
ない。電源電圧ｖｃｃｉが立上がり、ツェナーダイオー
ドＤ１のツェナー電圧ｖｚｏｔと、ＮＰＮトランジスタ
Ｑ１のベース−エミッタ間電圧ｖＢＩ！□の和の電圧値
Ｖ ＺＤＩ ＋ Ｖ ＢＩｌｌ （約４Ｖ）を越える
と、ＮＰＮトランジスタＱ１が導通し、ＮＰＮトランジ
スタＱ１のコレクタからエミッタに電流が流れ、ＰＮＰ
トランジスタＱ２のエミッタからベースに電流が流れて
ＰＮＰ トランジスタが導通し、電源電圧入力端子３よ
りパワーオンリセット回路１に電源電圧が供給され、パ
ワーオンリセット回路１が動作し、Ｔ時間後、出力端子
２のｖ２は“ＨＩＧＨ”レベルになって、リセットが解
除される。
抵抗Ｒ３は、ツェナーダイオードＤ１の漏れ電流により
ＮＰＮトランジスタＱ１が誤ってＯＮするのを防止する
為に入れである。抵抗Ｒ４は、ＮＰＮトランジスタＱ１
の漏れ電流によって、ＰＮＰトランジスタＱ２が誤って
ＯＮするのを防止する為に入れである。ツェナーダイオ
ードＤ１は、電源電圧Ｖ。ｃｌが電源電圧ＶＣＣ２より
遅れて立上がる場合、電源電圧Ｖ。ｏｌが、ＩＣの動作
可能な電源電圧（約２．ＩＶ）に達する前に、パワーオ
ンリセットが解除され、Ｖｃｃｌより供給されるＩＣが
誤動作するのを防止する為に入れである。
ＮＰＮトランジスタＱ１が誤ってＯＮするのを防止する
為に入れである。抵抗Ｒ４は、ＮＰＮトランジスタＱ１
の漏れ電流によって、ＰＮＰトランジスタＱ２が誤って
ＯＮするのを防止する為に入れである。ツェナーダイオ
ードＤ１は、電源電圧Ｖ。ｃｌが電源電圧ＶＣＣ２より
遅れて立上がる場合、電源電圧Ｖ。ｏｌが、ＩＣの動作
可能な電源電圧（約２．ＩＶ）に達する前に、パワーオ
ンリセットが解除され、Ｖｃｃｌより供給されるＩＣが
誤動作するのを防止する為に入れである。
第４図において、ＡＣ入力端子５，６からＶ３を供給す
ると、電源７，８の特性のばらつきにより、第５図に示
すように、電源電圧Ｖ。ｏｌとＶｃｃ２がタイミングが
ずれて立上がったとすると、電源電圧■。ｏ２が第３図
のパワーオンリセット回路のツェナーダイオードＤ２の
ツェナー電圧Ｖ２Ｄ２と、ＮＰＮトランジスタＱ３のベ
ース−エミッタ間電圧Ｖ ８ｇ３の和の電圧値Ｖ１ｏ（
約４Ｖ）に達してからＴ時間後に、電源監視回路４の出
力ｖ２が立上がる。出力端子９のｖ５は、電源電圧ｖｏ
０１、ｖｏｏ２が共に立上がり、ｖ２がリセット解除す
るまでリセットを続ける。
ると、電源７，８の特性のばらつきにより、第５図に示
すように、電源電圧Ｖ。ｏｌとＶｃｃ２がタイミングが
ずれて立上がったとすると、電源電圧■。ｏ２が第３図
のパワーオンリセット回路のツェナーダイオードＤ２の
ツェナー電圧Ｖ２Ｄ２と、ＮＰＮトランジスタＱ３のベ
ース−エミッタ間電圧Ｖ ８ｇ３の和の電圧値Ｖ１ｏ（
約４Ｖ）に達してからＴ時間後に、電源監視回路４の出
力ｖ２が立上がる。出力端子９のｖ５は、電源電圧ｖｏ
０１、ｖｏｏ２が共に立上がり、ｖ２がリセット解除す
るまでリセットを続ける。
以上の様に、パワーオンリセット時に本発明の電源監視
回路を使用し、第３図の様に回路を構成すれば電源の立
上がりに時間差が生じても確実に、パワーオンリセット
をかけることができる。
回路を使用し、第３図の様に回路を構成すれば電源の立
上がりに時間差が生じても確実に、パワーオンリセット
をかけることができる。
以上説明したように本発明は、電圧の立上がり時間が異
なる電源がある場合、立上がり時間の一番遅い電源電圧
が立上がらなければリセットが解除できないようにする
ことができる為、電源電圧の立上がり時間のばらつきに
よってパワーオンリセットがかからない期間が発生し、
誤ってアラームを送出してしまうということを防止する
ことができる。
なる電源がある場合、立上がり時間の一番遅い電源電圧
が立上がらなければリセットが解除できないようにする
ことができる為、電源電圧の立上がり時間のばらつきに
よってパワーオンリセットがかからない期間が発生し、
誤ってアラームを送出してしまうということを防止する
ことができる。
第１図は本発明の一実施例を示す回路図、第２図（ａ）
、（ｂ）は本発明のタイムチャート、第３図は第１図に
示すパワーオンリセット回路の一例を示す回路図、第４
図は、本発明の回路の一使用例を示すブロック図、第５
図は第４図に示す一使用例の動作を説明するためのタイ
ムチャート、第６図は従来の一例を示す回路図、第７図
は従来のタイムチャートである。 １．１１．１２・・・パワーオンリセット回路、２．９
・・・出力端子、１０・・・入力端子、３・・・パワー
オンリセット回路電源電圧入力端子、５，６・・・ＡＣ
入力端子、７，８・・・電源、Ｚｌ、Ｚ２゜Ｚ３．Ｚ４
・・・ＩＣ１Ｖｃｃ１．Ｖｃｃ２・”電源電圧、Ｑｌ、
Ｃ３・・・ＮＰＮトランジスタ、Ｃ２，Ｃ４・・・ＰＮ
Ｐ トランジスタ、Ｒ１−Ｒ３・・・抵抗、Ｄｌ。 Ｄ２．Ｄ３・・・ツェナーダイオード、Ｄ４．Ｄ５・・
・ダイオード、Ｃ１・・・コンデンサ。
、（ｂ）は本発明のタイムチャート、第３図は第１図に
示すパワーオンリセット回路の一例を示す回路図、第４
図は、本発明の回路の一使用例を示すブロック図、第５
図は第４図に示す一使用例の動作を説明するためのタイ
ムチャート、第６図は従来の一例を示す回路図、第７図
は従来のタイムチャートである。 １．１１．１２・・・パワーオンリセット回路、２．９
・・・出力端子、１０・・・入力端子、３・・・パワー
オンリセット回路電源電圧入力端子、５，６・・・ＡＣ
入力端子、７，８・・・電源、Ｚｌ、Ｚ２゜Ｚ３．Ｚ４
・・・ＩＣ１Ｖｃｃ１．Ｖｃｃ２・”電源電圧、Ｑｌ、
Ｃ３・・・ＮＰＮトランジスタ、Ｃ２，Ｃ４・・・ＰＮ
Ｐ トランジスタ、Ｒ１−Ｒ３・・・抵抗、Ｄｌ。 Ｄ２．Ｄ３・・・ツェナーダイオード、Ｄ４．Ｄ５・・
・ダイオード、Ｃ１・・・コンデンサ。
Claims (1)
- 第１の電源から一端に接続された第１の抵抗と、前記第
１の抵抗の他端からカソードに接続された第１のツェナ
ーダイオードと、前記第１のツェナーダイオードのアノ
ードからベースに接続されたエミッタ接地の第１のＮＰ
Ｎトランジスタと、前記第１のＮＰＮトランジスタのコ
レクタから一端に接続された第２の抵抗と、前記第２の
抵抗の他端からベースに接続された第１のＰＮＰトラン
ジスタと、前記第１のＰＮＰトランジスタのエミッタに
接続される第２の電源と、前記第１のＰＮＰトランジス
タのコレクタから電源電圧入力端子に接続されるパワー
オンリセット回路と、前記パワーオンリセット回路の出
力端子とを含むとを特徴とする電源監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153755A JPH0447315A (ja) | 1990-06-12 | 1990-06-12 | 電源監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153755A JPH0447315A (ja) | 1990-06-12 | 1990-06-12 | 電源監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0447315A true JPH0447315A (ja) | 1992-02-17 |
Family
ID=15569419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2153755A Pending JPH0447315A (ja) | 1990-06-12 | 1990-06-12 | 電源監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0447315A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001060858A (ja) * | 1999-07-14 | 2001-03-06 | Fairchild Semiconductor Corp | ２つの電源を有するシステムのためのパワー・オン・リセット回路 |
| US6546312B1 (en) | 1998-10-23 | 2003-04-08 | Kouken Company, Limited | Method for installing and removing automatic lift-type mobile facility, method of automatic lift-type power generation, and automatic lift-type mobile facility |
-
1990
- 1990-06-12 JP JP2153755A patent/JPH0447315A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6546312B1 (en) | 1998-10-23 | 2003-04-08 | Kouken Company, Limited | Method for installing and removing automatic lift-type mobile facility, method of automatic lift-type power generation, and automatic lift-type mobile facility |
| JP2001060858A (ja) * | 1999-07-14 | 2001-03-06 | Fairchild Semiconductor Corp | ２つの電源を有するシステムのためのパワー・オン・リセット回路 |
| JP4689796B2 (ja) * | 1999-07-14 | 2011-05-25 | フェアチャイルド・セミコンダクター・コーポレーション | ２つの電源を有するシステムのためのパワー・オン・リセット回路 |
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