JPS61255121A - リセツト信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路中に設ける電源投入時のリセ
ット信号発生回路に関するものである。

〔従来の技術〕

一般に、半導体集積回路化されたディジタル回路は、外
部端子からリセット信号が得られない場合、ＩＣ内部に
、電源投入時にディジタル回路を初期状態にリセットす
るための電源投入時リセット回路を設ける。

従来用いられてきた電源投入時リセット信号を発生する
回路の一例を第３図に示し説明すると、図において、１
は電源電圧ライン、２は接地ライン、３はリセット信号
出力ライン、　４は電源電圧ライ／１と接地ライン２間
に直列接続され電流Ｉ４を出力する定電流回路、５はこ
の定電流回路４と接地ライン２間に直列接続された容量
Ｃｓ　ｒ）のコンデンサ、６は出力トランジスタ、７は
出カブルアツブ抵抗、８はコンデンサ５の放電用グイオ
−ドで、このダイオード８は定電流回路４に並列接続さ
れている。９．ｌＯはリセットする電源電圧のしきい値
Ｖ！菖を設定するダイオードである。

そして、出カドランジスタロのコレクタはリセット信号
出力ライン１３に接続され、エミッタは接地ライン２に
接続され、ぺ−１スはダイオード９゜８を直列に介して
定電流回路４とコンデンサ５の接続点に接続されている
。

第４図は第３図の動作説明に供する各部の電圧波形を示
す波形図で、（−）は第３図の電源電圧ライン１の電源
電圧を示したものであシ、（ｂ）は定電流回路４とコン
デンサ５の接続点の電圧、すなわち、コンデンサ端子電
圧、◇）はリセット信号出力ライン３のリセット出力電
圧を示したものでおる。

つぎに、第３図に示す回路の動作を第４図を参照して説
明する。

まず、第４図の時間ｔ、において、第４図に）に示す電
源電圧１が急峻に立上ると、定電流回路４が動作し、コ
ンデンサ５を充電する。そして、時間ｔ、において、第
４図（ｂ）に示すコンデンサ端子電圧すが３ｖ、（ダイ
オード９，１０の順方向電圧。

出カドランジスタロのベース・エミッタ間電圧を説明の
便宜上、各ＶＦとする）になると、ダイオード９，１０
を通して出カドランジスタロにベース電流が流れ、この
出カドランジスタロはオン状態になシ、第４図（＝）に
示すリセット出力電圧Ｃは約ＱＶになり、リセットは解
除される。すなわち、時間ｔ、から時間ｔ、までが、電
源投入時リセット時間Ｔ口！となシ、下記の概略式α）
で表わせる。

そして、この式α）におけるＶＦ　＝０．６５Ｖ、　Ｉ
４　＝ｌａＡ、Ｃ，＝１２．Ｆとすれば、Ｔｍ５ｔ＝２
３．４μｓとなる。

つぎに、時間ｔ、〜ｔ４において、電源電圧ａ（第４図
（ａ）参照）が約２ＶＦまで低下した場合には、ダイオ
ード８は順バイアスされるが、コンデンサ５は放電され
ず、コンデンサ端子電圧ｂ（第４図（ｂ）参照）は約３
ＶＦを保つ。この結果、リセット出力電圧Ｃ（第４図（
Ｃ）参照）は約Ｏｖｏままでリセット解除状態のままで
ある。

つぎに、時Ｍｔｓ〜ｔ、において、電源電圧ａ（第４図
（−）参照）がｘｖ、ｔで下がれば、コンデンサ端子電
圧ｂ（第４図（ｂ）参照）は２ＶＦ’！で放電され、出
カドランジスタロはべ一゛ス電流が供給されず、オフ状
態に移行する。

このため、リセット出力電圧Ｃ（第４図←）参照）は電
源電圧ａと同電位に’＆り、リセット状態となる。そし
て、時間ｔ“６で電源電圧ａ（第４図（−＞参照）が復
帰すると、コンヂシサ５は充電され、時間ｔ、で再びコ
ンデンサ端子電圧ｂ（第４図負）参照）が３　Ｖ　Ｆに
なシ、出カドランジスタロがオンしてリセット出力電圧
Ｃ（第４図（＝）参照）は約Ｏｖとなシ、リセット解除
される。この場合、時間ｔ。

〜ｔ、のりセット期間Ｔｍ５ｔは下記式〇りのとなる。

なお、電源電圧ａ（第４図４１＆）参照）がリセット期
間Ｔａｕｔに対し十分に緩やかに立上る場合には、定電
流回路４０両端電圧が約Ｏｖとすれば、電源電圧ａが約
３ＶＦまで立上がったときに出カドランジスタロがオン
し、リセットが解除されるととになる。

〔発明が解決しようとする問題点〕

上記のような従来のリセット信号発生回路では、電源電
圧が一度立上った後で低下した場合には、２　Ｖ　Ｆよ
シ十分下がらなければ、再び電源電圧が立上ってもｖセ
ット信号は発生しなかったシ、たとえ、発生しても□、
リセット期間が大幅に短かくなるという問題点があった
。また、出カドランジスタロは、一度オンすると、オフ
する際にベース・エミッタ間の蓄積電荷がダイオード９
．ｌＯのために急速に放電されず、オフするまでの遅蔦
時間が大きく、再リセットの逼れとなることや、コレク
タ・ベース間のリーク電流が、ベース電流となシ、ｈＦ
諺倍され九コレクタ電流が流れ、リセット出力電圧が低
下することによシ、リセットがかからなくなる誤動作が
考えられる。また、コンデンサ端子電圧のしきい値が、
３ｖＦであるように、Ｖνの正数倍のしきい値しか選択
できないという欠点を有してａる。

この発明は以上の点に鑑み、このような問題を解決する
と共にかかる欠点を除去すべくなされたもので、その目
的は電源電圧が、低下して再び立上がった場合でも十分
な時間幅のリセット信号を出力することができ、また、
トランジスタのリーク電流による誤動作をなくシ、トラ
ンジスタのディレィタイムの影響をうけず、さらには、
電源電圧リセットのしきい値を自由に設定でき、電源電
圧の瞬時の低下にも十分追随し、リセット信号を発生す
ることができるリセット信号発生回路を提供することに
ある。

〔問題点を解決するための手段〕

この発明によるリセット信号発生回路は、電源電圧ライ
ンと接地ライン間に直列接続された定電流回路およびコ
ンデンサと、ベースが上記定電流回路とコンデンサの接
続点に接続されコレクタが上記電源電圧ラインから順方
向接続のダイオードのカソードに接続されエミッタが直
列接続した第１抵抗と第２抵抗および第３抵抗を介して
上記接地ラインに接続された第１のトランジスタと、コ
レクタが上記第１のトランジスタのベースに接続されベ
ースが上記第１抵抗と第２抵抗の接続点に接続されエミ
ッタがリセット信号出力ラインに接続された第２のトラ
ンジスタと、コレクタが上記リセット信号出力ラインに
接続されベースが上記第２抵抗と第３抵抗の接続点に接
続されエミッタが上記接地ラインに接続された第３のト
ランジスタと、上記電源電圧ラインと上記リセット信号
出力ライン間に接続した第４抵抗とを備えてなるように
したものである。

〔作用〕

電源電圧が所定のしきい値よシ下がれば、リセット信号
を発生し、さらに、コンデンサが急速に放電すると同時
に出力トランジスタも大きな遅延時間をもつことなくオ
フする。

〔実施例〕

以下、図面に基づきこの発明の実施例を詳細に説明する
。

第１図はこの発明によるリセット信号発生回路の一実施
例を示す回路図である。

この第１図において第３図と同一符号のものは相当部分
を示し、１１は電源電圧ライン１から順方向に接続され
たダイオード、１２はベースが定電流回路４とコンデン
サ５の接続点に接続され。

コレクタが上記ダイオード１１のカソードに接続され、
エミッタが直列接続した抵抗１３，１４．１５を介して
接地ライン２に接続されたトランジスタである。ここで
、上記抵抗１３，１４．１５はそれぞれＲ１ｅ　Ｒ２ｖ
　Ｒ８の抵抗値を有しておシ、電源電圧リセットのしき
い値Ｖｔｍを決めるように構成されている。１６はコレ
クタが上記トランジスタ１２のベースに接続され、ベー
スが上記抵抗１３゜１４の接続点に接続され、エミッタ
がリセット信号出力ライン３に接続されたトランジスタ
、１７はコレクタがリセット信号出力ライン３に接続さ
れ、ベースが上記抵抗１４．１５の接続点に接続され、
エミッタが接地ライン２に接続されたトランジスタであ
る。

そして、トランジスタ１６はトランジスタ１７が導通し
たときに、トラ／ジス）１７とトランジスタ１２が飽和
するのを防ぐと同時に、コンデンサ端子電圧をしきい値
Ｔｔｍにクランプするように構成されている。

第２図は第１図の動作説明に供する各部電圧波形図で、
（−）　、　（＆）　、　（Ｃ）はそれぞれ第４図の←
）　、　（ｂ）　。

（Ｃ）にそれぞれ対応するので、ここでの説明を省略す
る。

つぎにこの第１図に示す実施例の動作を第２図を参照し
て説明する。

まず、第２図の時間１．１では、第３図に示す従来回路
と同様である。ただし、時間１　、−１　、のリセット
時間Ｔ凰畠テは次式（３）で表わされる。

このように、抵抗１３，１４．１５の抵抗値の比トのし
きい値Ｖ？ｌＩを自由に設定することができる。

そして、ここでは、Ｒ，＋Ｒ，＝Ｒ，、すなわち、Ｖ！
冨＝３Ｖｒとしている。

つぎに、時間ｔ、において、第２図に）に示す電源電圧
ａが３Ｖｒに低下した場合には、トランジスタ１２のプ
レフタ電圧はダイオード１１で１ｖν低下して２ＶＷに
なる。そして、第２図（ｂ）に示すコンデンサ端子電圧
すは３　Ｖ　Ｆであるからトランジスタ１２のエミッタ
電圧も２ｖνである。すなわち、電源電圧ａが３ＶＦに
低下すると、トランジスタ１２は飽和状態となる。しか
し、トランジスタ１６はオン状態を保ち、第２図（ｃ）
に示すリセット出力電圧Ｃは約ＯＶのままである。

つぎに、時間ｔ、において、電源電圧ａ（第２図←）参
照）がＩＶｒに低下した場合には、　トランジスタ１２
が飽和することにより、コンデンサ５はトランジスタ１
２のベース・エミッタ、抵抗１３．１４．１５を通して
急速に放電し、コンデンサ端子電圧ｂ（第２図（ｂ）参
照）は約ＩＶνまで低下する。このとき、トランジスタ
１７はベース電圧がＯｖであるから、完全にオフとなり
、リセット出力電圧Ｃ（第２図（、）参照）は電源電圧
１と同電圧になる。

つぎに、時間ｔ６において、電源電圧ａ（第２図←）参
照）が再び立上ると、コンデンサ５が再び充電される。

そして、時間ｔ、において、コンデンサ端子電圧ｂ（第
２図（ｂ）参照）が３Ｖｙになると、再びトランジスタ
１２．１７がオンし、リセット出力電圧Ｃ（第２図（ｃ
）参照）が約ｏｖｒｃｌｐ、リセットは解除される。

この時間ｔ・〜ｔ、のリセット時間Ｔ富ｓ！は、下記式
α）で表わされる。

すなわち、時間ｔ１〜ｔ、のち　になる。

なお、トランジスタ１７は、ベース・エミッタ間に抵抗
１５か接続されているため、オフする際、ベース・エミ
ッタ間の蓄積電荷がこの抵抗１５を通して放電されるの
で、ディレィタイムは無視できる。また、コレクタ・ベ
ース間に発生するリーク電流も抵抗１５を通して、接地
ライン２へ流れるため、誤動作に社至らない。

〔発明の効果〕

以上説明したように、この発明によれば、電源電圧が所
定のしきい値よシ下がれば、コンデンサが急速に放電す
ると同時に、出力トランジスタも大きな遅延時間をもつ
ことなくオフするように構成したので、電源電圧の瞬時
の低下にも十分追随し、リセット信号を発生することが
できるので、実用上の効果は極めて大である。また、出
力トランジスタのリーク電流による誤動作をなくシ、出
力トランジスタの遅延時間の影響をうけず、さらには、
電源電圧リセットのしきい値を自由に設定することがで
きるという点において極めて有効である。

【図面の簡単な説明】

第１図は本発明によるリセット信号発生回路の一実施例
を示す回路図、第２図は第１図の動作説明に供する各部
電圧波形を示す波形図、第３図は従来のリセット信号発
生回路の一例を示す回路図、第４図は第３図の動作説明
に供する各部電圧波形を示す波形図である。 １・・・・電源電圧ライン、２・・・・接地ライン、３
・・・・リセット信号出力ライン、４・・・・定電流回
路、５・・・ｅコンデンサ、７・・・・抵抗、ｌｌ・・
・・ダイオード、１２・・・・トランジスタ、１３〜１
５・・・・抵抗、１６．１７・・・・トランジスタ。

Claims (1)

【特許請求の範囲】
1. 電源電圧ラインと接地ライン間に直列接続された定電流
   回路およびコンデンサと、ベースが前記定電流回路コン
   デンサの接続点に接続されコレクタが前記電源電圧ライ
   ンから順方向接続のダイオードのカソードに接続されエ
   ミッタが直列接続した第１抵抗と第２抵抗および第３抵
   抗を介して前記接地ラインに接続された第１のトランジ
   スタと、コレクタが前記第１のトランジスタのベースに
   接続されベースが前記第１抵抗と第２抵抗の接続点に接
   続されエミッタがリセット信号出力ラインに接続された
   第２のトランジスタと、コレクタが前記リセット信号出
   力ラインに接続されベースが前記第２抵抗と第３抵抗の
   接続点に接続されエミッタが前記接地ラインに接続され
   た第３のトランジスタと、前記電源電圧ラインと前記リ
   セット信号出力ライン間に接続した第４抵抗とを備えて
   なることを特徴とするリセット信号発生回路。