JP2014020796A - 電圧異常検出回路 - Google Patents

Abstract

【課題】簡易な構成により複数の電源電圧の異常を検出する。
【解決手段】トランジスタＱ１、Ｑ２のオンオフ状態は、ＢＥ間に印加される制御電圧Ｖ２−Ｖ１、Ｖ１−Ｖ２に基づいて定まる。電源電圧Ｖ１が規定電圧に等しい場合、電源電圧Ｖ２が（規定電圧＋Ｖｆ）よりも高くなると検出信号Ｓ１がＨになり、電源電圧Ｖ２が（規定電圧−Ｖｆ）よりも低くなると検出信号Ｓ２がＨになる。これにより、電源電圧Ｖ２に異常が生じたことを検出できる。電源電圧Ｖ１についても同様の作用になる。
【選択図】図１

Description

本発明は、複数の電源線からそれぞれ入力した電源電圧の異常を検出する電圧異常検出回路に関する。

マイコンシステムに電源電圧を供給するため電源ＩＣが用いられている。この電源ＩＣで生成される電源電圧が変動して正常な電源電圧範囲を超えると、マイコンシステムが正常に動作しなくなる。このため、従来は、電源回路とは別に基準電圧発生回路を備え、電源電圧と基準電圧をコンパレータで比較することにより電源異常を検出していた。また、電源ＩＣには複数の電源回路を備えたものがある。特許文献１に記載された電圧異常検出回路は、複数の電源電圧について異常を検出するため、複数の電源電圧に対して基準電圧発生回路と分圧回路をそれぞれ共通化して回路の小型化を図っている。

特開２０１１−１９１２３５号公報

しかし、上述した従来構成は、コンパレータを必須の構成要素としているので、依然として回路の規模が大きかった。
本発明は上記事情に鑑みてなされたもので、その目的は、より簡易な構成により複数の電源電圧の異常を検出できる電圧異常検出回路を提供することにある。

請求項１に記載した電圧異常検出回路は、複数の電源線からそれぞれ電源電圧を入力し、これらの電源電圧の異常を検出する電圧異常検出回路である。電圧異常検出回路は、電源電圧ごとにその電源電圧と他の電源電圧との差電圧が制御電圧として印加される検出トランジスタと、検出トランジスタごとにそのオンオフ状態に応じた検出信号を出力する検出回路とを備えている。入力した電源電圧に順序を付したとき、各検出トランジスタのエミッタまたはソースにはそれぞれ各順位を持つ電源電圧が印加され、ベースまたはゲートにはその順位に対し次の順位を持つ電源電圧が印加されている。

この構成によれば、電源電圧が過大（正常な電源電圧範囲よりも高くなった状態）または電源電圧が過小（正常な電源電圧範囲よりも低くなった状態）になり、当該電源電圧と他の正常な電源電圧との差電圧がオン制御電圧よりも高くなると、対応する検出トランジスタがオンして異常を示す検出信号が出力される。各電源電圧は、検出トランジスタのベースまたはゲートに印加されるとともに、他の検出トランジスタのエミッタまたはソースに印加される。従って、互いに同じ導電型（Ｐチャネル／Ｎチャネル）または互いに同じ接合型（ＰＮＰ形／ＮＰＮ形）の検出トランジスタを用いた場合、各電源電圧について過大と過小の両方の異常状態を検出することができる。本手段ではコンパレータを用いておらず、より簡易な構成により複数の電源電圧の異常を検出できる。

請求項２に記載した手段によれば、検出回路は、検出トランジスタと直列に接続された抵抗回路と、この抵抗回路の電圧を所定のしきい値電圧に基づいて２値の検出信号とするバッファ回路とから構成されている。

請求項３に記載した手段によれば、抵抗回路は、第１分圧比で分圧する第１分圧回路により構成されている。電圧異常検出回路は、電源電圧ごとにその電源電圧を第２分圧比で分圧する第２分圧回路と、検出トランジスタごとの判定トランジスタと、判定トランジスタごとにそのオンオフ状態に応じた判定信号を出力する判定回路とを備えている。判定トランジスタは、その検出トランジスタと直列に接続された第１分圧回路の分圧電圧と、その検出トランジスタのベースまたはゲートに印加される電源電圧を分圧する第２分圧回路の分圧電圧との差電圧が制御電圧として印加される。

検出トランジスタがオンした状態において、その検出トランジスタのベースまたはゲートに印加される電源電圧が正常な電源電圧範囲よりも低く設定された下限しきい値以上である場合、その検出トランジスタのエミッタまたはソースに印加される電源電圧が正常な電源電圧範囲よりも高くなったときに限りその検出トランジスタに対応して設けられた判定トランジスタがオフするように、第１分圧回路と第２分圧回路の分圧比が設定されている。

この構成によれば、検出トランジスタのベースまたはゲートに印加される電源電圧が下限しきい値以上である限り、検出トランジスタのエミッタまたはソースに印加される電源電圧が異常上昇した場合と検出トランジスタのベースまたはゲートに印加される電源電圧が異常低下した場合とを判定信号により区別することができる。

請求項４に記載した手段によれば、検出トランジスタと抵抗回路との間に順方向のダイオードが直列に接続されている。これにより、検出トランジスタのエミッタまたはソースに印加される電源電圧が異常上昇した場合に、バッファ回路の入力端子に印加される電圧を順方向電圧だけ低減でき、バッファ回路を保護することができる。

請求項５に記載した手段によれば、電源線から入力した電源電圧を分圧して得た電圧を電源電圧として出力する分圧回路を備えている。これにより、分圧後の電源電圧を用いて検出トランジスタの制御電圧が生成されるので、電源線から入力した電源電圧が互いに異なる電圧であっても上述した各手段を適用できる。

請求項６に記載した手段によれば、電源電圧はダイオードを直列に介して検出トランジスタのエミッタもしくはソースまたはベースもしくはゲートに印加される。これにより、検出トランジスタをオンさせるオン制御電圧は、検出トランジスタ固有のオン制御電圧にダイオードの順方向電圧を加えた電圧になる。その結果、電源電圧を正常と見なす範囲（検出トランジスタがオフする電源電圧範囲）を広げる方向に調整できる。

第１の実施形態を示す２つの電源電圧を対象とする電圧異常検出回路の構成図 ３つの電源電圧を対象とする電圧異常検出回路の構成図 電源電圧Ｖ２が変動する場合の波形図 図３相当図 電源電圧の異常と検出信号との関係を示す図 第２の実施形態を示す図１相当図 電源電圧Ｖ１またはＶ２が変動する場合の波形図 電源電圧の異常と検出信号、判定信号との関係を示す図 第３の実施形態を示す図１相当図 第４の実施形態を示す図１相当図 図３相当図 第５の実施形態を示す図１相当図 図３相当図 第６の実施形態を示す図１相当図 電源電圧の立ち上がり時の波形図 第７の実施形態を示すシステム構成図

各実施形態において実質的に同一部分には同一符号を付して説明を省略する。
（第１の実施形態）
以下、第１の実施形態について図１ないし図５を参照しながら説明する。図１に示す電圧異常検出回路１または図２に示す電圧異常検出回路２は、マイコンシステムに複数系統の電源電圧を供給する電源ＩＣ内またはマイコンチップ内に設けられている。

電圧異常検出回路１は、異なる２本の電源線Ｐ１、Ｐ２からそれぞれ電源電圧Ｖ１、Ｖ２を入力し、これら電源電圧Ｖ１、Ｖ２の異常を検出する。電圧異常検出回路２は、異なる３本の電源線Ｐ１、Ｐ２、Ｐ３からそれぞれ電源電圧Ｖ１、Ｖ２、Ｖ３を入力し、これら電源電圧Ｖ１、Ｖ２、Ｖ３の異常を検出する。正常時における電源電圧Ｖ１、Ｖ２、Ｖ３の電圧値（以下、規定電圧と称す）は等しい（例えば５Ｖ）。電源電圧の異常とは、電源電圧が、規定電圧に対し上限値と下限値とで挟まれた正常な電源電圧範囲を超えることを意味する。後述するように、本実施形態における上限値は規定電圧＋Ｖｆ（Ｖｆ：ＰＮ接合の順方向電圧）であり、下限値は規定電圧−Ｖｆである。

図１、図２に示す電圧異常検出回路１、２は同様の構成を備えているので、ここでは電圧異常検出回路２の構成を説明する。電圧異常検出回路２は、電源電圧Ｖ１とＶ３、電源電圧Ｖ２とＶ１、電源電圧Ｖ３とＶ２の各差電圧がそれぞれ制御電圧（ベース・エミッタ間電圧）として印加されるＰＮＰ形のトランジスタＱ１、Ｑ２、Ｑ３（検出トランジスタに相当）を備えている。

ここで、電源電圧Ｖ１、Ｖ２、Ｖ３に、それぞれ重複のない一連の順位１、２、３を付す。この順序は周回するので順位３の次は順位１に戻る。トランジスタＱ１、Ｑ２、Ｑ３のエミッタにはそれぞれ電源電圧Ｖ３、Ｖ１、Ｖ２が印加され、ベースには当該電源電圧の順位３、１、２に対しそれぞれ次の順位１、２、３を持つ電源電圧Ｖ１、Ｖ２、Ｖ３が印加されている。この接続形態によれば、電源電圧Ｖ１、Ｖ２、Ｖ３は、それぞれトランジスタＱ２、Ｑ３、Ｑ１のエミッタに印加されるとともに、トランジスタＱ１、Ｑ２、Ｑ３のベースに印加される。

トランジスタＱ１、Ｑ２、Ｑ３には、それぞれ当該トランジスタのオンオフ状態に応じた検出信号Ｓ１、Ｓ２、Ｓ３を出力する検出回路Ｈ１、Ｈ２、Ｈ３が設けられている。検出回路Ｈ１は、トランジスタＱ１のコレクタとグランド線Ｇとの間に直列に接続された抵抗Ｒ１（抵抗回路に相当）と、抵抗Ｒ１の電圧を所定のしきい値電圧に基づいて２値（ＨまたはＬ）の検出信号Ｓ１とするバッファ回路Ｂ１とから構成されている。検出回路Ｈ２、Ｈ３も、同様に抵抗Ｒ２とバッファ回路Ｂ２、抵抗Ｒ３とバッファ回路Ｂ３から構成されている。

次に、本実施形態の作用について図３ないし図５も参照しながら説明する。トランジスタＱｎ（図１ではｎ＝１、２、図２ではｎ＝１、２、３）のオンオフ状態は、そのベース・エミッタ間に印加される制御電圧すなわち相異なる電源電圧の差電圧に基づいて定まる。この差電圧がＰＮ接合の順方向電圧Ｖｆを超えると、当該トランジスタＱｎがオンして検出信号ＳｎがＨレベルになる。差電圧がＶｆを超えなければ、当該トランジスタＱｎがオフして検出信号ＳｎがＬレベルになる。

例えば、電源電圧Ｖ１が規定電圧（５Ｖ）に等しく、電源電圧Ｖ２が発振等により三角波状に変動する場合、電圧異常検出回路１の動作は図３に示すようになる。式を用いて表すと以下のようになる。
Ｖ２＞Ｖ１＋ＶｆのときＳ１＝Ｈ、Ｖ２≦Ｖ１＋ＶｆのときＳ１＝Ｌ
Ｖ２＜Ｖ１−ＶｆのときＳ２＝Ｈ、Ｖ２≧Ｖ１−ＶｆのときＳ２＝Ｌ

すなわち、電源電圧Ｖ２が上限値（規定電圧＋Ｖｆ）と下限値（規定電圧−Ｖｆ）とで挟まれた正常な電源電圧範囲を超えると、上限値を上回る過大のときには検出信号Ｓ１がＨレベルになり、下限値を下回る過小のときには検出信号Ｓ２がＨレベルになる。これにより、電源電圧に異常が生じたことを検出することができる。

一方、電源電圧Ｖ１、Ｖ３が規定電圧（５Ｖ）に等しく、電源電圧Ｖ２が発振等により三角波状に変動する場合、電圧異常検出回路２の動作は図４に示すようになる。式を用いて表すと以下のようになる。
Ｖ３＞Ｖ１＋ＶｆのときＳ１＝Ｈ、Ｖ３≦Ｖ１＋ＶｆのときＳ１＝Ｌ
Ｖ１＞Ｖ２＋ＶｆのときＳ２＝Ｈ、Ｖ１≦Ｖ２＋ＶｆのときＳ２＝Ｌ
Ｖ２＞Ｖ３＋ＶｆのときＳ３＝Ｈ、Ｖ２≦Ｖ３＋ＶｆのときＳ３＝Ｌ

これによれば、２つの電源電圧が正常で規定電圧に等しく、他の１つの電源電圧のみが正常な電源電圧範囲を超えている場合には、図５に示すように電源電圧に異常が生じたことを検出することができる。さらに、１つの電源電圧に過大状態と過小状態を繰り返す異常が生じているときには、異常が生じた電源電圧を特定することができる。

例えば、図４に示すように電源電圧Ｖ２が過大状態と過小状態を繰り返す場合には、検出信号Ｓ２とＳ３が交互にＨレベルになる。一方、電源電圧Ｖ１が過大状態と過小状態を繰り返す場合には、検出信号Ｓ１とＳ２が交互にＨレベルになり、電源電圧Ｖ３が過大状態と過小状態を繰り返す場合には、検出信号Ｓ３とＳ１が交互にＨレベルになる。従って、検出信号Ｓ１〜Ｓ３の変化に基づいて異常が生じた電源電圧を特定できる。

以上説明したように、本実施形態の電圧異常検出回路１、２は、電源電圧Ｖｎごとにその電源電圧Ｖｎと他の電源電圧Ｖn-1との差電圧を制御電圧とするトランジスタＱｎを備え、そのトランジスタＱｎのオンオフ状態に応じて検出信号Ｓｎを出力する。この構成によれば、各電源電圧と他の電源電圧との相対的な電圧関係に基づいて各電源電圧の異常を検出することができる。その結果、基準電圧発生回路とコンパレータが不要になるので、より簡易な構成となりレイアウト面積を縮小することができる。

各電源電圧Ｖｎは、トランジスタＱｎのベースに印加されるとともに、トランジスタＱn+1のエミッタに印加されている。トランジスタＱｎのベースに印加されることで電源電圧Ｖｎの過小異常を検出でき、トランジスタＱn+1のエミッタに印加されることで電源電圧Ｖｎの過大異常を検出できる。すなわち、何れか１つの電源電圧のみが異常となる場合には、全ての電源電圧Ｖｎの過大異常と過小異常を検出することができる。

（第２の実施形態）
次に、第２の実施形態について図６ないし図８を参照しながら説明する。図６に示す電圧異常検出回路３は、図１に示した電圧異常検出回路１に対し、判定信号Ｍ１、Ｍ２を生成する回路要素が付加されている。

検出回路Ｈ１の抵抗回路は、抵抗Ｒ１１、Ｒ１２からなる第１分圧回路により構成されており、トランジスタＱ１がオンしたときの電源電圧Ｖ２をＲ１２／（Ｒ１１＋Ｒ１２）の第１分圧比で分圧した電圧Ｖ１１を生成する。電源線Ｐ１とグランド線Ｇとの間には抵抗Ｒ１３、Ｒ１４からなる第２分圧回路が接続されており、後述するトランジスタＱ１１がオフのとき電源電圧Ｖ１をＲ１４／（Ｒ１３＋Ｒ１４）の第２分圧比で分圧した電圧Ｖ１２を生成する。

トランジスタＱ１に対応して、コレクタが接地されたトランジスタＱ１１（判定トランジスタに相当）が設けられている。トランジスタＱ１１のベースには、上記第１分圧回路の分圧電圧Ｖ１１が印加され、トランジスタＱ１１のエミッタには、上記第２分圧回路の分圧電圧Ｖ１２が抵抗Ｒ１５を介して印加される（電圧Ｖ１３）。判定回路Ｆ１は、抵抗Ｒ１５とバッファ回路Ｂ１１から構成されており、トランジスタＱ１１のオンオフ状態に応じた判定信号Ｍ１を出力する。

同様に、検出回路Ｈ２の抵抗回路は、抵抗Ｒ２１、Ｒ２２からなる第１分圧回路により構成されており、トランジスタＱ２がオンしたときの電源電圧Ｖ１をＲ２２／（Ｒ２１＋Ｒ２２）の第１分圧比で分圧した電圧Ｖ２１を生成する。抵抗Ｒ２３、Ｒ２４からなる第２分圧回路は、後述するトランジスタＱ１２がオフのとき電源電圧Ｖ２をＲ２４／（Ｒ２３＋Ｒ２４）の第２分圧比で分圧した電圧Ｖ２２を生成する。トランジスタＱ１２のベースには、上記第１分圧回路の分圧電圧Ｖ２１が印加され、トランジスタＱ１２のエミッタには、上記第２分圧回路の分圧電圧Ｖ２２が抵抗Ｒ２５を介して印加される（電圧Ｖ２３）。判定回路Ｆ２は、抵抗Ｒ２５とバッファ回路Ｂ１２から構成されており、トランジスタＱ１２のオンオフ状態に応じた判定信号Ｍ２を出力する。

図７は、電源電圧Ｖ１、Ｖ２の規定電圧を５Ｖとしたときの電源電圧Ｖ１、Ｖ２、検出信号Ｓ１、Ｓ２および判定信号Ｍ１、Ｍ２のシミュレーション波形を示している。０から１ｍｓの間に電源電圧Ｖ１、Ｖ２を５Ｖまで立ち上げた後、５ｍｓまで電源電圧Ｖ２（破線）を規定電圧に等しく保ちながら電源電圧Ｖ１（実線）を変動させ、その後９ｍｓまで電源電圧Ｖ１を規定電圧に等しく保ちながら電源電圧Ｖ２を変動させている。

検出信号Ｓ１、Ｓ２は第１の実施形態と同様に変化する。電源電圧Ｖ１、Ｖ２の何れか一方が異常の場合、Ｈレベルの検出信号Ｓ１は、電源電圧Ｖ１の過小（４ｍｓ付近）または電源電圧Ｖ２の過大（６ｍｓ付近）を示し、Ｈレベルの検出信号Ｓ２は、電源電圧Ｖ１の過大（２ｍｓ付近）または電源電圧Ｖ２の過小（８ｍｓ付近）を示す。さらに、判定信号Ｍ１、Ｍ２を用いれば、異常が生じている電源電圧と異常の態様（過大／過小）を特定できるようになる（図８も参照）。

［１］電源電圧Ｖ１、Ｖ２が規定電圧に等しい場合（Ｓ１：Ｌ、Ｓ２：Ｌ）
トランジスタＱ１、Ｑ２がオフしているので、電圧Ｖ１１、Ｖ２１は０Ｖになる。トランジスタＱ１１、Ｑ１２のエミッタには、抵抗Ｒ１５、Ｒ２５を介して分圧電圧Ｖ１２、Ｖ２２が印加される。その結果、トランジスタＱ１１、Ｑ１２がオンして電圧Ｖ１３、Ｖ２３がＶｆになり、判定信号Ｍ１、Ｍ２はＬレベルになる。

［２］電源電圧Ｖ１が過大の場合（Ｓ１：Ｌ、Ｓ２：Ｈ）
トランジスタＱ２がオンするので、分圧電圧Ｖ２１は（１）式に示す値になる。
Ｖ２１＝Ｖ１×Ｒ２２／（Ｒ２１＋Ｒ２２） …（１）
電源電圧Ｖ１が正常な電源電圧範囲の上限値（５Ｖ＋Ｖｆ）よりも高くなってトランジスタＱ２がオンしたときに、（２）式の関係が成立してトランジスタＱ１２がオフするように抵抗Ｒ２１〜Ｒ２５の抵抗値を設定する。

Ｖ２２＜Ｖ２１＋Ｖｆ …（２）
これにより、判定信号Ｍ２がＨレベルになる。判定信号Ｍ１はＬレベルのままである。

［３］電源電圧Ｖ１が過小の場合（Ｓ１：Ｈ、Ｓ２：Ｌ）
トランジスタＱ１がオンするので、分圧電圧Ｖ１１は（３）式に示す値なる。
Ｖ１１＝Ｖ２×Ｒ１２／（Ｒ１１＋Ｒ１２） …（３）
電源電圧Ｖ１が正常な電源電圧範囲の下限値（５Ｖ−Ｖｆ）よりも低くなってトランジスタＱ１がオンしたときに、（４）式の関係が成立してトランジスタＱ１１がオンを維持するように抵抗Ｒ１１〜Ｒ１５の抵抗値を設定する。
Ｖ１２≧Ｖ１１＋Ｖｆ …（４）

これにより、判定信号Ｍ１がＬレベルを保つ。判定信号Ｍ２もＬレベルのままである。ただし、（４）式の関係は、電源電圧Ｖ１が低下し過ぎると成立しない。このため、電源電圧Ｖ１が下限値（５Ｖ−Ｖｆ）よりも低く設定された下限しきい値Ｖmin以上において成立するように設定する。その結果、電源電圧Ｖ１が低下して検出信号Ｓ１がＨレベルになったときに、電源電圧Ｖ１が下限しきい値Ｖmin以上である限り判定信号Ｍ１がＬレベルになる。

［４］電源電圧Ｖ２が過大の場合（Ｓ１：Ｈ、Ｓ２：Ｌ）
トランジスタＱ１がオンするので、分圧電圧Ｖ１１は上記（３）式に示す値になる。電源電圧Ｖ２が上限値（５Ｖ＋Ｖｆ）よりも高くなってトランジスタＱ１がオンしたときに、（５）式の関係が成立してトランジスタＱ１１がオフするように抵抗Ｒ１１〜Ｒ１５の抵抗値を設定する。
Ｖ１２＜Ｖ１１＋Ｖｆ …（５）
これにより、判定信号Ｍ１がＨレベルになる。判定信号Ｍ２はＬレベルのままである。

［５］電源電圧Ｖ２が過小の場合（Ｓ１：Ｌ、Ｓ２：Ｈ）
トランジスタＱ２がオンするので、分圧電圧Ｖ２１は上記（１）式に示す値になる。電源電圧Ｖ２が下限値（５Ｖ−Ｖｆ）よりも低くなってトランジスタＱ２がオンしたときに、（６）式の関係が成立してトランジスタＱ１２がオンを維持するように抵抗Ｒ２１〜Ｒ２５の抵抗値を設定する。
Ｖ２２≧Ｖ２１＋Ｖｆ …（６）

これにより、判定信号Ｍ２がＬレベルを保つ。判定信号Ｍ１もＬレベルのままである。ただし、（６）式の関係は、電源電圧Ｖ２が低下し過ぎると成立しない。このため、電源電圧Ｖ２が上記下限しきい値Ｖmin以上において成立するように設定する。その結果、電源電圧Ｖ２が低下して検出信号Ｓ２がＨレベルになったときに、電源電圧Ｖ２が下限しきい値Ｖmin以上である限り判定信号Ｍ２がＬレベルになる。

以上の関係をまとめて示す図８を参照すれば、検出信号Ｓ１がＨレベルとなる電源異常が生じた場合、判定信号Ｍ１のレベルに基づいて電源電圧Ｖ１の過小異常と電源電圧Ｖ２の過大異常とを区別することが可能になる。また、検出信号Ｓ２がＨレベルとなる電源異常が生じた場合、判定信号Ｍ２のレベルに基づいて電源電圧Ｖ１の過大異常と電源電圧Ｖ２の過小異常とを区別することが可能になる。

従って、本実施形態によれば、２つの電源電圧Ｖ１、Ｖ２の相対的な電圧関係に基づいて各電源電圧の異常を検出する構成であっても、何れか一方の電源電圧だけが異常である限り、異常が生じている電源電圧のみならず異常の態様（過大／過小）も判定することができる。本実施形態の電圧異常検出回路３も比較的簡易な構成となり、レイアウト面積を極力小さくすることができる。

（第３の実施形態）
次に、第３の実施形態について図９を参照しながら説明する。電圧異常検出回路４は、図１に示した電圧異常検出回路１にダイオードＤ１、Ｄ２を付加した構成を備えている。ダイオードＤ１、Ｄ２は、それぞれトランジスタＱ１、Ｑ２のコレクタと抵抗Ｒ１、Ｒ２との間に順方向の向きに直列に設けられている。バッファ回路Ｂ１、Ｂ２の入力端子は、ダイオードＤ１、Ｄ２のカソードに接続されている。

トランジスタＱ１がオンするのは、電源電圧Ｖ１が正常な電源電圧範囲の下限値（規定電圧−Ｖｆ）よりも低くなった時および電源電圧Ｖ２が正常な電源電圧範囲の上限値（規定電圧＋Ｖｆ）よりも高くなった時である。ダイオードＤ１がない場合には、後者の時にトランジスタＱ１を介してバッファ回路Ｂ１の入力電圧が（規定電圧＋Ｖｆ）以上に持ち上がる。バッファ回路Ｂ２の入力電圧についても同様である。

ダイオードＤ１、Ｄ２を設けた本実施形態によれば、トランジスタＱ１、Ｑ２がオンしたときのバッファ回路Ｂ１、Ｂ２の入力電圧をＶｆだけ下げることができるので、バッファ回路Ｂ１、Ｂ２の入力端子を過大な電圧から保護することができる。

（第４の実施形態）
次に、第４の実施形態について図１０および図１１を参照しながら説明する。電圧異常検出回路５は、図１に示した電圧異常検出回路１に分圧回路６を加えた構成を備えている。分圧回路６は、電源線Ｐ２とグランド線Ｇとの間に直列に接続された抵抗Ｒ３１、Ｒ３２から構成され、その分圧した電源電圧Ｖ2dがトランジスタＱ１のエミッタとトランジスタＱ２のベースに印加されている。

本実施形態によれば、規定の状態において電源電圧Ｖ２が電源電圧Ｖ１よりも高い場合でも、分圧比Ｒ３２／（Ｒ３１＋Ｒ３２）をＶ１／Ｖ２に等しく設定することにより、電源電圧Ｖ１と分圧した電源電圧Ｖ2dとの相対的な電圧関係に基づいて電源電圧Ｖ１、Ｖ２の異常を検出することができる。その他の作用および効果は、第１の実施形態と同様である。

（第５の実施形態）
次に、第５の実施形態について図１２および図１３を参照しながら説明する。電圧異常検出回路７は、図１に示した電圧異常検出回路１にダイオードＤ３、Ｄ４を加えた構成を備えている。ダイオードＤ３は、電源線Ｐ２とトランジスタＱ１のエミッタとの間に順方向の向きに直列に接続され、ダイオードＤ４は、電源線Ｐ１とトランジスタＱ１のエミッタとの間に順方向の向きに直列に接続されている。

この構成によれば、電源電圧Ｖ１、Ｖ２の正常範囲の下限値が（規定電圧−２Ｖｆ）になり、上限値が（規定電圧＋２Ｖｆ）になる。異常検出に係る作用および効果は、第１の実施形態と同様である。なお、ダイオードＤ３、Ｄ４の何れか一方のみを設けてもよく、ダイオードＤ３、Ｄ４に替えて複数のダイオードを直列に設けてもよい。さらに、トランジスタＱ１、Ｑ２のエミッタ側に替えてベース側に設けてもよい。この場合には、ベースから電源線の向きに順方向となるように直列に設ける。

（第６の実施形態）
次に、第６の実施形態について図１４および図１５を参照しながら説明する。電圧異常検出回路８は、バッファ回路Ｂ１、Ｂ２から出力される検出信号Ｓ１、Ｓ２をパワーオンリセット信号（ＰＯＲ信号）でマスクするＡＮＤゲート９、１０を備えている。ＰＯＲ信号は、少なくとも電源電圧Ｖ１、Ｖ２が正常な電源電圧範囲の下限値（規定電圧−Ｖｆ）よりも高くなるまでの間Ｌレベルを保持し、その後Ｈレベルになる。

電源ＩＣに一次電圧が供給されると、電源回路が動作を開始して電源電圧Ｖ１、Ｖ２が立ち上がる。この立ち上がり期間では、電源電圧Ｖ１、Ｖ２が安定していないため、バッファ回路Ｂ１、Ｂ２から出力される検出信号Ｓ１、Ｓ２にも誤りが生じる虞がある。本実施形態の電圧異常検出回路８によれば、ＰＯＲ信号がＬレベルになる期間（時刻ｔ１〜ｔ３）において検出信号Ｓ１、Ｓ２をＬレベルにマスクする。これにより、誤った検出信号Ｓ１、Ｓ２を受けて電源回路が動作を停止したり、立ち上がりが遅れるなどの不都合を防止できる。

（第７の実施形態）
次に、第７の実施形態について図１６を参照しながら説明する。電源ＩＣ１１は、例えばＰＷＭ制御（オンオフデューティ制御）により電源電圧Ｖ１、Ｖ２を生成するシリーズレギュレータ方式の電源回路１２、電圧異常検出回路１、処理回路１３および通信回路１４を備えている。

処理回路１３は、検出信号Ｓ１、Ｓ２の何れかがＨレベルになると、電源回路１２に電源電圧Ｖ１、Ｖ２の出力を停止させる。また、別の手段として、処理回路１３は、電源電圧Ｖ１、Ｖ２に異常が発生するとダイアグ信号を生成し、通信回路１４を介してマイコン１５に送信する。マイコン１５は、ダイアグ信号を受信すると、電源回路１２に電源電圧Ｖ１、Ｖ２の出力を停止させる。

（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。

第２ないし第７の実施形態についても、３以上の電源線から入力した電源電圧を対象とする電圧異常検出回路に拡張でき、同様の作用および効果が得られる。
第２、第３、第４、第５の実施形態は、互いに組み合わせることができる。第６の実施形態は、他の全ての実施形態と組み合わせることができる。第７の実施形態は、他の全ての実施形態と組み合わせることができる。

第４の実施形態において、分圧回路６を、電源電圧Ｖ１に対してのみ、電源電圧Ｖ２に対してのみ、または電源電圧Ｖ１、Ｖ２の何れに対しても設けることができる。これらの場合、電源電圧Ｖ１、Ｖ２が規定電圧のときのトランジスタＱ１、Ｑ２のベース電位が等しくなるように各分圧比を設定すればよい。

バイポーラトランジスタに替えてＦＥＴも同様に適用できる。この場合、コレクタ、エミッタ、ベースの接続をそれぞれドレイン、ソース、ゲートの接続に置き換えればよい。また、バッファ回路Ｂ１〜Ｂ３は、非反転型に限らず反転型であってもよい。

図面中、１、２、３、４、５、７、８は電圧異常検出回路、６は分圧回路、Ｐ１、Ｐ２、Ｐ３は電源線、Ｑ１、Ｑ２、Ｑ３は検出トランジスタ、Ｑ１１、Ｑ１２は判定トランジスタ、Ｈ１、Ｈ２、Ｈ３は検出回路、Ｒ１、Ｒ２、Ｒ３は抵抗（抵抗回路）、Ｂ１、Ｂ２、Ｂ３はバッファ回路、Ｆ１、Ｆ２は判定回路である。

Claims (6)

1. 複数の電源線（Ｐ１、Ｐ２、Ｐ３）からそれぞれ電源電圧を入力し、これらの電源電圧の異常を検出する電圧異常検出回路であって、
   前記電源電圧ごとにその電源電圧と他の電源電圧との差電圧が制御電圧として印加される検出トランジスタ（Ｑ１、Ｑ２、Ｑ３）と、
   前記検出トランジスタごとにそのオンオフ状態に応じた検出信号を出力する検出回路（Ｈ１、Ｈ２、Ｈ３）とを備え、
   前記入力した電源電圧に順序を付したとき、前記各検出トランジスタのエミッタまたはソースにはそれぞれ各順位を持つ電源電圧が印加され、ベースまたはゲートにはその順位に対し次の順位を持つ電源電圧が印加されていることを特徴とする電圧異常検出回路。
2. 前記検出回路は、前記検出トランジスタと直列に接続された抵抗回路（Ｒ１、Ｒ２、Ｒ３）と、この抵抗回路の電圧を所定のしきい値電圧に基づいて２値の検出信号とするバッファ回路（Ｂ１、Ｂ２、Ｂ３）とから構成されていることを特徴とする請求項１記載の電圧異常検出回路。
3. 前記抵抗回路は、第１分圧比で分圧する第１分圧回路（Ｒ１１・Ｒ１２、Ｒ２１・Ｒ２２）により構成されており、
   前記電源電圧ごとにその電源電圧を第２分圧比で分圧する第２分圧回路（Ｒ１３・Ｒ１４、Ｒ２３・Ｒ２４）と、
   前記検出トランジスタごとに設けられ、その検出トランジスタと直列に接続された前記第１分圧回路の分圧電圧と、その検出トランジスタのベースまたはゲートに印加される電源電圧を分圧する前記第２分圧回路の分圧電圧との差電圧が制御電圧として印加される判定トランジスタ（Ｑ１１、Ｑ１２）と、
   前記判定トランジスタごとにそのオンオフ状態に応じた判定信号を出力する判定回路（Ｆ１、Ｆ２）とを備え、
   前記検出トランジスタがオンした状態において、その検出トランジスタのベースまたはゲートに印加される電源電圧が正常な電源電圧範囲よりも低く設定された下限しきい値以上である場合、その検出トランジスタのエミッタまたはソースに印加される電源電圧が正常な電源電圧範囲よりも高くなったときに限りその検出トランジスタに対応して設けられた前記判定トランジスタがオフするように、前記第１分圧回路と前記第２分圧回路の分圧比が設定されていることを特徴とする請求項２記載の電圧異常検出回路。
4. 前記検出トランジスタと前記抵抗回路との間に順方向のダイオード（Ｄ１、Ｄ２）が直列に接続されていることを特徴とする請求項２または３記載の電圧異常検出回路。
5. 前記電源線から入力した電源電圧を分圧して得た電圧を電源電圧として出力する分圧回路（６）を備えていることを特徴とする請求項１ないし４の何れかに記載の電圧異常検出回路。
6. 前記電源電圧はダイオード（Ｄ３、Ｄ４）を直列に介して前記検出トランジスタのエミッタもしくはソースまたはベースもしくはゲートに印加されることを特徴とする請求項１ないし５の何れかに記載の電圧異常検出回路。

Images