JPS6377334A - バツテリバツクアツプ回路 - Google Patents
バツテリバツクアツプ回路Info
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- JPS6377334A JPS6377334A JP61218129A JP21812986A JPS6377334A JP S6377334 A JPS6377334 A JP S6377334A JP 61218129 A JP61218129 A JP 61218129A JP 21812986 A JP21812986 A JP 21812986A JP S6377334 A JPS6377334 A JP S6377334A
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- Japan
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- power supply
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- 238000010586 diagram Methods 0.000 description 4
- 230000007774 longterm Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- Power Sources (AREA)
- Stand-By Power Supply Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的コ
(産業上の利用分野)
この発明は、例えばRAMメモリ等を電源のオフ時等に
バックアップするためのバッテリバックアップ回路に関
する。
バックアップするためのバッテリバックアップ回路に関
する。
(従来の技術)
従来のバッテリバックアップ回路としては、例えば第3
図に示すようなものがある。
図に示すようなものがある。
第3図中、1は商用周波数の交流電源、20は整流回路
等を備えた直流用の電源で、電源20から電源電圧(+
)E+ が出力される。
等を備えた直流用の電源で、電源20から電源電圧(+
)E+ が出力される。
電源20の出力端子は、順方向接続の第1のダイオード
D1を介してRAMメモリ等を備えた被バックアップ装
置3に接続されている。
D1を介してRAMメモリ等を備えた被バックアップ装
置3に接続されている。
4は、バックアップ用のバッテリで、バツテリ電圧(+
)E2の出力端子が、順方向接続の第2のダイオードD
2を介して被バックアップ装置3に接続されている。
)E2の出力端子が、順方向接続の第2のダイオードD
2を介して被バックアップ装置3に接続されている。
第1、第2のダイオードD+ 、D2は、逆流防止とス
イッチとしての機能を備えている。
イッチとしての機能を備えている。
そして電源電圧(+)El およびバッテリ電圧(+)
E2が、El >E2の関係に設定され、正常時には第
1のダイオードD1がオンで、第2のダイオードD2が
オフとなり、被バックアップ装置3に正規の電源電圧(
+)El が供給される。
E2が、El >E2の関係に設定され、正常時には第
1のダイオードD1がオンで、第2のダイオードD2が
オフとなり、被バックアップ装置3に正規の電源電圧(
+)El が供給される。
電源20がオフされると、第1のダイオードD1がオフ
で、第2のダイオードD2がオンに反転し、被バックア
ップ装置3には、バッテリ電圧(+)E2が供給されて
RAMメモリ等の記憶データが保持される。
で、第2のダイオードD2がオンに反転し、被バックア
ップ装置3には、バッテリ電圧(+)E2が供給されて
RAMメモリ等の記憶データが保持される。
(発明が解決しようとする問題点)
従来のバッテリバックアップ回路では、バッテリ4のス
イッチとして第2のダイオードD2が用いられ、正常時
には、この第2のダイオードD2を逆バイアスすること
により、スイッチオフの機能を持たせていた。
イッチとして第2のダイオードD2が用いられ、正常時
には、この第2のダイオードD2を逆バイアスすること
により、スイッチオフの機能を持たせていた。
しかしながら、ダイオードスイッチは、比較的漏れ電流
が大きいので、使用が長期間に亘ると、バッテリ電圧(
十)E2が低下して、電源が切れたときに十分なバック
アップ作用ができなくなるおそれがある。
が大きいので、使用が長期間に亘ると、バッテリ電圧(
十)E2が低下して、電源が切れたときに十分なバック
アップ作用ができなくなるおそれがある。
第2のダイオードD2の漏れ電流を少なくするためには
、電源電圧(+)Elを高くして第2のダイオードD2
の逆バイアス電圧を高くすることが考えられるが、バッ
テリバックアップ回路の使用目的からして、電源電圧(
+)El とバッテリ電圧(+)E2との電圧差を大き
くすることには限度があり、また使用される回路素子の
耐圧からも、電源電圧(+)El を余り高くすること
はできない。
、電源電圧(+)Elを高くして第2のダイオードD2
の逆バイアス電圧を高くすることが考えられるが、バッ
テリバックアップ回路の使用目的からして、電源電圧(
+)El とバッテリ電圧(+)E2との電圧差を大き
くすることには限度があり、また使用される回路素子の
耐圧からも、電源電圧(+)El を余り高くすること
はできない。
このため従来のバッテリバックアップ回路にあっては、
バッテリ4からの漏れ電流を十分低くすることができず
、長期間の使用には不向きであるという問題点があった
。
バッテリ4からの漏れ電流を十分低くすることができず
、長期間の使用には不向きであるという問題点があった
。
この発明は上記事情に基づいてなされたもので、バッテ
リからの漏れ電流を十分に低くして、長期間の使用にお
いても確実なバックアップ作用が保証されるバッテリバ
ックアップ回路を提供することを目的とする。
リからの漏れ電流を十分に低くして、長期間の使用にお
いても確実なバックアップ作用が保証されるバッテリバ
ックアップ回路を提供することを目的とする。
[発明の構成]
(問題点を解決するための手段)
この発明は上記問題点を解決するために電源電圧が所定
電圧よりも低下したとき被バックアップ装置にバックア
ップ用の電圧を供給するためのバッテリと、該バッテリ
の電圧供給線路に接続されたFETスイッチと、前記電
8i電圧の変動に応動して前記FETスイッチに制御用
のバイアス電圧を設定し、当該電源電圧が所定電圧以上
のときは前記FETスイッチをオフ状態とし、該電源電
圧が所定電圧よりも低いときは前記FETスイッチをオ
ン状態に転じさせるバイアス電圧設定手段とを有する構
成としたものである。
電圧よりも低下したとき被バックアップ装置にバックア
ップ用の電圧を供給するためのバッテリと、該バッテリ
の電圧供給線路に接続されたFETスイッチと、前記電
8i電圧の変動に応動して前記FETスイッチに制御用
のバイアス電圧を設定し、当該電源電圧が所定電圧以上
のときは前記FETスイッチをオフ状態とし、該電源電
圧が所定電圧よりも低いときは前記FETスイッチをオ
ン状態に転じさせるバイアス電圧設定手段とを有する構
成としたものである。
(作用)
電源電圧が所定電圧以上で、被バックアップ装置に正常
な電源電圧供給がされているとぎは、バイアス電圧設定
手段によりオフ用のバイアス電圧がFETスイッチに設
定され、バッテリの電圧供給線路に接続されたFETス
イッチはオフとなる。
な電源電圧供給がされているとぎは、バイアス電圧設定
手段によりオフ用のバイアス電圧がFETスイッチに設
定され、バッテリの電圧供給線路に接続されたFETス
イッチはオフとなる。
このとき、FETスイッチは数千MΩ以上の高インピー
ダンス状態となるので、バッテリからの漏れ電流はゼロ
に近いものとなり、長期間の使用においてもバッテリ電
圧の低下は、極く微小に抑えられる。
ダンス状態となるので、バッテリからの漏れ電流はゼロ
に近いものとなり、長期間の使用においてもバッテリ電
圧の低下は、極く微小に抑えられる。
電源電圧が所定電圧よりも低くなると、バイアス電圧設
定手段の設定バイアス電圧は、オン用のバイアス電圧と
なり、FETスイッチがオンに転じて、被バックアップ
装置はバッテリ電圧によりバックアップされる。
定手段の設定バイアス電圧は、オン用のバイアス電圧と
なり、FETスイッチがオンに転じて、被バックアップ
装置はバッテリ電圧によりバックアップされる。
(実施例)
以下この発明の実施例を図面に基づいて説明する。
第1図は、この発明の一実施例を示す図である。
なお、第1図および後述の第2図において、前記第3図
における機器および回路素子等と同一ないし均等のもの
は、前記と同一符号を以って示し重複した説明を省略す
る。
における機器および回路素子等と同一ないし均等のもの
は、前記と同一符号を以って示し重複した説明を省略す
る。
まず構成を説明すると、この実施例では、バッテリ4の
電圧供給線路にFETスイッチQが接続されている。
電圧供給線路にFETスイッチQが接続されている。
そして、このFETスイッチQにオン・オフ制御用のバ
イアス電圧を設定するため、次のようなバイアス設定手
段が配設されている。
イアス電圧を設定するため、次のようなバイアス設定手
段が配設されている。
即ち、まず電源2内に、所定のバイアス用電圧(−)E
3を発生するバイアス電圧源が組込まれている。
3を発生するバイアス電圧源が組込まれている。
電源2から電源電圧(+)E+が出力されるとき、これ
に応動して、バイアス電圧源から(−)E3のバイアス
用電圧が出力される。
に応動して、バイアス電圧源から(−)E3のバイアス
用電圧が出力される。
またバイアス用電圧(−)E3の出力端子が、順方向接
続のツェナダイオード5を介してFETスイッチQのゲ
ートに接続され、ざらにFETスイッチQのゲート・ソ
ース間にバイアス設定用抵抗Rが接続されている。
続のツェナダイオード5を介してFETスイッチQのゲ
ートに接続され、ざらにFETスイッチQのゲート・ソ
ース間にバイアス設定用抵抗Rが接続されている。
電源電圧(+)E+から第1のダイオードD1の順方向
電圧降下(約0.6V)を差引いた電源供給電圧(+)
Eo とバイアス用電圧(−)E3との電圧差が、ツェ
ナダイオード5のツェナ電圧VZを越えたとき、バイア
ス設定用抵抗Rに電流が流れてFETスイッチQに所要
のバイアス電圧が設定される。
電圧降下(約0.6V)を差引いた電源供給電圧(+)
Eo とバイアス用電圧(−)E3との電圧差が、ツェ
ナダイオード5のツェナ電圧VZを越えたとき、バイア
ス設定用抵抗Rに電流が流れてFETスイッチQに所要
のバイアス電圧が設定される。
而して上記のバイアス電圧源、ツェナダイオード5およ
びバイアス設定用抵抗Rにより、バイアス電圧源が構成
される。
びバイアス設定用抵抗Rにより、バイアス電圧源が構成
される。
次に作用を説明する。
電源2がオン操作されて、その出力端子から電源電圧(
+)E+が出力されているとき、被バンクアップ装置3
には、この電源電圧(十)E+から第1のダイオードで
Dlの順方向電圧降下を差引いた電源供給電圧(+)E
oが正常に供給される。
+)E+が出力されているとき、被バンクアップ装置3
には、この電源電圧(十)E+から第1のダイオードで
Dlの順方向電圧降下を差引いた電源供給電圧(+)E
oが正常に供給される。
このとき、FETスイッチQのゲート・ソース間には、
バイアス電圧設定手段により次式で示すようなバイアス
電圧VbS設定されて、FETスイッヂQはオフとなっ
ている。
バイアス電圧設定手段により次式で示すようなバイアス
電圧VbS設定されて、FETスイッヂQはオフとなっ
ている。
Vb=f:+ +Vz−Eo
・・・<1>いま、これを数値例を用いて、さらに説
明する。
・・・<1>いま、これを数値例を用いて、さらに説
明する。
電源電圧E+ =5V、バッテリ電圧E2 =5Vバイ
アス用電圧E3−−15V、ツェナ電圧Vz=10V、
FETスイッチQピンチオフ電圧(ドレイン・ソース間
がオフとなるゲート・ソース間電圧)Vp=−5Vであ
るものとする。
アス用電圧E3−−15V、ツェナ電圧Vz=10V、
FETスイッチQピンチオフ電圧(ドレイン・ソース間
がオフとなるゲート・ソース間電圧)Vp=−5Vであ
るものとする。
この数値例を前記(1)式に代入すると、Vb=−15
+10−4.4−−9.4 (V)となる。このバイア
ス電圧vbは、ピンチオフ電圧Vp以上であるので、F
ETスイッチQは、完全にオフ状態に設定される。
+10−4.4−−9.4 (V)となる。このバイア
ス電圧vbは、ピンチオフ電圧Vp以上であるので、F
ETスイッチQは、完全にオフ状態に設定される。
そしてFETスイッチQがオフ状態にあるとき、そのド
レイン・ソース間のインピーダンスは、数壬MΩ以上の
高インピーダンス状態となるので、バッテリ4からの漏
れ電流はゼロに近いものとなり、長期間の使用において
もバッテリ電圧の低下は、極く微小に抑えられる。
レイン・ソース間のインピーダンスは、数壬MΩ以上の
高インピーダンス状態となるので、バッテリ4からの漏
れ電流はゼロに近いものとなり、長期間の使用において
もバッテリ電圧の低下は、極く微小に抑えられる。
一方、電源2がオフされると、fff FA Ti圧(
+)ElがゼロVとなり、またこれとともに、バイアス
電圧源からのバイアス用電圧(−)E3もゼロVとなる
。
+)ElがゼロVとなり、またこれとともに、バイアス
電圧源からのバイアス用電圧(−)E3もゼロVとなる
。
この結果、ツェナダイオード5に加わる電圧がツェナ電
圧Vz以下となり、ツェナダイオード5がオフとなって
、バイアス設定用抵抗Rへ電流が流れなくなる。これに
よりFETスイッチQのゲート・ソース間の電圧は、ピ
ンチオフ電圧■p以下となって、当該FETスイッチQ
がオンに転じ、被バックアップ装置3は、バッテリ電圧
子E2によりバックアップされる。
圧Vz以下となり、ツェナダイオード5がオフとなって
、バイアス設定用抵抗Rへ電流が流れなくなる。これに
よりFETスイッチQのゲート・ソース間の電圧は、ピ
ンチオフ電圧■p以下となって、当該FETスイッチQ
がオンに転じ、被バックアップ装置3は、バッテリ電圧
子E2によりバックアップされる。
ここで、FETスイッチQがオンに転じるバイアス用電
圧(−)E3を求めると、前記(1)式を変形した次式
により求めることができる。
圧(−)E3を求めると、前記(1)式を変形した次式
により求めることができる。
E 3 = V D −V Z + E o
−<2>上式に前記の数値例を代入すると、 E3 =−5−10+4.4=−10,6(V)したが
って電源電圧(+)E+の電圧低下に応動して、バイア
ス電圧源からのバイアス用電圧(−)E3が、例えば−
10,6(V)まで低下すると、この電圧点で被バック
アップ装置3の電電源は、バッテリ4に切換えられ、よ
り一層確実なバッテリバックアップが行なわれる。
−<2>上式に前記の数値例を代入すると、 E3 =−5−10+4.4=−10,6(V)したが
って電源電圧(+)E+の電圧低下に応動して、バイア
ス電圧源からのバイアス用電圧(−)E3が、例えば−
10,6(V)まで低下すると、この電圧点で被バック
アップ装置3の電電源は、バッテリ4に切換えられ、よ
り一層確実なバッテリバックアップが行なわれる。
次に第2図には、この発明の他の実施例を示す。
この実施例は、バイアス用電圧(−)E3の出力線路に
、光結合素子6を接続し、その出力端子7a、7bから
停電検出信号が取出せるようにしたものである。
、光結合素子6を接続し、その出力端子7a、7bから
停電検出信号が取出せるようにしたものである。
被バックアップ装置3に、電源2から電源電圧(+)E
l が正常に供給されているときは、ツェナダイオード
5がオンとなって光結合素子6における発光素子8に電
流が流れ、受光素子9からの受光出力が、正常状態信号
として出力される。
l が正常に供給されているときは、ツェナダイオード
5がオンとなって光結合素子6における発光素子8に電
流が流れ、受光素子9からの受光出力が、正常状態信号
として出力される。
一方、電源2がオフとなって、被バックアップ装置3が
バッテリ4によるバックアップ状態になると、前記のよ
うにツェナダイオード5がオフとなる。この結果発光素
子8に電流が流れなくなり、受光素子9の出力がゼロと
なって停電検出信号が得られる。
バッテリ4によるバックアップ状態になると、前記のよ
うにツェナダイオード5がオフとなる。この結果発光素
子8に電流が流れなくなり、受光素子9の出力がゼロと
なって停電検出信号が得られる。
[発明の効果]
以上説明したように、この発明の構成によれば、電源電
圧が所定電圧以上で、被バックアップ装置に正常な電源
電圧供給がされているときは、バイアス電圧設定手段に
よりオフ用のバイアス電圧がFETスイッチに設定され
、このFETスイッチによりバッテリの電圧供給線路が
オフされる。このとき、FETスイッチは数千MΩ以上
の高インピーダンス状態となるので、バッテリからの漏
れ電流はゼロに近いものとなり、長期間の使用において
もバッテリ電圧の低下は極く微小に抑えられて確実なバ
ックアップ作用が保証されるという利点がある。
圧が所定電圧以上で、被バックアップ装置に正常な電源
電圧供給がされているときは、バイアス電圧設定手段に
よりオフ用のバイアス電圧がFETスイッチに設定され
、このFETスイッチによりバッテリの電圧供給線路が
オフされる。このとき、FETスイッチは数千MΩ以上
の高インピーダンス状態となるので、バッテリからの漏
れ電流はゼロに近いものとなり、長期間の使用において
もバッテリ電圧の低下は極く微小に抑えられて確実なバ
ックアップ作用が保証されるという利点がある。
またFETスイッチは、電源電圧の変動に応動したバイ
アス電圧設定手段の設定バイアス電圧によりオフ制御さ
れるので、電源電圧が一定値まで低下したとき、その設
定バイアス電圧点で被バックアップ装置の電源を確実に
バッテリに切換えることができ、この点においても確実
なバックアップ作用が保証されるという利点がある。
アス電圧設定手段の設定バイアス電圧によりオフ制御さ
れるので、電源電圧が一定値まで低下したとき、その設
定バイアス電圧点で被バックアップ装置の電源を確実に
バッテリに切換えることができ、この点においても確実
なバックアップ作用が保証されるという利点がある。
第1図はこの発明に係るバッテリバックアップ回路の一
実施例を示す回路図、第2図はこの発明の他の実施例を
示す回路図、第3図は従来のバッテリバックアップ回路
を示す回路図である。 2:バイアス電圧源を含む電源、 3:被バックアップ装置、 4:バッテリ、 5:バイアス電圧設定手段を構成するツェナダイオード
、 Q : FETスイッチ、 R:バイアス電圧設定手段を構成するバイアス設定用抵
抗。
実施例を示す回路図、第2図はこの発明の他の実施例を
示す回路図、第3図は従来のバッテリバックアップ回路
を示す回路図である。 2:バイアス電圧源を含む電源、 3:被バックアップ装置、 4:バッテリ、 5:バイアス電圧設定手段を構成するツェナダイオード
、 Q : FETスイッチ、 R:バイアス電圧設定手段を構成するバイアス設定用抵
抗。
Claims (2)
- (1)電源電圧が所定電圧よりも低下したとき被バック
アップ装置にバックアップ用の電圧を供給するためのバ
ッテリと、 該バッテリの電圧供給線路に接続されたFETスイッチ
と、 前記電源電圧の変動に応動して前記FETスイッチに制
御用のバイアス電圧を設定し、当該電源電圧が所定電圧
以上のときは前記FETスイッチをオフ状態とし、該電
源電圧が所定電圧よりも低いときは前記FETスイッチ
をオン状態に転じさせるバイアス電圧設定手段とを有す
ることを特徴とするバッテリバックアップ回路。 - (2)前記バイアス電圧設定手段は、電源電圧が所定電
圧以上のときに所定のバイアス用電圧を発生するバイア
ス電圧源と、該バイアス電圧源およびFETスイッチの
ゲートの間に接続されたツェナダイオードと、FETス
イッチのゲート・ソース間に接続されたバイアス設定用
抵抗とで構成したものであることを特徴とする特許請求
の範囲第1項記載のバッテリバックアップ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61218129A JPS6377334A (ja) | 1986-09-18 | 1986-09-18 | バツテリバツクアツプ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61218129A JPS6377334A (ja) | 1986-09-18 | 1986-09-18 | バツテリバツクアツプ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6377334A true JPS6377334A (ja) | 1988-04-07 |
Family
ID=16715089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61218129A Pending JPS6377334A (ja) | 1986-09-18 | 1986-09-18 | バツテリバツクアツプ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6377334A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0255540A (ja) * | 1988-08-22 | 1990-02-23 | Oki Electric Ind Co Ltd | メモリの電源供給回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58159634A (ja) * | 1982-03-18 | 1983-09-22 | 松下電器産業株式会社 | 停電補償回路 |
-
1986
- 1986-09-18 JP JP61218129A patent/JPS6377334A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58159634A (ja) * | 1982-03-18 | 1983-09-22 | 松下電器産業株式会社 | 停電補償回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0255540A (ja) * | 1988-08-22 | 1990-02-23 | Oki Electric Ind Co Ltd | メモリの電源供給回路 |
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