JPS6122477Y2 - - Google Patents
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- Publication number
- JPS6122477Y2 JPS6122477Y2 JP3778380U JP3778380U JPS6122477Y2 JP S6122477 Y2 JPS6122477 Y2 JP S6122477Y2 JP 3778380 U JP3778380 U JP 3778380U JP 3778380 U JP3778380 U JP 3778380U JP S6122477 Y2 JPS6122477 Y2 JP S6122477Y2
- Authority
- JP
- Japan
- Prior art keywords
- thyristor
- voltage
- circuit
- oscillator
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
Landscapes
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Power Conversion In General (AREA)
Description
【考案の詳細な説明】
本考案は二線式電子スイツチの改良に関する。
二線式電子スイツチは、容量型や誘導型のセン
サー等を含むオシレータと、このオシレータによ
つて制御されるスイツチング素子と、更に上記オ
シレータに電圧を供給するための電圧供給回路と
を主要な構成としている。
サー等を含むオシレータと、このオシレータによ
つて制御されるスイツチング素子と、更に上記オ
シレータに電圧を供給するための電圧供給回路と
を主要な構成としている。
この場合において上記電圧供給回路は、オシレ
ータの作動状態を維持するためスイツチングの有
無にかかわり無く一定の電圧を発生できる様に構
成されねばならないと共に、当該回路自体による
電圧降下や電力損失を出来るだけ防止しなければ
ならない。
ータの作動状態を維持するためスイツチングの有
無にかかわり無く一定の電圧を発生できる様に構
成されねばならないと共に、当該回路自体による
電圧降下や電力損失を出来るだけ防止しなければ
ならない。
この様な見地から従来多く試みられ、実用に供
されているスイツチ回路につきその概略を先ず説
明する。
されているスイツチ回路につきその概略を先ず説
明する。
先ず第一のスイツチ回路は、スイツチング素子
としてサイリスタを用い、電圧供給回路はこのサ
イリスタに並列に接続された高抵抗および上記サ
イリスタに直列に接続されたツエナーダイオード
で構成される。
としてサイリスタを用い、電圧供給回路はこのサ
イリスタに並列に接続された高抵抗および上記サ
イリスタに直列に接続されたツエナーダイオード
で構成される。
この回路図を示すと第1図の様になる。同図に
おいて1はサイリスタ、2は高抵抗、3はツエナ
ーダイオードである。尚、4は交流電源、5はブ
リツジ整流回路、6はリレー等の制御される負
荷、7はオシレータを示す。
おいて1はサイリスタ、2は高抵抗、3はツエナ
ーダイオードである。尚、4は交流電源、5はブ
リツジ整流回路、6はリレー等の制御される負
荷、7はオシレータを示す。
同図から明らかな様にこの回路においてオシレ
ータ7への電圧供給は、サイリスタ1が非導通の
時は高抵抗2を介して、サイリスタ1が導通して
いる時はツエナーダイオード3により行われる。
従つてサイリスタ1の導通、非導通に無関係にオ
シレータ7には一定の電圧を供給出来ることにな
る。しかしながら、この回路ではツエナーダイオ
ードでの電圧降下のため負荷6に充分な電圧が加
わらないという欠点がある。
ータ7への電圧供給は、サイリスタ1が非導通の
時は高抵抗2を介して、サイリスタ1が導通して
いる時はツエナーダイオード3により行われる。
従つてサイリスタ1の導通、非導通に無関係にオ
シレータ7には一定の電圧を供給出来ることにな
る。しかしながら、この回路ではツエナーダイオ
ードでの電圧降下のため負荷6に充分な電圧が加
わらないという欠点がある。
そこで上記欠点を解消するために、ツエナーダ
イオードをサイリスタに置き換える第二のスイツ
チ回路が提案されている。これを第2図に示す。
構成において第1図に示す回路と異なる点は、ツ
エナーダイオード3に変わつてサイリスタ8が別
のサイリスタ1に直列に接続された点と、このサ
イリスタ8のゲートとアノード間にツエナーダイ
オード9が接続された点である。
イオードをサイリスタに置き換える第二のスイツ
チ回路が提案されている。これを第2図に示す。
構成において第1図に示す回路と異なる点は、ツ
エナーダイオード3に変わつてサイリスタ8が別
のサイリスタ1に直列に接続された点と、このサ
イリスタ8のゲートとアノード間にツエナーダイ
オード9が接続された点である。
その結果作用上第1図に示す回路と異なるの
は、サイリスタ1導通後一定時間後にサイリスタ
8が導通することと(コンデンが充電されてから
ツエナーダイオード9が導通するため)、オシレ
ータ7への電圧供給と負荷6への電力供給がサイ
リスタ8の導通角によつて制御されることであ
る。
は、サイリスタ1導通後一定時間後にサイリスタ
8が導通することと(コンデンが充電されてから
ツエナーダイオード9が導通するため)、オシレ
ータ7への電圧供給と負荷6への電力供給がサイ
リスタ8の導通角によつて制御されることであ
る。
この様な違いから、第2図の回路は第1図の回
路に比して負荷6への電力供給時に生ずるスイツ
チング部での電圧降下と電力損失をより減少でき
ることになる。
路に比して負荷6への電力供給時に生ずるスイツ
チング部での電圧降下と電力損失をより減少でき
ることになる。
又、第3図は更にこの回路を改良して、負荷6
への電力供給時に生ずるスイツチング部での電圧
降下要因をサイリスタ1のみとしたものである。
この回路は負荷6への電力供給に際し、当該負荷
6に直列に接続される無接点スイツチング素子と
して最少単位のもので済むから、電圧降下、電力
損失を出来るだけ無くすという見地に立てば極め
て効果的なものとして評価できる。
への電力供給時に生ずるスイツチング部での電圧
降下要因をサイリスタ1のみとしたものである。
この回路は負荷6への電力供給に際し、当該負荷
6に直列に接続される無接点スイツチング素子と
して最少単位のもので済むから、電圧降下、電力
損失を出来るだけ無くすという見地に立てば極め
て効果的なものとして評価できる。
しかしながら、上記第2図および第3図に示す
回路では次の欠点があり、その用途範囲は限定的
なものであつた。即ち、第3図に於いて説明すれ
ば、今負荷6が非常に高インピーダンスになつた
場合にツエナーダイオード12を流れる電流iを
考えてみると、負荷が高インピーダンスであるこ
とからツエナーダイオード両端に分配される電圧
が小さくなり、そのためツエナーダイオード自身
の特性から、そのツエナーダイオードに流れる電
流値が極めて小さくなる。一方、抵抗11はサイ
リスタ1の耐ノイズ性を良くするためその上限の
大きさが比較的低く押えられており、通常数10〜
数100オームの範囲内のものでなければならな
い。従つて、電流iが小さくなければサイリスタ
1のゲート電流を流すに充分なゲート電圧が得ら
れないことになり、そのためサイリスタ1が導通
しない場合が生じてくることになる。つまり同図
から明らかな様にこのサイリスタ1が導通しない
場合は負荷6に対して、サイリスタ10、ツエナ
ーダイオード12および抵抗11が直列に接続さ
れる閉回路を構成するから、望ましくない電圧降
下、電力損失が顕著に生じてくる。
回路では次の欠点があり、その用途範囲は限定的
なものであつた。即ち、第3図に於いて説明すれ
ば、今負荷6が非常に高インピーダンスになつた
場合にツエナーダイオード12を流れる電流iを
考えてみると、負荷が高インピーダンスであるこ
とからツエナーダイオード両端に分配される電圧
が小さくなり、そのためツエナーダイオード自身
の特性から、そのツエナーダイオードに流れる電
流値が極めて小さくなる。一方、抵抗11はサイ
リスタ1の耐ノイズ性を良くするためその上限の
大きさが比較的低く押えられており、通常数10〜
数100オームの範囲内のものでなければならな
い。従つて、電流iが小さくなければサイリスタ
1のゲート電流を流すに充分なゲート電圧が得ら
れないことになり、そのためサイリスタ1が導通
しない場合が生じてくることになる。つまり同図
から明らかな様にこのサイリスタ1が導通しない
場合は負荷6に対して、サイリスタ10、ツエナ
ーダイオード12および抵抗11が直列に接続さ
れる閉回路を構成するから、望ましくない電圧降
下、電力損失が顕著に生じてくる。
又、第2図に示す回路でも同様な欠点のあるこ
とが明らかである。
とが明らかである。
以上のことから、第2図乃至第3図に示す回路
では、その用途が比較的大きな負荷の場合に限ら
れ、高インピーダンスの軽負荷では所謂残り電圧
が大きくなり、電子スイツチとして充分な特性を
得ることができなかつた。
では、その用途が比較的大きな負荷の場合に限ら
れ、高インピーダンスの軽負荷では所謂残り電圧
が大きくなり、電子スイツチとして充分な特性を
得ることができなかつた。
本考案は上記事情に鑑みて、負荷6のインピー
ダンスが大きな場合でもスイツチング部での電圧
降下、電力損失を最少限にし得る二線式の電子ス
イツチを提供することを目的とする。
ダンスが大きな場合でもスイツチング部での電圧
降下、電力損失を最少限にし得る二線式の電子ス
イツチを提供することを目的とする。
以下本考案の実施例につき図面を参照して説明
する。
する。
第4図は本考案の実施例である二線式電子スイ
ツチの回路図である。
ツチの回路図である。
同図において第3図に示す回路と構成上主に異
なる箇所は、ツエナーダイオード12に代わつて
小容量のサイリスタ13がサイリスタ10に直列
に接続され、又、該サイリスタ13のゲートとア
ノード間にツエナーダイオード14が接続され、
更に該サイリスタ13のアノードと電源ライン間
に比較的高抵抗の抵抗15、ゲートと電源ライン
間に比較的低抵抗の抵抗16を接続したところで
ある。本実施例においては、サイリスタ1がオシ
レータによつて制御される第1のサイリスタを構
成し、サイリスタ10がオシレータからの出力に
よつて導通する第2のサイリスタを構成し、サイ
リスタ13が第3のサイリスタを構成している。
またツエナーダイオード14、抵抗15,16お
よび抵抗16に並列接続されたコンデンサ18が
第3のサイリスタの制御回路を構成している。
なる箇所は、ツエナーダイオード12に代わつて
小容量のサイリスタ13がサイリスタ10に直列
に接続され、又、該サイリスタ13のゲートとア
ノード間にツエナーダイオード14が接続され、
更に該サイリスタ13のアノードと電源ライン間
に比較的高抵抗の抵抗15、ゲートと電源ライン
間に比較的低抵抗の抵抗16を接続したところで
ある。本実施例においては、サイリスタ1がオシ
レータによつて制御される第1のサイリスタを構
成し、サイリスタ10がオシレータからの出力に
よつて導通する第2のサイリスタを構成し、サイ
リスタ13が第3のサイリスタを構成している。
またツエナーダイオード14、抵抗15,16お
よび抵抗16に並列接続されたコンデンサ18が
第3のサイリスタの制御回路を構成している。
次にこの回路の動作内容について述べる。
今、オシレータ7から出力信号がサイリスタ1
0のゲートに加わつた場合を考える。
0のゲートに加わつた場合を考える。
この場合、サイリスタ10は直ちに導通する
が、仮に導電時の電源ラインの両端電圧Vが先だ
低い電圧であつた時(電源ラインの両端電圧Vは
脈流であるため位相角に応じて電圧レベルが変動
する。)、電流は抵抗15内を流れその両端の電圧
によりオシレータ7に対して電圧供給が行われ
る。その後抵抗15の両端電圧が増加してくる
と、ツエナーダイオード14に電流が流れ、サイ
リスタ13が導通する。即ち、サイリスタ13の
導通角制御がツエナーダイオード14によつて行
われる。尚、サイリスタ13は小容量であるた
め、負荷6のインピーダンスが大きくてツエナー
ダイオード14に流れる電流が小さくても抵抗1
6の両端電圧でサイリスタ13は確実に導通す
る。サイリスタ13が導通した後は抵抗11が低
抵抗であることから、サイリスタ10に流れる電
流は主にサイリスタ13および抵抗11を流れる
ことになり、その結果抵抗11の両端に発生する
電圧でサイリスタ1が導通する。
が、仮に導電時の電源ラインの両端電圧Vが先だ
低い電圧であつた時(電源ラインの両端電圧Vは
脈流であるため位相角に応じて電圧レベルが変動
する。)、電流は抵抗15内を流れその両端の電圧
によりオシレータ7に対して電圧供給が行われ
る。その後抵抗15の両端電圧が増加してくる
と、ツエナーダイオード14に電流が流れ、サイ
リスタ13が導通する。即ち、サイリスタ13の
導通角制御がツエナーダイオード14によつて行
われる。尚、サイリスタ13は小容量であるた
め、負荷6のインピーダンスが大きくてツエナー
ダイオード14に流れる電流が小さくても抵抗1
6の両端電圧でサイリスタ13は確実に導通す
る。サイリスタ13が導通した後は抵抗11が低
抵抗であることから、サイリスタ10に流れる電
流は主にサイリスタ13および抵抗11を流れる
ことになり、その結果抵抗11の両端に発生する
電圧でサイリスタ1が導通する。
以上の様な作用で、第3図に示す回路と異なる
のは、サイリスタ1を導通する段階において抵抗
11の両端に発生する電圧が大きいことである。
この理由は抵抗11を流れる電流の経路にツエナ
ーダイオードが存在しないからで、換言するとツ
エナーダイオードが介在することによつて生ずる
電流減少を防止できるからである。即ち、本実施
例では電圧降下が小さく、且つツエナーダイオー
ドのように両端電圧が小さいと電流が極端に小さ
くなるということのないサイリスタ13を従来の
ツエナーダイオードに置き換えて接続したことに
より、抵抗11の両端に生ずるサイリスタ1のゲ
ート電圧を、最大限大きくすることが出来、負荷
6が大きくなることにより電流iが小さくなつて
も充分なゲート電圧を確保できることになる。
のは、サイリスタ1を導通する段階において抵抗
11の両端に発生する電圧が大きいことである。
この理由は抵抗11を流れる電流の経路にツエナ
ーダイオードが存在しないからで、換言するとツ
エナーダイオードが介在することによつて生ずる
電流減少を防止できるからである。即ち、本実施
例では電圧降下が小さく、且つツエナーダイオー
ドのように両端電圧が小さいと電流が極端に小さ
くなるということのないサイリスタ13を従来の
ツエナーダイオードに置き換えて接続したことに
より、抵抗11の両端に生ずるサイリスタ1のゲ
ート電圧を、最大限大きくすることが出来、負荷
6が大きくなることにより電流iが小さくなつて
も充分なゲート電圧を確保できることになる。
このため、負荷6が高インピーダンスとなつて
も確実にサイリスタ1を導通させることが出来、
スイツチング部での電圧降下、電力損失を極少に
押さえることができる。
も確実にサイリスタ1を導通させることが出来、
スイツチング部での電圧降下、電力損失を極少に
押さえることができる。
尚、第4図に於いてLED17はサイリスタ1
0の動作を外部から確認できるようにしたもの
で、サイリスタ10の非導通の時に発光する様抵
抗2に直列に接続されている。又、上記実施例で
はサイリスタ13の導通、非導通を制御する第3
のサイリスタの制御回路として、ツエナーダイオ
ード14および抵抗16からなる導通角制御回路
を用いたが必ずしもこれに限定されることは無
い。
0の動作を外部から確認できるようにしたもの
で、サイリスタ10の非導通の時に発光する様抵
抗2に直列に接続されている。又、上記実施例で
はサイリスタ13の導通、非導通を制御する第3
のサイリスタの制御回路として、ツエナーダイオ
ード14および抵抗16からなる導通角制御回路
を用いたが必ずしもこれに限定されることは無
い。
以上の様に本考案によれば、負荷のインピーダ
ンスが大きな場合でも残り電圧の小さなスイツチ
ング部とすることができるから、用途の広い電子
スイツチを提供することができる。
ンスが大きな場合でも残り電圧の小さなスイツチ
ング部とすることができるから、用途の広い電子
スイツチを提供することができる。
第1図乃至第3図は従来の二線式電子スイツチ
の回路図、第4図は本考案の実施例である二線式
電子スイツチの回路図を示す。 1,10,13−サイリスタ、6−負荷、7−
オシレータ、14−ツエナーダイオード。
の回路図、第4図は本考案の実施例である二線式
電子スイツチの回路図を示す。 1,10,13−サイリスタ、6−負荷、7−
オシレータ、14−ツエナーダイオード。
Claims (1)
- 【実用新案登録請求の範囲】 電源に直列に負荷とブリツジ整流回路を接続
し、前記ブリツジ整流回路の整流出力端子間に負
荷のオン,オフ制御用の第1のサイリスタを接続
するとともに、オシレータを有し、さらにこのオ
シレータに対して電圧を供給し且つオシレータ出
力が出たときに前記第1のサイリスタにゲート電
流を供給する電圧供給回路を有する二線式電子ス
イツチにおいて、 前記電圧供給回路は、 アノードが一方の電源ラインに接続されオシレ
ータからの出力によつて導通する第2のサイリス
タと、該第2のサイリスタに直列に接続された第
3のサイリスタと、該第3のサイリスタのカソー
ドと他方の電源ライン間に接続され、両端の降下
電圧をゲート電圧として前記第1のサイリスタの
ゲートに供給する抵抗と、前記第2のサイリスタ
が導通したときその出力電流によつて駆動され、
それによつて前記第3のサイリスタを導通するゲ
ート電圧を形成する第3のサイリスタの制御回路
と、を備えてなる二線式電子スイツチ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3778380U JPS6122477Y2 (ja) | 1980-03-21 | 1980-03-21 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3778380U JPS6122477Y2 (ja) | 1980-03-21 | 1980-03-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56139387U JPS56139387U (ja) | 1981-10-21 |
JPS6122477Y2 true JPS6122477Y2 (ja) | 1986-07-05 |
Family
ID=29633333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3778380U Expired JPS6122477Y2 (ja) | 1980-03-21 | 1980-03-21 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6122477Y2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4748024B2 (ja) * | 2006-10-16 | 2011-08-17 | パナソニック電工株式会社 | 2線式スイッチ装置 |
-
1980
- 1980-03-21 JP JP3778380U patent/JPS6122477Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS56139387U (ja) | 1981-10-21 |
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