KR100988097B1

KR100988097B1 - 전력 차단 상태 동안 ｅｅｐｒｏｍ을 인에이블로 유지하기 위한 시스템

Info

Publication number: KR100988097B1
Application number: KR1020047017372A
Authority: KR
Inventors: 윌리암 존 테스틴
Original assignee: 톰슨 라이센싱
Priority date: 2002-04-29
Filing date: 2003-04-23
Publication date: 2010-10-18
Also published as: JP4368302B2; CN100405331C; WO2003094002A1; US20030204776A1; EP1499980A4; JP2005524172A; CN1650271A; EP1499980B1; EP1499980A1; KR20040111553A; MXPA04010814A; US7249282B2; AU2003221765A1

Abstract

처리기를 포함하는 시스템은 전력 장애가 생길 수 있는 소스로부터 전력이 공급된다. 전력 장애 후에 시스템의 상태가 복구되도록 하기 위해, 적어도 처리기의 휘발성 데이타의 일부들은 비휘발성 전기적 삭제가능 프로그램가능 읽기 전용 메모리(EEPROM)에 기억된다. 데이타 전송을 시작하기 위해, 축전 커패시터들은 EEPROM과 처리기에 전력을 공급해야 한다. 축전 커패시턴스의 양을 최소화하기 위해, 처리기 전력은 기억될 데이타가 EEPROM의 버퍼로 전송될 때까지만 유지된다. EEPROM 전력은 버퍼가 데이타를 EEPROM의 비휘발성 기억 장치로 전송하는 나중 시간 후까지 유지된다.

EEPROM, 휘발성, 비휘발성, 데이타 전송, 전력 장애, 데이타 기억 장치, 버퍼, 메모리

Description

전력 차단 상태 동안 ＥＥＰＲＯＭ을 인에이블로 유지하기 위한 시스템{SYSTEM FOR MAINTAINING EEPROM ENABLE DURING DE-ENERGIZED STATE}

이 출원서는 윌리엄 존 테스틴의 이름으로 2002년 4월 29일 출원된 가출원 번호 60/376,443, 및 2003년 1월 9일 출원된 미국 특허 출원 번호 10/339,421의 우선권을 주장한다.

본 발명은 전자 시스템들에서의 데이타의 기억에 관한 것이고, 더 구체적으로, 전력 장애(power outages)가 생기는 시스템들에서의 데이타의 기억에 관한 것이다.

TV들은 전력 장애시에 세트의 최종 동작 상태를 통상적으로 기억하지 못한다. 그러므로, 전력 장애의 발생은 전력 장애시에 갖고 있던 동일 상태로 동작 상태를 회복시키기 위해 세트의 재프로그래밍이 필요할 것이다. 기억되지 않을 수 있는 데이타 중의 하나는, 통상적으로 클럭에 의해 카운트되는 날짜이다. 돈을 절약하기 위해, 클럭은 그 자체의 전원을 갖지 않고, 그러므로 클럭은 전력 장애시에 현재 시간을 유실한다. 세트의 온 또는 오프 상태, 오디오 볼륨 레벨, 및 채널과 같이, 전력 장애 후에 TV 수신기의 상태 회복에 유용할 수 있는 다른 종류들의 데이타가 있다.

한 개의 이전 기술 방식에서, EEPROM이 전력 장애 동안 수신기의 마이크로프로세서로부터 데이타를 기억하기 위해 사용되었다. 비디오 처리기 및 EEPROM은 비휘발성 기억 장치로 데이타의 전송이 발생될 때까지 전력이 공급된다. 비디오 처리기들의 처리 전력이 고화질 TV를 제공하기 위해 증가하므로, 비휘발성 기억 장치로 데이타를 전송하기 위해 요구되는 다양한 소자들에 전력 공급하는 비용이 또한 증가한다.

향상된 데이타 기억 장치가 요구된다.
전기적 삭제가능 프로그램가능 읽기용 메모리(EEPROM)는 휘발성 입력 데이타 버퍼 및 비휘발성 데이타 기억 영역을 포함할 수 있다. EEPROM의 비휘발성 부분들로의 데이타 전송을 위해 요구된 시간은, 버퍼에 데이타를 기억하기 위해 요구되는 시간과 버퍼로부터 비휘발성 기억 영역으로 데이타를 전송하기 위해 요구되는 시간을 더한 합계를 포함한다. 본 발명의 한 양태에 따라, 전력 장애를 감지하고 처리기로부터 EEPROM의 버퍼에 기억될 데이타를 전송하기 위해 요구되는 동안만, 전력 장애 발생시에 전력이 시스템의 처리기에 인가된다. 전력은 데이타 전송을 위해 필요한 최소 시간 동안만 비교적 고전력 처리기에 제공되고, 비교적 저전력 EEPROM은 EEPROM의 버퍼로부터 비휘발성 기억 부분으로 데이타 전송을 완료할 수 있도록 추가 시간 동안 동작이 유지될 수 있다.

본 발명의 한 양태에 따른 비디오 디스플레이의 데이타 기억 장치는, 정상 동작 동안, 비디오 디스플레이의 동작 파라미터를 제어하기 위해 사용되는 데이타를 포함하는 휘발성 메모리를 포함한다. 버퍼 메모리는 휘발성 메모리의 출력에 결합된 입력을 갖는다. 비휘발성 메모리는 버퍼 메모리의 출력에 결합된 입력을 갖는다. 검출기는 전력 장애를 검출하고, 전력 장애가 검출되었을 때 휘발성 메모리로부터 버퍼 메모리로 제1 데이타 전송을 시작하고, 버퍼 메모리로부터 비휘발성 메모리로 제2 데이타 전송을 시작하여 제2 데이타 전송의 적어도 일부가 제1 데이타 전송이 완료된 후에 일어나도록 한다. 제1 전력 공급 장치는 제1 데이타 전송 동안 휘발성 메모리에 전력을 공급시키고, 제2 데이타 전송 부분 동안 휘발성 메모리는 전력 차단 상태(de-energized state)에 있다. 제2 전력 공급 장치는 적어도 제2 데이타 전송 부분 동안 비휘발성 메모리에 전력을 공급시키고, 제2 데이타 전송이 완료 후에 비휘발성 메모리는 전력 차단 상태에 있다. 본 발명의 한 양태에 따른 바람직한 실시예에서, 비휘발성 메모리는 전기적 삭제가능 프로그램가능 읽기용 메모리(EEPROM)를 포함한다. 본 발명의 다른 양태에 따르면, 제2 전력 공급 장치는 상기 제2 데이타 전송 부분 동안 버퍼 메모리에 또한 전력을 공급시키고, 제2 데이타 전송이 완료된 후에 버퍼 메모리는 전력 차단 상태에 있다.

도 1a는 본 발명의 한 양태에 따른 비디오 또는 TV 장치의 단순화된 블럭도이고, 도 1b는 도 1a의 비휘발성 기억 소자의 단순화된 블럭도.

도 2는 도 1a의 스위치 소자의 상세를 설명하는 개념 형식의 단순화된 도면.

도 3 및 도 4는 본 발명의 양태들에 따른 다양한 단계들, 파형들, 및 전압들의 시간 관계들을 설명하는 단순화된 시간도들.

<실시예>
도 1a는 본 발명의 한 양태에 따른 비디오 또는 TV 디바이스의 일부(10)의 단순화된 블럭도이고, 여기서 수상관(picture tube)(2)은 블럭(3)으로 도시된 아날로그 비디오 처리로부터 신호들을 수신 및 표시하고, 스피커(4)는 오디오 처리기(5)에 의해 발생된 아날로그 신호들로부터 소리(sound)를 발생시킨다. 튜너(6)는 시청될 채널을 수신한다. 또한, 도 1a에서, 전력은 주 스위치 모드 전원을 나타내는 블럭(14)에 포트(12)를 통해 인가된다. 전원(14)은 디바이스의 다양한 부분들에 전력을 공급하기 위해, -5 볼트, 12 볼트, 및 33 볼트를 포함하는 다양한 직류 출력 전압들을 발생시킨다. 전원(14)은 또한 포트(1401)에 6 볼트 출력과 포트(1402)에 감지 전압을 발생시킨다. 주 스위치 모드 전원(14)의 6 볼트 출력은, 디바이스의 부분들을 위해 전력 공급 전압들을 발생시키기 위해 포트(1401)로부터 5 볼트 선형 레귤레이터(16), 3.3 볼트 스위치 모드 전원(18), 2.5 볼트 스위치 모드 전원(20), 및 1.8 볼트 스위치 모드 전원(22)에 인가된다.

또한 도 1a에서, 참조 번호 24로 도시되고 명령 세트를 사용하는 처리기는 스위치 모드 전원들(18, 22)로부터 각각 1.8 볼트 및 3.3 볼트 전력 공급을 수신하고, 로컬 버스(32)를 통해, 그리고 비디오 전송 및 메모리 인터페이스 집적 회로(28)를 통해 액세스가능한 연계된 휘발성 랜덤 액세스 SDRAM 메모리 (RAM) 24MEM의 도움으로, 디지탈 TV 디바이스를 위한 주 제어 처리를 수행한다. 메모리 블럭 24MEM은 로컬 데이타 버스(32) 상의 마이크로프로세서(24)의 출력 버퍼인 것으로 고려될 수 있다. 마이크로프로세서(24)는 사용자에 의해 결정되는 바와 같이 특정 채널을 수신하도록 튜너(6)에 명령한다. 선택된 채널의 수신된 신호들은 잔류 측파대(Vestigial Side Band; VSB) 블럭(98)에 인가되며, VSB 블럭(98)은 집적 회로(28)에 경로(96)를 통해 ATSC(Advanced Television System Committee) 또는 2H 신호들을 결합하고 집적 회로(26)에 직접 경로(97)를 통해 인가하기 위해 표준 화질(NTSC) 신호들을 디지털화한다. 집적 회로(28)는 VSB 블럭(98)으로부터 처리된 정보를 수신한다. 집적 회로(26)는 오디오, 2H 비디오, 및 제어 파라미터들을 생성하기 위해 디지탈화된 1H 표준 화질 신호들을 처리한다. 또한, 집적 회로(IC)(26)는 집적 회로(28)와 같이 동작하여, 오디오, 2H 비디오, 및 제어 파라미터들을 생성하기 위해 MPEG(Moving Pictures [Image coding] Experts Group) 신호들을 처리한다. 어느 소스로부터인지 간에, 오디오 신호들은 경로(94)를 통해 MPEG IC(26)로부터 오디오 처리기 블럭(5)에 인가되고, 비디오 신호들은 경로(93)를 통해 비디오 처리기 블럭(3)에 인가된다. 오디오 볼륨, 채널 분리 등과 같은 오디오 제어 파라미터들은 오디오 처리기(5)에 결합된다. 집적 회로(26)는 스위치 모드 전원들(18, 20)로부터 각각 3.3 볼트와 2.5 볼트를 수신한다. 집적 회로(28)는 스위치 모드 전원들(18, 20)로부터 각각 3.3 볼트 및 2.5 볼트를 수신하고, 디바이스를 위해 비디오 처리를 수행한다. ALTERA 필드 프로그램가능 게이트 어레이(Field Programmable Gate Array; FPGA)가 블럭(30)으로 도시된다. 이 ALTERA FPGA는 부품 번호 EPIK30WC208-3를 갖지만, 다른 타입들이나 상표명들의 FPGA가 사용될 수 있다. FPGA(30)는 스위치 모드 전원들(18, 20)로부터 각각 3.3 볼트 및 2.5 볼트로 전력 공급을 받는다. FPGA(30)는 도시되지 않은 신호 경로들을 통해 논리(logic)의 나머지를 상호 연결하기 위해 게이트들의 형태로 "글루(glue)" 논리 소자들을 포함한다. 블럭들(24, 26, 28, 및 30)은 참조 번호 32로 표시된 로컬 데이타 버스에 연결된다.

도 1a의 선형 레귤레이터(16)에 의해 발생된 5 볼트 전력 공급은 참조 번호 34로 표시된 정류기 또는 다이오드를 통해 축전 커패시터(storage capacitor)(36)에 인가된다. 블럭(40)으로 도시된 EEPROM 전력 제어 스위치는, 정상 상황하에서 선형 레귤레이터(16)에 의해 발생되는 5 볼트 전력 공급에 의해 유지되는 커패시터(36) 양단에 나타나는 전압으로 전력 공급된다. EEPROM 전력 제어 스위치(40)는 경로(42)에 의해 FPGA(30)로부터 인가된 EEPROM_EN 신호의 상태에 의해 제어되고, 경로(41)를 통해 전력을 제공하여 EEPROM(44)을 인에이블(enable)시킨다. EEPROM(44)은 I²C 버스(99)와 집적 회로(28)를 통해 버스(32)에 결합되고, 그래서 마이크로프로세서(24)와 연계된 휘발성 메모리 24MEM에 효과적으로 결합된다. 결과적으로, EEPROM(44)은 전력 장애시 기억된 데이타를 수신할 수 있다.

본 발명의 일 실시예의 EEPROM(44)은 ST에 의해 만들어진 M24C64-WMN6T 타입이지만, 다른 타입들이 사용될 수도 있다. 도 1b는 도 1a의 EEPROM(44)의 일부 상세를 도시한다. 도 1b에서, EEPROM(44)은 경로(41)로부터 공급(energizing) 전력 또는 전위를 수신하고, 그 공급 전력을 공통으로 버퍼(50) 및 비휘발성 기억 장치(52)에 인가한다. 버퍼(50)는 도 1a의 처리기(24)에 의해 명령될 때 데이타를 수신하고 제2 포트(50₂)로부터 비휘발성 메모리 또는 기억 장치(52)의 포트(52₁)에 데이타를 전송하기 위한 2줄(two-wire) I²C 버스(99)에 연결된 포트(50₁)를 갖는다. 언급한 바와 같이, 버퍼(50)가 기억될 데이타를 수용 혹은 수신하는 시간과 버퍼(50)에 기억된 데이타가 비휘발성 기억 장치(52)로 완전히 전송되는 나중 시간 사이에 시간 지연(time lag)이 있다.

도 1a의 블럭(48)으로 도시된 전력 장애 감지 장치는 전체 전력 장애를 예고하는 신호를 발생시키는 주 스위치 모드 전원(14)의 포트(1402)에 연결된다. 출력 포트(1402)의 전압은, 예를 들어, 정상 조건들 하에서, 6 볼트가 되게 택해진다. 스위치 모드 전원(14)의 포트(1402)에 6 볼트 전원의 전압이, 예를 들어, 5.5 볼트로서 택해진 주어진 값을 초과하는 한, 전력은 온(on)으로 고려되고, 전력 장애 감지 장치(48)는 제어 신호의 제1 상태를 발생시킨다. 그러나, 전압이 주어진 값 아래로 내려갈 때, 검출기(48)는 완전한 전력 장애에 대비하여, 보존해야 할 데이타의 기억을 시작하기 위해 마이크로프로세서(24)의 인터럽트(INT) 단자에 전송되는 신호를 생성한다.

도 2는 도 1a의 EEPROM 전력 스위치(40)의 단순화된 개념도이다. 도 2에서, PNP 트랜지스터(210)의 에미터(emitter)는 다이오드 또는 정류기(34)의 캐쏘드(cathode) 및 축전 커패시터(36)의 핫(hot) 단자에 연결된다. 트랜지스터(210)가 도통 상태일 때, 커패시터 전압 근처 전압이 저항들(214, 216), 및 탭(tap)(212t)의 직렬 조합을 포함하는 일반적으로 참조 번호 212로 표시된 전압 분할기(voltage divider) 양단에 인가된다. 탭(212t)의 전압은 커패시터(218)에 의해 필터링된다. 저항(214)의 값은 커패시터(218)의 유입 전류(inrush current)를 제한하기 위해 선택된다. 커패시터(218) 양단의 전압은 그곳의 전력 공급을 위해 EEPROM(44)(도 1a)의 Vcc 입력 포트에 인가된다. 도 2의 구성에서, 트랜지스터(210)는 NPN 트랜지스터(220)가 도통 상태일 때만 인에이블된다. 트랜지스터(220)는 그 에미터가 접지되어 있고 그 콜렉터가 저항(222)을 경유하여 커패시터(36)에 연결되어 있다. 트랜지스터(220)의 콜렉터의 전압은 저항(224)에 의해 트랜지스터(210)의 베이스와 통신된다. 도 1a의 FPGA(30)로부터의 EEPROM_EN 신호는 도 2의 경로(42) 및 저항(226)을 경유하여 트랜지스터(220)의 베이스에 인가된다. 풀업(pull-up) 저항(228)은 높은 또는 "트라이스테이트(tristate)" 임피던스가 경로(42)에 인가되는 간격들 동안 양인 트랜지스터(220)의 베이스를 풀(pull)한다. 트라이스테이트 상태는 FPGA(30)로의 전원이, 1 볼트와 같이, 주어진 값 아래로 떨어질 때 발생한다. 그러므로, 트랜지스터(220) 및 결과적으로 트랜지스터(210)는, 양의 전압(논리 "1" 또는 논리 "하이(high)")이 경로(42)에 인가될 때, 또는 경로(42)가 트라이스테이트일 때 도통 상태로 된다. 트랜지스터(220) 및 결과적으로 트랜지스터(210)는, 논리 "0" 또는 논리 "로우(low)"가 경로(42)를 통해 도 1a의 FPGA(30)로부터 인가될 때 비 도통 상태이다.

논리 로우 레벨이 경로(42)에 인가되었을 때인, 도 2의 스위치(40)가 열렸을 때, EEPROM(44)으로의 공급 전압은 단절(cut off)되고, EEPROM이 클리어(clear)된다. EEPROM 전력 스위치(40)가 도통 상태인 간격들 동안, 전력은 도 1a의 커패시터(36) 및/또는 선형 레귤레이터(16)로부터 흐르고, EEPROM은 커맨드들을 수용하고 데이타를 기억하기 위해 전력 공급된다.

"도 3"은 도 3의 (a), (b), (c), (d), (e), (f), (g) 및 (h)에 전체로서 적용되는 용어이다. 도 3의 파형들은 디바이스의 초기 턴온(turn-on) 또는 부트업(boot-up)에 발생하는 것들이다. 도 3에서, t0는 턴온 시간을 나타낸다. 턴온 시간 t0에서, 6 볼트 전원 전압은 도 3의 (a)에 의해 표시되는 바와 같이 6 볼트로 증가하고, 5 볼트 선형 레귤레이터 출력은 도 3의 (b)에 의해 표시된 바와 같이 5 볼트로 증가하고, 3.3 볼트, 2.5 볼트, 및 1.8 볼트 전원 전압들은 도 3의 (c), (d) 및 (e)의 각각에 표시된 바와 같이 증가한다. 도 3에서, 시간 t1과 t2는, 트랜지스터들(210, 220)을 턴 오프(turn-off)하고, 이에 따라, EEPROM(44)으로의 5 볼트 전원 공급을 디스에이블(disable)하고, 이것에 의해 저항(216)이 커패시터(218)를 방전하도록 하여 EEPROM(44)으로부터 공급 전압을 제거함으로써, 그 입력 레지스터 또는 버퍼를 클리어하기 위해, 도 1a의 FPGA(30)가 도 3의 (f)에 제안된 바와 같이 신호 경로(42) 상에 논리 로우 레벨을 생성하는 시간들을 나타낸다. EEPROM(44)의 인가 전압 Vcc는 도 3의 (h)에 도시되고, 시간 t2 바로 이전 시간에 영으로 떨어지는 것을 보여준다. 사실상, 시간 t1에 시작된 논리 로우 레벨은 도 1a의 EEPROM 인에이블 스위치(40)를 디스에이블시키고, 결과적으로, 도 3의 (h)의 시간 t1과 t2 사이에 도시된 바와 같이, EEPROM(44)의 전력 입력 핀의 전압은 영 전압으로 내려간다. 처리기는, 도 3의 (g)에 제안된 바와 같이, 시간 t0에 디바이스의 초기 턴온한 얼마 후에 리셋(비동작) 상태를 빠져나온다. 마이크로프로세서의 리셋(reset)은 모든 논리 게이트들을 알려진 조건들로 세트하고, 임의의 내부 클럭 시간이 안정화되도록 하기 위해 수행된다. 리셋 상태는 도 3의 (g)의 논리 로우(low) 또는 논리 0 레벨이고, 마이크로프로세서의 동작 상태를 나타내는 논리 하이(high) 또는 논리 1 상태가 리셋 바에 의해 표시된다. 도 3의 시간 t2 후에, 디바이스는 그 정상 동작 상태에 있고, 다양한 전압들 및 신호들은 전력 장애가 검출될 때까지 시간 t2의 우측에 설명된 상태들에 남아 있다.

용어 "도 4"는 도 4의 (a), (b), (c), (d), (e), (f), (g), (h) 및 (i)를 함께 언급하기 위해 사용된다. 도 4의 파형들, 상태들, 및 전압들은 t6으로 표시된 시간에서 시작하는 전력 장애의 문맥에서 관련된 것들이다. 도 4의 (a)의 그래프(410)는 도 1a의 주 스위치 모드 전원(14)의 6 볼트 출력(1401)에 발생되는 전압을 나타낸다. 도 4의 (a)의 그래프(410)에 의해 도시된 바와 같이, 6 볼트 전원은 전력 장애가 발생하는 시간을 나타내는 시간 t6에서 떨어지기 시작한다. 도 1a의 5 볼트 전원(16)은 그의 6 볼트 입력과 5 볼트 출력 사이에 1 볼트의 고유 오프셋(offset)을 갖는다. 도 4의 t8로 설명된 시간에, 도 1a의 5 볼트 전원(16)이 시간 t6에서 떨어지기 시작하는 6 볼트 전원으로부터 공급되기 때문에, 도 4의 (e)의 그래프(418)에 의해 나타난 5 볼트 전원 전압은 진폭이 감소하거나 또는 "떨어지기" 시작한다. 시간 t8후에, 5 볼트 전원은 6 볼트 전원과 대응하여 감소한다. 그 직후에, 도 4의 t10으로 설명된 시간에, 도 4의 (g)의 그래프(422)에 의해 나타난 EEPROM 전원 전압은 떨어지기 시작하는데, 그 이유는 그의 5 볼트 전원이 진폭에 있어서 감소하기 때문이다. 그러므로, 도 1a의 EEPROM(44)은 시간 t10까지 5 볼트 전원(16)에 의해 전력이 공급되고, 그 다음, 커패시터(36 및 218)에 남은 전압에 의해 전력이 공급된다. EEPROM으로의 전원은, 시간 t10까지 5 볼트 전원에 의해 전력이 공급됨을 나타내는 로우 레벨을 도시하고, 그 후에 시간 t26까지 C36/218로부터 전력이 공급되는 것을 나타내는 도 4의 (i)의 상태도(426)에 의해 도시된다. 도 1a의 6 볼트 전원(14)의 감소하는 전압은 도 4에 t12로 도시된 시간에 도 1a의 저전력 검출기(48)의 5.5 볼트 트리거(trigger) 레벨을 교차한다(cross). 도 4의 시간 t12에 시작하여, 도 1a의 저전력 검출기(48)는, 비휘발성 기억 장치로의 데이타 전송을 시작하기 위해 도 1a의 처리기(24)에 적용되는, 도 4의 (b)에 참조 번호 412로 도시된 인터럽트 커맨드를 발생시킨다. 도 4의 시간 t14에 시작하여, 도 1a의 처리기(24)는, 간격 t14-t16에서 도 4의 (c)의 마이크로프로세서(μP) 데이타 전송 상태(414)에 의해 제안되는 바와 같이, 버스(32), 집적 회로(28) 및 경로(99)를 통해 도 1b의 EEPROM(44)에 기억될 기억 커맨드들과 데이타 모두를 전송함으로써 인터럽트 커맨드에 응답한다. 도 4의 (c)의 참조 번호 414로 도시된 시간 간격 동안 전송된 데이타는 도 1b의 EEPROM(44)의 버퍼(50)에 데이타를 입력한다. 버퍼로의 데이타 전송은 도 4의 t16으로 도시된 시간에 완료된다. 도 4의 시간 t18로 도시된 조금 후의 시간에, 도 1b의 EEPROM(44)은, I²C 버스(99)의 표준 "정지 비트(stop bit)"를 수신할 때(도시 안됨), 버퍼로부터 비휘발성 메모리로 데이타 전송을 내부적으로 시작한다. 도 1b에서 EEPROM(44)의 버퍼(50)로부터 비휘발성 기억 장치(52)로의 내부 데이타 전송 간격은, 시간 t18로부터 t20까지 확장하는 도 4의 (h)의 참조 번호 424로 표시되는 시간 기간에 의해 제안된다.

도 4의 시간 t19로 도시된 시간에, 6 볼트 전원의 전압은, 도 4의 (d)의 상태(416)에 의해 제안된 것처럼 μP(24)가 리셋되어, μP(24)가 비동작하게 되도록, 도 4의 (a)에서 약 5 볼트로 도시되는 레벨로 떨어진다. 도 1a의 스위칭 레귤레이터들(18, 20, 및 22)은 또한 6 볼트 전원으로부터 그들의 전력을 유도해서, 도 4f의 파형(420)에 의해 제안되는 것처럼, 그들의 전압은 6 볼트 전원이 그 강하를 시작한 후에 또한 떨어지기 시작하며, 이 시간은 본 발명에 있어서 중요하지 않아서 표시되지 않는다.

도 1a의 EEPROM(44)을 위한 전력은 도 4의 시간 t10의 이전에 5 볼트 전원(16)으로부터 유도된다. 도 1a의 다이오드(34)가 전원(16)과 직렬로 있으므로, 이 시간 동안 EEPROM(44)에 이용가능한 5 볼트는, 도 4의 (g)의 그래프(422)에 의해 표시되는 것처럼, 다이오드의 순방향 오프셋 전압에 의해 약 4.2 볼트로 감소된다. 도 4의 시간 t10 후에, 도 4의 (e)의 참조 번호 418에 의해 나타내진 5 볼트 전원 전압은 도 2의 EEPROM(44)에 이용가능한 Vcc 공급 전압이 커패시터들(C36, C218)에 의해 제공되도록 충분히 낮게 떨어진다. 도 2의 커패시터들(C36, C218)로부터 도 1의 EEPROM(44)에 이용가능한 전압은, 감소하는 전압이기는 하지만, 도 4의 (g)의 전압 그래프(422)에 의해 제안된 바와 같이, 시간 t10으로부터 나중 시간 t26까지 계속된다. 도 1a의 EEPROM(44)은, 도 4의 (g)에서 2.8 볼트인 것으로 도시된 바와 같이, 특정 최소 공급 전압에서 동작하도록 규격이 정해진다. 그러므로, 도 1a의 EEPROM(44)은 도 4의 간격 t10에서 t24까지 동안 도 1b와 도 2의 커패시터들 C36/218에 의해 인에이블되거나 또는 전력 공급되고, 이에 따라, 도 1a의 μP(24)가 시간 t19에 기능을 정지한 후에도, 도 1b의 버퍼(50)로부터 비휘발성 기억 장치(52)로 데이타 전송을 포함해서 모든 기능들을 수행할 수 있다. 도 1b의 EEPROM의 버퍼(50)가 비휘발성 기억 장치(52)에 기록하는 기간은, 도 4의 (h)에 참조 번호 424로 제안되는 바와 같이, 시간 t18로부터, t20에서 t22의 범위 내에 선택될 수 있는 시간까지 확장하는 것으로 도시된다. 추론할 수 있는 바와 같이, 시간 t22인, 버퍼로부터 비휘발성 기억 장치로의 데이타 전송을 위한 최종 시간과, 도 4의 t24에 도시된 바와 같이, 버퍼 공급 전압이 그의 규격이 정해진 동작 값 아래로 감소하는 시간 사이에 보호 시간(guard time)이 있다. 이 보호 시간에 추가하여, 대부분의 제조된 유닛들에서는 그것들의 최소 규격 값들(minimum rated values)보다 더 낮은 공급 전압의 값들에 적어도 일부 버퍼들을 동작하기 위한 전위에 기인하는 추가 보호 시간이 존재할 수 있다. 도 1b의 버퍼(50)로부터 비휘발성 기억 장치(52)에의 데이타 전송을 허용하는 시간은 디바이스(10)의 설계 동안 결정된다. (다른 파라미터들을 비롯해서) 최악의 EEPROM의 전류 방출(drain)(최고 전류 방출)에 관련한 커패시터(36)의 공칭의 커패시턴스는, 최저 커패시턴스 커패시터가 버퍼로부터 비휘발성 기억 장치로의 데이타 전송이 완수되는 시간 후까지, EEPROM을 전력 공급 상태로 유지하도록, 선택된다. 컴포넌트 변화 및 허용 편차(tolerance)의 분포는 평균적인 장치로는 최소 허용 값보다 훨씬 크므로, EEPROM이 동작하기에 충분히 전력이 계속해서 공급되는 동안 버퍼로부터 비휘발성 메모리로의 데이타 전송이 완료된 후에 어느 정도의 시간이 보통 존재할 것이다. 그러므로, 도 1의 EEPROM(44)이 5 볼트 레귤레이터(16)가 유용한 출력을 발생시키지 않은 후에 계속해서 전력이 공급되는 연속 전력 공급 시간은, 도 4의 (i)의 전력 공급 상태(426)에 의해 제안된 바와 같이, 도 4의 시간 t8과, 시간 t24보다 나중 시간 사이에 놓인다.

본 발명의 일 실시예에서, 간격 t10-t24은 최소의 10 msec이다. 처리기가 리셋하는 시간 t19와, 시간 t22보다 나중 시간 사이에, EEPROM(44)은 버퍼에 기억된 데이타의 비휘발성 메모리로의 전송을 수행할 수 있다.

그러므로, 비교적 고전력 처리기(24)는 EEPROM(44)과 연계된 입력 버퍼에 기억되는 데이타를 전송하기 위해 요구되는 시간보다 더 긴 시간 동안 전력이 공급될 필요는 없고, 처리기(24)는 EEPROM(44)이 휘발성 버퍼로부터 비휘발성 기억 장치로의 데이타 전송을 완료하기 전의 시간에 전원이 차단되도록 할 수 있다. 이것은 처리기(24)가 EEPROM(44)이 그의 동작을 종료할 때까지 동작을 유지할 경우에 요구되었을 에너지 축적의 비용을 유익하게도 감소시킨다. 단지 비교적 저전력 EEPROM(44)만이 데이타가 비휘발성 메모리에 기억되는 시간까지 전력이 공급된다. 그러므로, 데이타는 전력 장애 후의 다음 전력 공급에 EEPROM(44)의 비휘발성 메모리로부터 이용가능하다. 전력공급시에 EEPROM_EN에 의한 버퍼의 초기 클리어는 이용가능한 상태로 있는 EEPROM의 비휘발성 부분들에 영향을 주지 않는다.

Claims

비디오 디스플레이의 데이타 기억 장치(data storage arrangement)로서,

정상 동작 동안, 상기 비디오 디스플레이의 동작 파라미터를 제어하기 위해 사용되는 데이타를 포함하는 휘발성 메모리;

상기 휘발성 메모리의 출력에 결합된 입력을 갖는 버퍼 메모리;

상기 버퍼 메모리의 출력에 결합된 입력을 갖는 비휘발성 메모리;

전력 장애(loss of power)를 검출하고, 상기 전력 장애가 검출되었을 때, 상기 휘발성 메모리로부터 상기 버퍼 메모리로의 제1 데이타 전송을 개시하고, 상기 버퍼 메모리로부터 상기 비휘발성 메모리로의 제2 데이타 전송을 개시하여, 상기 제2 데이타 전송의 적어도 일부가 상기 제1 데이타 전송이 완료된 이후에 이루어지도록 하는 검출기;

상기 제2 데이타 전송 부분 동안 상기 휘발성 메모리가 전력 차단 상태(de-energized state)에 있도록, 상기 제1 데이타 전송 동안, 상기 휘발성 메모리에 전력을 공급하는 제1 전원 장치; 및

상기 전력 장애 이후에 상기 버퍼 메모리에 전력을 공급하고, 상기 제2 데이타 전송이 완료된 후에 상기 비휘발성 메모리가 전력 차단 상태에 있도록, 적어도 상기 제2 데이타 전송 부분 동안, 상기 비휘발성 메모리에 전력을 공급하는 제2 전원 장치

를 포함하는, 데이타 기억 장치.
제1항에 있어서, 상기 비휘발성 메모리는 EEPROM(electrically erasable programmable read-only memory)를 포함하는 데이타 기억 장치.
제1항에 있어서, 상기 제2 전원 장치는 또한, 상기 제2 데이타 전송이 완료된 후에, 상기 버퍼 메모리가 전력 차단 상태에 있도록, 상기 제2 데이타 전송 부분 동안, 상기 버퍼 메모리에 전력을 공급하는 데이타 기억 장치.
제1항에 있어서, 상기 제2 전원 장치는 상기 버퍼와 비휘발성 메모리들에 공통으로 전력을 공급하는 데이타 기억 장치.
데이타 기억 장치(data storage arrangement)로서,

휘발성 데이타의 소스 - 상기 휘발성 데이타의 소스는 상기 휘발성 데이타의 유실을 막기 위해 전력 공급을 필요로 함 - ;

데이타 입력 버퍼 및 비휘발성 데이타 기억 부분을 포함하는 EEPROM - 상기 EEPROM의 상기 데이타 입력 버퍼는 상기 휘발성 데이타의 소스에 결합되고, 상기 EEPROM은 또한 상기 데이타 입력 버퍼에서의 데이타 유실을 막기 위해 전력 공급을 필요로 함 - ; 및

상기 EEPROM 및 상기 휘발성 데이타의 소스의 전력 공급 입력들에 결합되어, 상기 EEPROM 및 상기 휘발성 데이타의 소스에 정상적으로 전력을 공급하고, 전력 장애 상태(power loss condition)에서, 상기 휘발성 데이타의 소스로부터 상기 EEPROM의 상기 데이타 입력 버퍼로 데이타가 전송되는 시간과 상기 데이타 입력 버퍼로부터 상기 비휘발성 데이타 기억 부분으로 상기 데이타가 전송되는 시간의 합계를 포함하는 기간 동안에 상기 EEPROM에 전력을 공급하고, 또한 상기 전력 장애 상태에서, 다른 기간 - 상기 다른 기간 동안에 상기 휘발성 데이타의 소스로부터 상기 EEPROM의 상기 데이타 입력 버퍼로 데이타가 전송됨 - 동안에, 그러나 상기 데이타 입력 버퍼로부터 상기 비휘발성 데이타 기억 부분으로 상기 데이타가 전송되는 상기 시간의 끝까지는 아니게 상기 휘발성 데이타의 소스에 전력을 공급하는 전력 공급원(source of energization)

를 포함하는 데이타 기억 장치.
제5항에 있어서,

상기 전력 공급원은,

상기 전력 장애가 발생할 수 있는 전력원;

상기 전력원과 상기 휘발성 데이타의 소스의 상기 전력 공급 입력에 결합되어, 거기에 전력을 제공하기 위한 제1 레귤레이터;

상기 전력원에 결합되어, 제2 전력 공급 전압을 발생시키고, 또한 상기 제2 전력 공급 전압을 유지하기 위한 에너지 축적부(energy storage)를 포함하는 제2 레귤레이터; 및

상기 제2 레귤레이터와 상기 EEPROM에 결합되어, 선택적으로 (a) 상기 데이타 입력 버퍼를 클리어(clear)하기 위해 부트업(boot-up) 동안 상기 EEPROM에 상기 제2 전력 공급 전압을 잠시 보류하고, (b) 정상 동작 동안 상기 제2 전력 공급 전압을 상기 EEPROM에 결합하고, (c) 상기 전력 장애의 검출 후의 시간 간격 동안 상기 제2 레귤레이터의 상기 에너지 축적부를 상기 EEPROM에 결합하는 제어가능한 스위치 수단

을 포함하는 데이타 기억 장치.
전력 공급 중단(power failure)이 생길 수 있는 전자 시스템으로서,

적어도 한 개의 전력 입력 포트를 포함하고 또한 버스에 결합된 데이타 출력 포트들을 적어도 포함하는 처리기 - 상기 데이타 출력 포트들에서의 데이타는 상기 전력 입력 포트로의 전력에 장애가 생기면 유실될 수 있고, 상기 처리기는 또한 저전압 신호(low-voltage signal)를 수신하고 그에 응답하여 데이타의 기억을 개시하는 입력 포트를 포함함 - ;

일시적인 장애가 생길 수 있는 제1 전력원;

상기 처리기에 전력을 공급하기 위해 상기 제1 전력원으로부터 유도되는 제2 전력원;

상기 제1 전력원과 상기 처리기에 결합되어, 상기 제1 전력원의 전압이 특정 값 미만임을 나타내는 상기 저전압 신호를 생성하여 상기 처리기에 결합시키는 감지 수단;

상기 제1 전력원으로부터 유도되는 제3 전력원;

상기 버스에 결합되는 EEPROM - 상기 EEPROM은 전력 입력 포트를 포함하고, 상기 EEPROM은 상기 버스를 통해 인가된 커맨드들의 제어 하에 상기 버스를 통해 인가된 데이타를 기억함 - ;

축전 커패시터(storage capacitor);

상기 축전 커패시터 및 상기 제3 전력원에 결합되어, 상기 축전 커패시터의 전압이 상기 제3 전력원의 전압보다 낮은 간격들 동안 상기 축전 커패시터에 전압을 결합시키고, 상기 축전 커패시터가 상기 제3 전력원보다 높은 전압을 갖는 간격들 동안 상기 제3 전력원으로부터 상기 축전 커패시터를 분리시키기 위한 비선형 임피던스; 및

상기 축전 커패시터 및 상기 EEPROM의 상기 전력 입력 포트에 결합되어, 커맨드 신호의 제1 상태에 응답하여 상기 축전 커패시터로부터의 전력을 상기 EEPROM의 전력 입력 포트에 결합시키고, 상기 커맨드 신호의 제2 상태에 응답하여 상기 축전 커패시터를 상기 EEPROM의 상기 전력 입력 포트로부터 분리시키기 위한 제어가능한 스위치 수단

을 포함하고,

상기 제2 전력원은, 상기 처리기가 데이타 기억을 시작하고 기억될 데이타를 상기 EEPROM에 결합시키기에 충분한 상기 저전압 신호의 생성 후의 선택된 기간 동안 상기 처리기를 동작시킬 수 있는 충분한 에너지 축적을 포함하고,

상기 축전 커패시터의 크기는, 상기 EEPROM이 상기 기억될 데이타를 수용하고 상기 기억될 데이타를 비휘발성 메모리에 결합시키기에 충분하고, 상기 선택된 기간보다 큰 제2 기간 동안 전력 공급 전압을 상기 EEPROM에 제공하도록 선택되는, 전자 시스템.
제7항에 있어서, 상기 제어가능한 스위치 수단은,

제1 단부가 상기 축전 커패시터에 결합되고 제2 단부가 상기 EEPROM의 상기 전력 입력 포트에 결합된 제어 전류 경로(controlled current path)를 포함하고, 또한 인에이블(enable) 및 디스에이블(disable) 신호들에 응답하여 상기 제어 전류 경로에서의 전류 흐름을 제어하는 제어 전극을 포함하는 트랜지스터 장치(transistor arrangement); 및

인에이블 신호를 발생시키는 수단 - 상기 인에이블 신호를 발생시키는 수단은 상기 제어 전극에 결합되어, 상기 인에이블 신호 및 상기 디스에이블 신호의 부재시에 동작함으로써, 상기 EEPROM이 상기 디스에이블 신호의 존재시를 제외하고 항상 인에이블되게 함 -

을 포함하는, 전자 시스템.
전력 장애(power outage)가 생길 수 있는 시스템을 동작시키는 방법으로서,

축적된 에너지를 처리기와 EEPROM에 제공하는 단계;

전력 공급 중단(power failure)이 감지되었을 때 상기 처리기로부터 상기 EEPROM의 버퍼로의 기억될 데이타의 전송을 시작하는 단계;

상기 데이타의 전송을 시작한 후에, 상기 버퍼로부터 상기 EEPROM의 비휘발성 기억 장치로 상기 데이타를 전송하는 단계;

상기 데이타가 상기 버퍼로부터 상기 비휘발성 기억 장치로 전송(transfer)된 시간까지 상기 EEPROM로의 상기 축적된 에너지를 유지하는 단계; 및

상기 EEPROM으로의 데이타의 전송을 시작한 이후의 시간까지, 그러나 상기 데이타가 상기 버퍼로부터 상기 비휘발성 기억 장치로 전송된 상기 시간까지는 아니게(not so long as said time), 상기 처리기로의 상기 축적된 에너지를 유지하는 단계

를 포함하는 시스템 동작 방법.