MXPA04010814A - Sistema para mantener la habilitacion de eeprom (memoria de solamente lectura, programable, electricamente borrable) durante un estado des-energizado. - Google Patents

Abstract

Un sistema (10) que incluye un procesador (24) que se energiza desde una fuente (18, 22) que se somete a una falla de energia. Para permitir reestablecer el estado del sistema (10) despues de una falla de energia, por lo menos algunas porciones de los datos volatiles del procesador (24) se almacenan en una memoria de solamente lectura programable, electricamente borrable (EEPROM) (44). Con el fin de efectuar la transferencia de datos, los capacitares de almacenamiento (36) deben proporcionar la erigia a la EEPROM y al procesador (24). Con el fin de reducir al minimo la cantidad de capacitancia de almacenamiento, se mantiene la energia del procesador solamente hasta que los datos a ser almacenados se transfieren desde la memoria intermedia (24MEM) de la EEPROM. La energia de la EEPROM se mantiene hasta un tiempo posterior en el cual la memoria intermedia (24MEM) transfiere los datos al almacenamiento no volatil de la EEPROM.

Description

SISTEMA PARA MANTENER LA HABILITACIÓN DE EEPROM (MEMORIA DE SOLAMENTE LECTURA, PROGRA ABLE, ELÉCTRICAMENTE BORRABLE) DURANTE UN ESTADO DES- ENERGIZADO REFERENCIA CRUZADA CON SOLICITUDES RELACIONADAS Esta solicitud reclama la prioridad de la solicitud provisional número de serie 60/376,443, presentada el 29 de abril de 2002 y la solicitud de patente 10/339,421, presentada el 9 de enero de 2003, a nombre de William John Testin.

CAMPO DE LA INVENCIÓN La invención se relaciona con un almacenamiento de datos en sistemas electrónicos, y más en particular, al almacenamiento de datos en sistemas que se someten a paralizaciones de energía.

ANTECEDENTES DE LA INVENCIÓN Típicamente, las televisiones no recuerdan el último estado operativo del ajuste, en el caso de una falla de energía. De este modo, la presencia de una falla de energía puede necesitar la reprogramación del ajusta para restaurarse al mismo estado que tuvo en el momento de la paralización de energía. Una pieza de datos que puede no estar almacenada es el tiempo del día, que típicamente se cuenta por un reloj. A fin de ahorrar dinero, el reloj no tiene su propia fuente de energía, y por esto el reloj pierde su horario con la falla de energía. Existen otras piezas de datos que pueden ser útiles para restaurar el estado de un receptor de televisión después de una falla de energía, tal como el estado de ENCENDIDO y APAGADO del aparato, el nivel de volumen de audio y el canal. En un esquema de la técnica previa, se utiliza una EEPRO para almacenar datos desde un microprocesador del receptor durante una falla de energía. El procesador de video y la EEPROM se energizan hasta que ha ocurrido la transferencia de datos hacia el almacenamiento no volátil. Conforme aumenta la energía de parámetro de los procesadores de video para proporcionar una televisión de alta televisión, también aumenta el costo de la energización de varios elementos requeridos para la transferencia de datos hacia el almacenamiento no volátil. Son deseables otros arreglos de almacenamiento de datos mejorados. Una memoria de únicamente lectura, programable, eléctricamente borrable (EEPROM) puede incluir una memoria intermedia de datos de entrada volátil y una región de almacenamiento de datos no volátil. El tiempo requerido para la transferencia de datos dentro de las porciones no volátiles de la EEPROM, incluye la suma del tiempo requerido para almacenar los datos en la memoria intermedia, más el tiempo requerido para la transferencia de datos desde la memoria intermedia hacia la región de almacenamiento no volátil. De conformidad con un aspecto de la invención, la energía se aplica ai procesador del sistema luego de la presencia de una falla de energía durante el tiempo requerido con el fin de detectar la falla de energía y de transferir los datos a ser almacenados desde el procesador hacia la memoria intermedia de la EEPRO . La energía es provista a un procesador de relativamente alta energía solamente por el tiempo mínimo requerido para la transferencia de datos, y la EEPROM de relativamente baja energía se puede mantener operando por un lapso mayor de tiempo para permitir que complete la transferencia de datos desde la memoria intermedia a la porción de almacenamiento no volátil de la EEPROM.

BREVE DESCRIPCIÓN DE LA INVENCIÓN Un arreglo de almacenamiento de datos de un despliegue de video de conformidad con un aspecto de la invención comprende una memoria volátil que contiene datos utilizados para controlar un parámetro operativo del despliegue de video, durante la operación normal. Una memoria intermedia tiene una entrada acoplada con una salida de la memoria volátil. Una memoria no volátil tiene una entrada acoplada con una salida de la memoria intermedia. Un detector detecta la pérdida de energía e inicia la primera transferencia de datos desde la memoria volátil hacia la memoria intermedia, cuando la pérdida de energía se detecta e inicia una segunda transferencia de datos desde la memoria intermedia hacia la memoria no volátil, de modo que por lo menos una porción de la segunda transferencia de datos ocurre después de que se ha completado la primera transferencia de datos. Un primer suministro de energía energiza la memoria volátil, durante la primera transferencia de datos, de modo que durante la segunda porción de transferencia de datos, la memoria volátil está en un estado des-energizado. Un segundo suministro de energía energiza la memoria no volátil, durante por lo menos la segunda porción de transferencia de datos de modo que , después de que se ha completado la segunda transferencia de datos, la memoria no volátil está en un estado des-energizado. En una modalidad preferida de conformidad con un aspecto de la invención, la memoria no volátil comprende una memoria de solamente lectura programable, eléctricamente borrabie. De conformidad con otro aspecto de la invención, el segundo suministro de energía también energiza la memoria intermedia, durante la segunda porción de transferencia de datos, de modo que después de que se ha completado la segunda transferencia de datos, la memoria intermedia está en un estado des-energizado.

BREVE DESCRIPCIÓN DE LOS DIBUJOS La Figura 1a es un diagrama en bloque simplificado de un aparato de video o televisión de conformidad con un aspecto de la invención y la Figura 1b es un diagrama en bloque simplificado de un elemento de almacenamiento no volátil de la Figura 1a. La Figura 2 es un diagrama simplificado en forma esquemática que ilustra los detalles de un elemento de conmutación de la Figura 1a.

Las Figuras 3 y 4 son diagramas de temporización simplificados que ilustran las relaciones temporales de los diferentes pasos, formas de onda, y voltajes de conformidad con los aspectos de la invención.

DESCRIPCIÓN DETALLADA DE LA INVENCIÓN La Figura 1a es un diagrama en bloque simplificado de una porción 10 de un dispositivo de televisión o video de conformidad con un aspecto de la invención, en donde el tubo 2 de imagen recibe y despliega señales desde el procesamiento de video análogo ilustrado en el bloque 3, y una bocina 4 produce el sonido desde las señales análogas producidas por el procesador 5 de audio. Un sintonizador 6 recibe el canal a ser visto. También en la Figura 1a, la energía se aplica por medio de un puerto 12 en un bloque 14, lo cual representa un suministro de energía en el modo de conmutación principal. El suministro 14 produce varios voltajes de salida directas, que incluyen -5 voltios, 12 voltios, y 33 voltios, para energizar diferentes porciones del dispositivo. El suministro 14 también produce una salida de 6 voltios en un puerto 14o1 y un voltaje de detección en el puerto 14o2. La salida de 6 voltios del suministro 14 de energía en el modo de conmutación principal se aplica desde el puerto 14o1 a un regulador 16 lineal de 5 voltios, y un suministro 18 de energía de modo de conmutación de 3.3 voltios, un suministro 20 de energía en el modo de conmutación de 2.5 voltios y un suministro 22 de energía en el modo de conmutación de 1.8 voltios, para producir voltajes de energía para las porciones del dispositivo. También en la Figura 1a se ilustra un procesador en el 24, el cual utiliza un grupo de instrucciones, recibe la energización de 1.8 y 3.3 voltios desde los suministros 18 y 22 de energía en el modo de conmutación, respectivamente, y con la ayuda de una memoria de acceso aleatorio, volátil SDRAM (RAM) 24Mem, a la cual se puede tener acceso por medio de una barra colectora 32 de datos local y a través de un transporte de video y un circuito integrado 28 de interfaz de memoria, lleva a cabo el procesamiento principal de control para el dispositivo de televisión digital. El bloque 24Mem de memoria puede considerarse como la memoria intermedia de salida del microprocesador 24 sobre la barra colectora 32 de datos local. El microprocesador 24 instruye al sintonizador 6 para recibir un canal particular, según lo determine el usuario. Las señales recibidas en el canal seleccionado se aplican a un bloque 98 de banda lateral vestigial (VSB), que se conforma con las señales del Advanced Televisión System Committee (ATSC) o las señales 2H por medio de un trayecto 96 a un circuito 28 integrado, y digitaliza las señales de definición estándar (NTSC) para la aplicación por medio de un trayecto 97 directamente a un circuito 26 integrado. El circuito 28 integrado recibe la información procesada desde el bloque 98 VSB. El circuito 26 integrado procesa las señales de definición estándar de 1H digitalizadas para producir audio, video 2H y parámetros de control. También, el circuito 26 integrado (IC) co- actúa con el circuito 28 integrado para procesar las señales de Moving Pictures Experts Group (MPEG) (Codificación de imagen) para producir el audio, video 2H y parámetros de control. Desde cualquier fuente, las señales de audio se aplican desde el MPEG IC 26 al bloque 5 procesador de audio por medio de un trayecto 94, y las señales de video se aplican a un bloque 3 procesador de video por medio de un trayecto 93. Los parámetros de control de audio, como el volumen de audio, la separación de canal y sus semejantes se acoplan con el procesador 5 de audio. El circuito 26 integrado recibe 3.3 voltios y 2.5 voltios de los suministros 18 y 20 de energía del modo de conmutación, respectivamente. El circuito 28 integrado recibe 3.3 voltios y 2.5 voltios desde los suministros 18 y 20 de energía del modo de conmutación, respectivamente y lleva a cabo el procesamiento de video para el dispositivo. Un arreglo de pasarela programable de campo (FPGA) ALTERA se ilustra como el bloque 30. Esta FPGA ALTERA tiene un número de parte EPIK30WC208-3, pero se pueden utilizar otros tipos o marcas de FPGA. El FPGA 30 recibe la energización a 3.3 voltios y 2.5 voltios desde los suministros 18 y 20 de energía del modo de conmutación, respectivamente. El FPGA 30 contiene elementos lógicos de "pegado" en forma de pasarelas para interconectar el resto del lógico por medio de trayectos de señal que no se ilustran. Los bloques 24, 26, 28 y 30 se conectan con la barra colectora de datos designada con el 32. La energización de 5 voltios producida por el regulador 16 lineal de la Figura 1a se aplica por medio de un rectificador o diodo ¡lustrado como 34 con un capacitor 36 de almacenamiento. Un conmutador de control de energía de la EEPROM ilustrado como el bloque 40 se energiza con el voltaje a que aparece a través del capacitor 36, que bajo circunstancias ordinarias se mantiene por la energización de 5 voltios producida por el regulador 16 lineal. El conmutador 40 de control de energía de la EEPROM es controlado por el estado de una señal EEPROM_EN aplicada desde el FPGA 30 por medio de un trayecto 42, y proporciona la energía por medio de un trayecto 41 para habilitar la EEPROM 44. La EEPROM 44 se acopla con la barra colectora 32 local por medio de una barra colectora 99 12C y un circuito 28 integrado y se acopla en forma efectiva con la memoria volátil 24Mem asociada con el microprocesador 24. En consecuencia, la EEPROM 44 tiene la capacidad de recibir los datos para ser almacenados en caso de una pérdida de energía. La EEPROM 44 en una modalidad de la invención es un tipo M24C64-WMN6T fabricada por ST, pero se pueden utilizar otros tipos. La Figura 1b ilustra algunos detalles de la EEPROM 44 de la Figura 1a. En la Figura 1b, la EEPROM 44 recibe la energía de energización o la potencia desde el trayecto 41, y aplica la energía de energización en común con una memoria 50 intermedia y un almacenamiento 52 no volátil. La memoria 50 tiene un puerto 501 conectado con una barra colectora 99 l2C de dos cables para recibir los datos desde la misma cuando se instruye por el procesador 24 de la Figura 1a, y para transferir los datos desde un segundo puerto 502 a un puerto 52-i de una memoria no volátil o almacenamiento 52. Como se mencionó, existe un tiempo de retraso entre el tiempo en el que la memoria 50 intermedia acepta o recibe los datos a ser almacenados y el último tiempo en que los datos almacenados en la memoria 50 se transfieren por completo al almacenamiento 52 no volátil. Un arreglo de detección de paralización de energía ilustrado en el bloque 48 de la Figura 1a se conecta con un puerto 14o2 del suministro 14 de energía del modo de conmutación principal, para producir una señal que anticipa una paralización de energía total. El voltaje en el puerto 14o2 de salida se toma para ser 6 voltios, como un ejemplo, bajo condiciones normales. Siempre que el voltaje del suministro de 6 voltios en el puerto 14o2 del suministro 14 de energía del modo de conmutación exceda un valor determinado, tomado por ejemplo, como 5.5 voltios, se considera la energía ENCENDIDA, y el arreglo 48 de detección de paralización de energía produce una primer estado de una señal de control. Sin embargo, cuando el voltaje se" encuentra por debajo del valor determinado, el detector 34 produce una señal, que se envía a una terminal de interrupción (INT) del microprocesador 24 para empezar el almacenamiento de datos a ser salvados, antes de la pérdida completa de energía. La Figura 2 es un diagrama esquemático simplificado de un conmutador 40 de energía EEPROM de la Figura 1a. En la Figura 2, el emisor de un transistor 210 PNP se conecta con el cátodo del diodo o rectificador 34 y con la terminal caliente del capacitor 36 de almacenamiento. Cuando el transistor 210 es conductor, un voltaje cerca del voltaje del capacitor se aplica a través de un divisor de voltaje designado por lo general como 212, que incluye una combinación en serie de resistores 214 y 216, y una toma 212t. El voltaje en la toma 212t se filtran por el capacitor 218. El valor del resistor 214 se selecciona para limitar la corriente de ráfaga de entrada del capacitor 218. El voltaje a través del capacitor 218 se aplica en el puerto de entrada Vcc de la EEPROM 44 (Figura 1a) para la energización del mismo. En el arreglo de la Figura 2, el transistor 210 se habilita solamente cuando el transistor 220 NPN es conductor. El transistor 220 tiene su emisor a tierra y su colector conectado con el capacitor 36 por medio de un resistor 222. El voltaje en el colector del transistor 220 se comunica con la base del transistor 210 por medio de un resistor 224. La señal EEPROM_EN desde el FPGA 30 de la Figura 1a se aplica por medio del trayecto 42 de la Figura 2 y el resistor 226 para la base del transistor 220. Un resistor 228 de jalado ascendente jala la base del transistor 220 en positivo durante esos intervalos cuando se aplica una impedancia alta o "de tres estados" en el trayecto 42. La condición de tres estados ocurre cuando la fuente de energía para el FPGA 30 cae por debajo de un valor determinado, como un voltio. De este modo, el transistor 220 y en consecuencia el transistor 210, se hace conductor cuando se aplica un voltaje positivo (un lógico "1" o lógico "alto") sobre el trayecto 42, o cuando el trayecto 42 está en tres estados.

El transistor 220 y en consecuencia el transistor 210, es no conductor cuando se aplica un lógico "0" o lógico "bajo" por medio del trayecto 42 desde el FPGA 30 de la Figura 1a. Cuando el conmutador 40 de la Figura 2 se abre, que es cuando se aplica el nivel lógico bajo al trayecto 42, se corta un voltaje de energización para la EEPROM 44, y la EEPRO 44 se libera. Durante estos intervalos en donde el conmutador 40 del conmutador EEPROM es conductor, la energía fluye desde el capacitor 36 y/o el regulador 16 lineal de la Figura 1a, y la EEPROM se energiza para aceptar comandos y para almacenar datos. La "Figura 3" es un término aplicado a las Figuras 3a, 3b, 3c, 3d, 3e, 3f, 3g y 3h, tomadas como un todo. Las formas de onda de la Figura 3 son aquellas que ocurren en el encendido inicial o el arranque del dispositivo. En la Figura 3, tO representa el tiempo de encendido. En el tiempo tO de encendido, el voltaje de suministro de 6 voltios se eleva a 6 voltios como se indica por la Figura 3a, una salida del regulador lineal de 5 voltios se eleva a 5 voltios se indica en la Figura 3b, y los voltajes de suministro de 3.3, 2.5 y 1.8 voltios se elevan, como se indica por las Figuras 3c, 3d y 3e, respectivamente. En la Figura 3, los tiempos t1 y t2 representan los tiempos entre los cuales el FPGA 30 de la Figura 1a produce un nivel lógico bajo en el trayecto 42 de señal, según se sugiere por la Figura 3f, para apagar los transistores 210 y 220, para inhabilitar el suministro de 5 voltios para la EEPROM 44, lo cual permite que el resistor 216 descargue el capacitor 218 para así remover el voltaje de energización desde la EEPROM 44, para así liberar su registro o memoria intermedia de entrada. El Vcc de energización de la EEPROM 44 se ilustra en la Figura 3h, y se puede observar que cae a cero en el tiempo justo antes del tiempo t2. En efecto, el nivel de lógico bajo iniciado en el tiempo t1 inabilita el conmutador 40 de habilitación de la EEPROM de ia Figura 1a, y entonces como resultado, el voltaje en la clavija de entrada de energía de la EEPROM 44 asciende hacia un voltaje cero, como se ilustra entre los tiempos t1 y t2, en la Figura 3h. El procesador sale del estado de reinicio (inoperativo) muy poco después del encendido inicial del dispositivo en el tiempo tO, según se sugiere por la Figura 3g. El reinicio del microprocesador se lleva a cabo con el fin de ajustar todas las pasarelas lógicas en condiciones conocidas, y para permitir que se estabilice cualquier tiempo de reloj interno. El estado de reinicio es el lógico bajo o nivel 0 lógico de la Figura 3g y el lógico alto o estado 1 lógico se designa por la barra de reinicio representa el estado operativo del microprocesador. Después del tiempo t2 de la Figura 3, el dispositivo está en su estado operativo normal, y los diferente voltajes y diferentes señales se quedan en los estados ilustrados a la derecha del tiempo t2 hasta que se detecta una pérdida de energía. El término "Figura 4" se utiliza para referirse conjuntamente a las Figuras 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h y 4i. Las formas de onda, estados y voltajes de la Figura 2 son aquellos que son relevantes para el contexto de una falla de energía que empieza en el tiempo designado t6. El esquema 410 de la Figura 4a representa el voltaje producido en la salida 14o1 de 6 voltios del suministro 14 de energía en el modo de conmutación principal de la Figura 1a. Como se ilustra por el esquema 410 de la Figura 4a, el suministro de 6 voltios empieza a caer en el tiempo t6, lo que representa el tiempo en el cual ocurre la falla de energía. El suministro 16 de 5 voltios de la Figura 1a tiene un desplazamiento inherente de un voltio entre su entrada de 6 voltios y su salida de 5 voltios. En el tiempo ilustrado como t8 en la Figura 4, el voltaje de suministro de 5 voltios representado por el esquema 418 de la Figura 4e empieza a disminuir en magnitud o "caer" ya que el suministro 16 de 5 voltios de la Figura 1a se suministra desde la fuente de 6 voltios, que empezó a caer en el tiempo t6. Después del tiempo t8, el suministro de 5 voltios disminuye en correspondencia con el suministro de 6 voltios. Muy poco después, en el tiempo ilustrado como 110 en la Figura 4, el voltaje de suministro de la EEPROM, que está representado por el esquema 422 de la Figura 4g empieza a caer debido a que su fuente de 5 voltios está disminuyendo en magnitud. De esta forma, la EEPROM 44 de la Figura 1a es energizada por el suministro 16 de 5 voltios hasta el tiempo t10, y después es energizada por el voltaje que resta en los capacitores 36 y 218. La fuente de energía para la EEPROM se ilustra por el diagrama 426 de estado de la Figura 4i, que muestra un nivel bajo, que representa la energización por el suministro de 5 voltios hasta el tiempo 110 , y después muestra la energización desde C36/218 hasta el tiempo t26.

El voltaje en disminución del suministro 14 de seis voltios de la Figura 1a atraviesa un nivel de activación de 5.5 voltios del detector 48 de baja energía de la Figura 1a en el tiempo ilustrado en la Figura 4 como 112. Al empezar con el tiempo 112 de la Figura 4, el detector 48 de baja energía de la Figura 1a produce un comando de interrupción, ilustrado como 412 de la Figura 4b que se aplica al procesador 24 de la Figura 1a para iniciar la transferencia de datos al almacenamiento no volátil. Al empezar con el tiempo 114 de la Figura 4, el procesador 24 de la Figura 1a responde al comando de interrupción al transmitir sobre la barra colectora 32, el circuito 28 integrado y el trayecto 99 a la EEPROM 44 de la Figura 1b, ambos comandos de almacenamiento y datos a ser almacenados como se sugiere por el estado 414 de transferencia de datos del microprocesador (:P) de la Figura 4c en el intervalo t14-t16. Los datos transferidos durante el intervalo de tiempo ilustrado como 414 de la Figura 4c pone los datos dentro de la memoria 50 intermedia de la EEPROM 44 de la Figura 1b. La transferencia de datos a la memoria intermedia se completa en el tiempo ilustrado como 116 de al Figura 4. En algún momento después ilustrado como el tiempo t18 de la Figura 4, la EEPROM 44 de la Figura 1b internamente inicia la transferencia de datos desde la memoria intermedia a una memoria no volátil luego de la recepción del "bit de paralización" normal de la barra colectora 99 l2C (no ilustrada). El intervalo interno de transferencia de datos desde la memoria 50 al almacenamiento 52 no volátil en la EEPROM 44 de la Figura 1b se sugiere por el período de tiempo designado como 424 de la Figura 4h, el cual se prolonga del tiempo 1 8 al tiempo t20. En el tiempo ilustrado como tiempo 1 9 de la Figura 4, el voltaje del suministro de 6 voltios cae a un nivel, ilustrado como alrededor de 5 voltios en la Figura 4a, de modo que :P 24 se reinicia, como se sugiere por el estado 416 de la Figura 4d, y :P 24 se vuelve inoperativo. Los reguladores 18, 20 y 22 de conmutación de la Figura 1a también derivan su energía desde el suministro de seis voltios, de modo que su voltaje también empieza a caer después de que el suministro de seis voltios empieza a caer, como se sugiere por la forma de onda 420 de la Figura 4f; este tiempo no es crítico para la invención y no está designado. La energía para la EEPROM 44 de la Figura 1a se deriva del suministro 16 de 5 voltios antes del tiempo t10 de la Figura 4. Debido a que está el diodo 34 de al Figura 1a en serie con el suministro 16, los 5 voltios disponibles para la EEPROM 44 durante este tiempo se reduce por el voltaje de desplazamiento delantero del diodo aproximadamente a 4.2 voltios, como se indica por el esquema 422 de la Figura 4g. Después del tiempo 110 de la Figura 4, el voltaje de suministro de 5 voltios representado por el 418 de la Figura 4e ha caído lo suficientemente bajo para que el voltaje de energízacion Vcc disponible para la EEPROM 44 de la Figura 2 sea provisto por los capacitores C36 y C218. El voltaje disponible para la EEPROM 44 de la Figura 1 desde los capacitores C36 y C218 de la Figura 2 continúa, albeit a un voltaje decreciente, del tiempo t10 hasta un tiempo posterior t26, como se sugiere por el esquema 422 de voltaje de la Figura 4g. La EEPROM 44 de la Figura 1a es tasada para operar a un voltaje de suministro mínimo, ilustrado como 2.8 voltios en la Figura 4g. De este modo, la EEPROM 44 de la Figura 1a se activa o energiza por los capacitores C36/218 de la Figura 1b y la Figura 2 para el intervalo 110 al t24 de al Figura 4, y por lo tanto puede llevar al cabo todas sus funciones, incluyendo la transferencia de datos desde la memoria 50 intermedia de la Figura 1b al almacenamiento 52 no volátil, aun después de que :P 24 de la Figura 1a ha dejado de funcionar en el tiempo t19. El período en el cual la memoria 50 de la EEPROM de la Figura 1b escribe al almacenamiento 52 no volátil se ¡lustra como extendido desde el tiempo 118 a un tiempo que se puede seleccionar dentro del intervalo que va desde t20 al t22, según se sugiere en el 424 en la Figura 4h. Como se puede deducir, existe un tiempo de protección entre el último tiempo para la transferencia de datos desde la memoria intermedia al almacenamiento no volátil, el cual es el tiempo t22 y el tiempo en el cual el voltaje de suministro de la memoria intermedia desciende por debajo de su valor operativo normal, el cual se ilustra como t24 en la Figura 4. Además de este tiempo de protección, en ciertas unidades fabricadas puede haber un tiempo de protección adicional, el cual se puede atribuir al potencial para operar por lo menos algunas de las memorias intermedias a valores de voltaje de energización más bajos que sus valores mínimos tasados. El tiempo permisible para la transferencia de datos desde la memoria 50 intermedia de la Figura 1b al almacenamiento 52 no volátil se decide durante el diseño del dispositivo 10. La capacidad normal del capacitor 36 con relación al drenaje de corriente (drenaje de corriente más alto) de la EEPROM (así como otros parámetros) se selecciona para que el capacitor con la menor capacitancia mantenga la EEPROM energizada hasta después del tiempo en que se llevó a cabo la transferencia de datos de la memoria intermedia al almacenamiento no volátil. Ya que la distribución de la variación y tolerancia de componentes estará en el aparato promedio para ser mucho mayor que el valor mínimo permisible, existirá un tiempo después de que se complete la transferencia de datos de la memoria intermedia al almacenamiento no volátil en que le EEPROM continúa estando energizada lo suficiente para operar. De este modo, el tiempo de energización continua durante el cual la EEPROM 44 de la Figura 1 continúa energizada después de que el regulador 16 de 5 voltios falla en producir una salida útil se encuentra entre los tiempos t8 y un tiempo posterior que el tiempo t24 de la Figura 4, según se sugiere por el estado 426 de energización de la Figura 4i. En una modalidad de la invención, el intervalo t10-t24 es un mínimo de 10 milisegundos (mseg). Entre el tiempo t19 en el cual el procesador se reinicia y un tiempo posterior al tiempo t22, la EEPROM 44 puede llevar a cabo transferencia s de datos almacenados en la memoria intermedia para la memoria no volátil. De este modo, no se necesita energizar un procesador 24 de alta energía por mayor tiempo que el requerido para transferir los datos a ser almacenados en una memoria intermedia de entrada asociada con la EEPROM 44, y se puede permitir que el procesador 24 se des-energice en un tiempo anterior a que la EEPROM 44 haya completado la transferencia de datos desde la memoria intermedia volátil al almacenamiento no volátil. Esto reduce, con ventaja, el costo de almacenamiento de energía que será requerido en caso de que el procesador 24 se mantenga en operación hasta que la EEPROM 44 termine con su operación. Solamente se energiza la EEPROM 44 de relativamente baja energía hasta el tiempo en que los datos se almacenan en la memoria no volátil. De este modo, los datos quedan disponibles desde la memoria no volátil de la EEPROM 44 al siguiente encendido después de una falla de energía. La liberación inicial de la memoria intermedia por EEPROM_EN en el encendido no afecta las porciones no volátiles de la EEPROM, que quedan disponibles.

Claims (9)

REIVINDICACIONES

1. Un arreglo de almacenamiento de datos de un despliegue de video, caracterizado porque comprende: una memoria volátil que contiene datos utilizados para controlar un parámetro operativo del despliegue de video durante la operación normal; una memoria intermedia que tiene una entrada acoplada con una salida de la memoria volátil; una memoria no volátil que tiene una entrada acoplada con una salida de la memoria intermedia; un detector para detectar una pérdida de energía y para iniciar una primera transferencia de datos desde la memoria volátil a la memoria intermedia, cuando se detecta la pérdida de energía y una segunda transferencia de datos desde la memoria intermedia a la memoria no volátil, de modo que por lo menos una porción de la segunda transferencia de datos ocurre después de que se ha completado la primera transferencia de datos; un primer suministro de energía para energizar la memoria volátil, durante la primera transferencia de datos, de modo que durante la segunda porción de transferencia de datos, la memoria volátil está en un estado des-energízado; y un segundo suministro de energía para energizar la memoria no volátil durante por lo menos la segunda porción de la transferencia de datos, después de que se ha completado la segunda transferencia de datos, la memoria no volátil está en un estado des-energizado.

2. El arreglo de almacenamiento de datos de conformidad con la reivindicación 1, caracterizado porque la memoria no volátil comprende una memoria de solamente lectura programable, eléctricamente borrable.

3. El arreglo de almacenamiento de datos de conformidad con la reivindicación 1, caracterizado porque el segundo suministro de energía también energiza la memoria intermedia durante la segunda porción de transferencia de datos, de modo que después de que se ha completado la segunda transferencia de datos, la memoria intermedia está en un estado des-energizado.

4. El arreglo de almacenamiento de datos de conformidad con la reivindicación 1, caracterizado porque el voltaje de suministro energiza en común la memoria intermedia y la memoria no volátil.

5. Un arreglo de almacenamiento de datos, caracterizado porque comprende: una fuente de datos volátiles, la fuente de datos volátiles requiere la aplicación de energía para evitar la pérdida de datos volátiles; una EEPROM que incluye una memoria intermedia de entrada de datos y una porción de almacenamiento de datos no volátil, la memoria intermedia de entrada de la EEPROM se acopla con la fuente de datos volátiles, la EEPROM también requiere la aplicación de energía para evitar la pérdida de datos en la memoria intermedia de entrada; y una fuente de energización acoplada con las entradas de energización de la fuente de datos volátiles y la EEPROM, para energizar normalmente la fuente de datos volátiles y la EEPROM y para en una condición de pérdida de energía, energizar la EEPROM por un período de tiempo que incluye la suma del tiempo durante el cual se transfieren los datos desde la fuente de datos volátiles en la memoria intermedia de la EEPROM más el tiempo durante el cual se transfieren los datos desde la memoria intermedia al almacenamiento de datos no volátil, y para en una condición de pérdida de energía, energizar la fuente de datos volátiles por el período de tiempo durante el cual se transfieren los datos desde la fuente de datos volátiles a la memoria intermedia de la EEPROM, pero hasta el fin del tiempo durante el cual se transfieren los datos desde la memoria intermedia al almacenamiento no volátil.

6. El arreglo de almacenamiento de datos de conformidad con la reivindicación 5, caracterizado porque la fuente de energización comprende: una fuente de energía que se somete a la pérdida de energía; un primer regulador acoplado con la fuente de energía y con la entrada de energización de la fuente de datos volátiles para proporcionar la energización al mismo; un segundo regulador acoplado con la fuente de energía para generar un segundo voltaje de energización, el segundo regulador también incluye un almacenamiento de energía para tender a mantener un segundo voltaje de energizacion; y un medio de conmutación controlable acoplado con el segundo regulador y con la EEPROM, para selectivamente (a) sostener momentáneamente el segundo voltaje de energizacion desde la EEPROM durante el arranque para liberar la memoria intermedia; (b) acoplar el segundo voltaje de energizacion con la EEPROM durante la operación normal, y (c) acoplar el almacenamiento de energía del segundo regulador con la EEPROM durante el intervalo de tiempo después de la detección de pérdida de energía.

7. Un sistema electrónico que se somete a fallas de energía, el sistema está caracterizado porque comprende: un procesador que incluye por lo menos un puerto de entrada de energía, y también incluye por lo menos puertos de salida de datos acoplados con una barra colectora, los datos en los puertos de salida de datos se someten a pérdida cuando falla la energía para el puerto de entrada de energía, el procesador también incluye un puerto de entrada para aceptar una señal de bajo voltaje y para iniciar el almacenamiento de datos en respuesta a lo mismo: una primera fuente de energía (6v) que se somete a falla temporal; una segunda fuente de energía (3.3v, 1.8v) derivada déla primera fuente de energía para energizar el procesador; un medio de detección acoplado con la primera fuente de energía y con el procesador, para producir y acoplar con el procesador una señal de bajo voltaje que indica que el voltaje de la primera fuente de energía está por debajo de un valor particular; una tercera fuente de energía (5v) derivada de la primera fuente de energía; una EEPROM acoplada con la barra colectora, la EEPROM incluye un puerto de entrada de energía, la EEPROM es para almacenar los datos aplicados sobre la barra colectora bajo del control de comandos aplicados sobre la barra colectora; un capacitor de almacenamiento; una impedancia no lineal acoplada con el capacitor de almacenamiento y con la tercera fuente de energía, para acoplar el voltaje con el capacitor durante los intervalos en donde el voltaje del capacitor es menor que el voltaje de la tercera fuente de energía, y para aislar el capacitor de almacenamiento del tercer suministro de energía durante los intervalos en donde el capacitor tiene un voltaje más alto que la tercera fuente de energía; un medio de conmutación controlable acoplado con el capacitor de almacenamiento y con el puerto de entrada de energía de la EEPROM; para en respuesta a un primer estado de una señal de comando, acoplar la energía del capacitor de almacenamiento con el puerto de entrada de energía de la EEPROM y para en respuesta a un segundo estado de la señal de comando, aislar el capacitor de almacenamiento desde el puerto de entrada de energía de la EEPROM; la segunda fuente de energía que incluye suficiente energía de almacenamiento para tener la capacidad de operar el procesador por un período seleccionado de tiempo durante la generación de una señal de bajo voltaje suficiente para que el procesador inicie el almacenamiento de datos y para acoplar los datos a ser almacenados en la EEPROM; y la magnitud del capacitor de almacenamiento se selecciona para proporcionar el voltaje de energización para la EEPROM por un período de tiempo, mayor que el período de tiempo seleccionado, suficiente para que el EEPROM acepte los datos a ser almacenados y para acoplar los datos a ser almacenados en la memoria no volátil.

8. El sistema electrónico de conformidad con la reivindicación 7, caracterizado porque el medio de conmutación controlable comprende: un arreglo de transistor que incluye un trayecto de corriente controlado que tiene un extremo acoplado con el capacitor de almacenamiento y un segundo extremo acoplado con el puerto de entrada de energía de la EEPROM, y también incluye un electrodo de control que controla el flujo de corriente en el trayecto de corriente controlado en respuesta a las señales de habilitación y deshabilitación; un medio para generar una señal de habilitación, el medio para generar la señal de habilitación se acopla con el electrodo de control, para operar en ausencia de la señal de habilitación y la señal de deshabüitación por lo cual la EEPROlVl se hablita en todo momento, excepto en presencia de una señal de deshabilitación.

9. Un método para operar un sistema que se somete a paralización de energía, el método está caracterizado porque comprende los pasos de: proporcionar la energía almacenada en un procesador y con una EEPROM; empezar la transferencia de datos a ser almacenados desde el procesador a una memoria intermedia de la EEPROM cuando se detecta una falla de energía; después de empezar la transferencia de datos, transferir los datos desde la memoria intermedia a un almacenamiento no volátil de la EEPROM; mantener la energía almacenada en la EEPROM hasta el tiempo en que se transfieren los datos desde la memoria intermedia al almacenamiento no volátil; y mantener la energización almacenada del procesador hasta un tiempo después de que se inicia la transferencia de datos a la EEPROM, pero no tan largo como el tiempo en que los datos se transfieren desde la memoria al almacenamiento no volátil.