JP4362574B2 - スタティックランダムアクセスメモリ回路 - Google Patents

Description

【０００１】
【産業上の利用分野】
この発明はスタティックランダムアクセスメモリ回路に係り、特に本装置の配列をプログラム可能な制御を行うプログラム可能な論理集積回路装置を包含する目的に特に適したＳＲＡＭ回路に関する。
【０００２】
【従来の技術】
プログラム可能な論理装置５００で知られる１例が図１に示されている。装置５００はクリフ氏らの米国特許５６８９１９５号によって定義されたプログラム可能な論理装置であり、これはここで参照に組み入れられている。装置５００は、領域の交差する行および列からなる二次元配列内の装置上に配置された複数のプログラム可能な論理の領域５１０を含むものである。各領域はプログラム可能な論理からなる補助領域５１２を複数包含する。例えば、各補助領域は、自動照合表を使用する４入力信号のいかなる論理の組み合わせも可能である“組み合わせ”出力信号を作り出すことをプログラム可能な４入力の自動照合表を包含する。加えて、各補助領域５１２は、記録された出力信号を作り出す組み合わせられた出力信号を選択的に記録（蓄える）ため、レジスタ（例えばフリップフロップ回路）を包含することができる。また、各補助領域５１２は、補助領域の最終出力信号として組み合わせられたあるいは記録された出力信号を選択するようプログラムすることができるプログラム可能な論理連結器（“ＰＬＣｓ”）を包含することができる。
【０００３】
複数の水平方向の内部連結導線５２０は、接続した列の領域に送付したり受信したりする信号を伝達するための領域５１０の各列と接続する。垂直方向の複数の内部連結導線５３０は、様々な列へ送付したり受信したりする信号を伝達するために構成領域５１０の縦の行と接続している。複数の局所導線５４０は、接続した構成要素を利用できる近接した水平方向の導線５２０上で選択された信号を作るため各領域５１０と接続する。ＰＬＣ５２２は、５２０、５４０の選択された交差する導線間でプログラム可能な接続を形成し、供給される導線５５０に供給する複数の補助領域は接続された補助領域と近接する導線５４０（と近接しフィードバック線５６０（以下に記述される））の選択された信号を応用するための補助領域５１２と接続される。ＰＬＣｓ５４２は、交差する導線５４０／５６０と５５０の間のプログラムに組める接続の作り方を供給する。各補助領域５１２の出力信号は、ＰＬＣ５６２を通って選択され近接した垂直な導線および／またはＰＬＣｓ５６４を通る選択された水平の導線５２０を利用することができる。各補助領域５１２の出力信号は、補助領域を含む領域５１０内の全ての補助領域への（導線５６０を経由して）近接のフィードバック信号として有効に作られる。選択され、交差した水平と垂直の導線はＰＬＣ５３２によってプログラムに組んで相互に連結可能である。
【０００４】
既知の別のプログラム可能な論理装置６００の例を図２に示す。装置６００はフリーマンの米国特許第Ｒｅ．３４３６３号に示されるプログラム可能な論理装置と同様であり、これは参考文献として組み入れられている。装置６００は、配列可能な論理ブロック（ＣＬＢｓ）６１０の交差する行と列の２次元配置内の装置上に配列された複数のＣＬＢｓを含む。ＣＬＢ６１０それぞれは１つないし２つの小さなプログラム可能な自動照合表とＣＬＢの内部の経路の決まった信号のためのレジスタやＰＬＣｓのような他の回路構成を含むことができる。複数の水平な内部連結線６２０は、それぞれＣＬＢｓ６１０の列の上下に配線される。複数の垂直な内部連結線６３０はそれぞれＣＬＢｓ６１０の右と左に配列される。局所の導線６４０は、選択された近接の導線６２０／６３０へＣＬＢから適用する信号および／またはＣＬＢの両側の近接して選択された導線６２０／６３０からＣＬＢ６１０それぞれへもたらされた信号が供給される。ＰＬＣｓ６２２／６３２は選択されて交差する導体６２０／６３０と６４０の間のプログラム可能な接続の形成によって供給されるＰＬＣｓ６２４は、これらのＰＬＣｓの位置で交差もしくは集合する導線６２０および／または６３０内の選択された導線部分の間のプログラム可能な接続を形成することにより供給される。
【０００５】
図１と図２で示されるようなプログラム可能な論理装置において、ＳＲＡＭの単位メモリセルの先入れ先出し（ＦＩＦＯ）チェーンは、装置の配列のプログラム可能な制御装置として使用される。例えばＦＩＦＯチェーンのようなＳＲＡＭセルは、それぞれの補助領域５１２あるいはＣＬＢ６１０によって機能する論理の制御に使用される（例えば、これらの部品の自動照合表に蓄えられたデータの設置あるいは制御とこれらの部品のＰＬＣｓによって作られる接合の制御による）。ＦＩＦＯチェーンのＳＲＡＭセルは、様々な内部接続ＰＬＣｓによって作られる接続の制御に使われる（例えば、ＰＬＣｓ５２２，５３２，５４２，５６２，５６４，６２２，６２４と６３２）。本装置上の典型的な既知技術のＦＩＦＯＳＲＡＭチェーン１０は図３を参照して記述される。
【０００６】
図３に示されるＦＩＦＯ ＳＲＡＭチェーン１０において、各ＳＲＡＭセル２０は、比較的弱い後ろ向きのインバータ２４と閉ループの直列に接続された比較的強い前方に向いたインバータ２２とを含む。ＮＭＯＳパスゲート１４上を通過する信号がないときに、パスゲート１４上を直ちに通過した直近の信号により残された状態に関係するインバータ２２を保つために各インバータ２４は強力である。一方で各インバータ２４は、パスゲート１４上を直ちに通過する信号に応じて関係するインバータ２２を妨げるためには十分強力ではない。
【０００７】
プログラムするデータは、チェーンの最初においてＤＡＴＡ ＩＮ線経由でＦＩＦＯチェーン１０に適用される。最初にパスゲート１４全てはＡＤＤＲ−Ｎを通るアドレス信号ＡＤＤＲ−１によって稼動可能にされる。プログラミングデータが到達しセル２０−Ｎに蓄積されるまでチェーンに（伝えられる連続する各インバータ２２によって反転される）第一のプログラムデータのビットを伝えさせておく。パスゲート１４−Ｎは、ＡＤＤＰ−Ｎ信号を論理０に変化させることで停止させる。したがって、次のプログラミングデータがセル２０−Ｎ上に到達し直ちに蓄積されるまで（図示されていないが、他の全てのセル２０に類似する）、導線１２からの次のプログラムデータビットはチェーンに伝達される。セル２０−Ｎ上のＮＭＯＳのパスゲート１４は停止し、次のプログラムデータビットは導線１２に適用される。すべてのセル２０がプログラムされすべてのパスゲート１４が停止するまでこの過程は継続する。各セル２０はＤＡＴＡ ＯＵＴ線経由で貯えるデータを出力する。これらのＤＡＴＡ ＯＵＴ信号は、チェーン１０を含むプログラム可能な論理装置の操作の様々な面を制御するのによく使われる。例えば、チェーン１０からのＤＡＴＡ ＯＵＴ信号は、プログラム可能な面を制御することができる（例えば、補助領域５１２（図１）、あるいはＣＬＢ６１０のレジスタ（図２）は、プログラム可能な論理装置のいくつかの利用可能なクロック信号またはクリア信号に反応する）。あるいはチェーン１０からのＤＡＴＡＯＵＴ信号は、装置により機能するロジックのプログラム可能な面を制御することができる（例えば補助領域５１２またはＣＬＢ６１０の自動照合表のデータの存在により）。また別の例では、チェーン１０からのＤＡＴＡ ＯＵＴ信号は、本装置の内部接続導体ＰＬＣ（例えば、ＰＬＣ５２２，５３２等（図１）、または、ＰＬＣ６２２、６２４等（図２））を制御し得る。
【０００８】
チェーン１０の内容は、パスゲート１４を逆に次第に稼動可能にするためＡＤＤＲ信号を使用して検証される。これはセル２０の内容をＶＥＲＩＦＹ線１６経由で逆から続々と読み出されるようにさせておく。
【０００９】
チェーン１０をプログラムするまたは検証するために、各ＮＭＯＳパスゲート１４が論理０および論理１信号共に効果的に伝えることが可能であることは前述より明白である。回路部品が非常に小さく形成され（半導体組み立て品の技術の継続した進歩の結果として可能になっているが）、ＶＣＣ（論理１信号で使われる電源電圧）がこれに応じて減少する時、パスゲートが望ましくないほど大きく作成されない限りその下のインバータ２４の出力を論理０で十分強く上書きする論理１の信号をＮＭＯＳパスゲート１４に伝えることはできないかもしれない。いかなるユニポーラＭＯＳ（例えば、ＮＭＯＳまたはＰＭＯＳ）のパスゲートはこのような状態でこのもしくは類似の問題を持つ。従って論理１を伝達するＮＭＯＳパスゲートの効果が減少する前述の条件のもとではＰＭＯＳパスゲートは論理０をうまく伝達しない。ＦＩＦＯ ＳＲＡＭチェーンはそれゆえプログラム可能なロジック装置のような製品のプログラム可能な要素の使用にあまり成功していない。
【００１０】
【発明が解決しようとする課題】
上記を考慮して、本発明の目的は、プログラム可能な論理装置の使用あるいは他の類似する状況のためにＳＲＡＭの改善の提供をすることである。
【００１１】
より具体的には、本発明の別の目的は、先進の集積回路組立技術と、それゆえ極小回路部品および／または比較的低ＶＣＣポテンシャルを使用する意図で作成されたプログラム可能な論理装置上で使用し得るＳＲＡＭを提案することである。
【００１２】
【課題を解決するための手段】
本発明の原理にしたがって、ＳＲＡＭが初期化される時に二つの論理状態のうち第一の状態を全てのセルに蓄積し二つの論理状態のうち第二の状態へアドレスされたセルの状態を変化する要求がある時に個々にあるいは明確にプログラムモード中にアドレスされるＳＲＡＭセルから組み立てられたＳＲＡＭを供給することにより、本発明のこれらならびに他の目的が達成される。加えて、各セルのアドレスの結合は、セルのＮＭＯＳパスゲートを通して論理０信号を伝達するかあるいはセルのＰＭＯＳパスゲートを通して論理１信号を伝達することにより第二の論理状態にセルを変化させるようなものである。あまりに小さい為、論理１信号を確実に伝達できないＮＭＯＳパスゲートでさえ完全に申し分なく論理０信号を伝達する。同様にあまりに小さく論理０信号を伝達できないＰＭＯＳパスゲートでさえ申し分なく論理１信号を伝達する。
【００１３】
各ＳＲＡＭセルのデータ入力端子は、プログラムした後セルの内容を検証するのに使われ得る。セルの内容を検証するためプログラム中のセルにデータを送るのに使われる導線は第二の論理状態に充電されそのポテンシャルに弱く保たれる。検証されるセルは、セルのデータ入力端子と上述のデータ入力導線を接続してアドレスされる。セルが第一の論理状態を持つならばセルはデータ入力線を放電しようとしないであろう。それ故セルは第二の論理ポテンシャルを維持する。一方でセルが、第二の論理ポテンシャルであるならばセルは第一の論理ポテンシャルへデータ入力線を徐々に放電するであろう（セル自身は第二の論理状態から第一の論理状態へは変化しないのであるが）。こうして前述した操作後のデータ入力線のポテンシャルは、テストされるＳＲＡＭセルの内容の検証に使用することが可能である。
【００１４】
【実施例】
本発明のその他の特徴、その特性ならびに種々の利点は、添付の図面ならびに以下に記述する実施例の詳細説明からさらに明白となるであろう。
【００１５】
本発明に一致するＳＲＡＭ回路１１０の実施例の代表的な部分を図４に示す。ＳＲＡＭ回路１１０は複数の要求されるＳＲＡＭセル１２０を含む。各セルは、それぞれのＮＭＯＳパスゲート１４経由で共通ＤＡＴＡ ＩＮ導線に接続可能である。各ＳＲＡＭセル１２０は比較的弱いインバータ１２４と閉ループ直列に接続した比較的強いインバータ１２２を含む。代表的なＳＲＡＭセル１２０のさらに詳細な回路ダイヤグラムは図５に示され、その詳細については後述される。各ＳＲＡＭセルの強力なインバータ１２２の出力端子は、そのセルのＤＡＴＡ ＯＵＴ線である。ＳＲＡＭ回路１１０がプログラム可能な論理装置に含まれると仮定して、図３のＤＡＴＡ ＯＵＴ信号が、接続可能性と、プログラム可能な論理の（一般的な「配置」の）操作の様々な面をプログラムして制御するのに用いることが可能なように本回路のＤＡＴＡ ＯＵＴ信号が使用されることも可能である（例えば図１，２で示される実施例のプログラムの可能な論理装置組織のための図１−３に接続される上述のような）。各ＳＲＡＭセルのＤＡＴＡ ＯＵＴ端子は、さらに関連するＮＭＯＳパスゲート１２６経由で（ＶＳＳ論理０（グランド））と選択的に接続可能である。ゲート１２６は全て、クリア線に適用される論理１信号により並列に稼動可能である。ＶＣＣ充電回路１３０と弱いプルアップ回路１４０とレベル検出回路１５０は、ＳＲＡＭセル１２０の内容を検証する回路の操作中にのみ使用される。したがって、これらの回路要素は初期状態では無効であり、回路には何も効果が無い。
【００１６】
メモリ回路１１０をプログラムするための全てのパスゲート１１４は論理０のアドレス信号ＡＤＤＲ−１，ＡＤＤＲ−２等により無効にされる。全てのセル１２０は論理１へ向うクリア信号が原因となってクリアされる。これは全てのパスゲート１２６を稼動可能とし、それ故各セル１２０にインバータ１２４の入力端子に論理０を適用する。各インバータ１２４の論理１の出力結果が論理０になるため、これが相関するインバータ１２２の出力の原因となり、それ故クリア信号が論理０を戻した後、論理０の各セル１２０のＤＡＴＡ ＯＵＴ信号を保持する。
【００１７】
全てのセル１２０が前述した論理０にクリアされた後に、論理１にプログラムされる必要があるセルのみを論理１に書くのに要素１１２と１１４が使用される。論理０はＤＡＴＡ ＩＮ線１１２に適用される。論理１は、論理０から論理１に切り換えるのに必要なこれらのセル１２０のみのパスゲート１１４のＡＤＤＲ線へ（要求されて連続にまたは一斉に）適用される。このようにしてセルのパスゲート１１４を稼動可能にすることがＤＡＴＡ ＩＮ線１１２の論理０信号にセルのインバータ入力端子を適用させる。これがこのインバータの出力端子（それ故セルのＤＡＴＡ ＯＵＴ信号に）に論理１を切り替えさせる。関係するＡＤＤＲ信号が論理０に切り換えた後で、関係するインバータ１２４が論理１の出力条件にインバータ１２２を保つように導く。それゆえＤＡＴＡ ＩＮ線１１２からメモリセルを切り離す。これでプログラムするセル１２０の工程が完成する。
【００１８】
実際に図４で示される実施例は、全ての繰り返しによって割り当てられるＡＤＤＲ信号と共に複数回繰り返される。先に記載された特定のアドレス線が稼動可能時に、アドレスされたＳＲＡＭセル１２０が論理１にプログラムされることのできない繰り返しのＤＡＴＡ ＩＮ線１１２へ論理１を適用する必要がある。これは切り換えのできないＳＲＡＭセル１２０の偶然の論理０から論理１への切り換えを妨げるであろう。図４の回路の反復を含む構造は以下により詳細に議論される。
【００１９】
先述より全てのセル１２０は初期に論理０にクリアされる。その後、論理１にプログラムするのに必要とするこれらのセルは、アドレスされ論理１に上書きされる。この上書きをするため、上書きされるセルのＮＭＯＳパスゲートは論理０を伝えるよう要求され、それらがとても小さく形成される時においても非常に良好に動作する。パスゲート１１４はセル１２０をプログラムするため、論理１を伝達するよう要求されないので、回路は比較的低いＶＣＣ（論理１）電源電位で動作する。
【００２０】
セル１２０が前述のようにプログラムされた後で、それらの内容は前述されたように検証され得る。ＤＡＴＡ ＩＮ線１１２はデータ信号線のような他の信号線から第一に分離される。ＶＣＣ充電回路１３０は、コントロール線１３２経由で論理１に充電線１１２を接続する。回路１３０はターンオフされ、弱いプルアップ回路１４０はその制御線１４２経由で弱いプルアップ（論理１）信号を導線１１２へ適用するためターンオンされる。論理１信号は、その内容を検証されるメモリセルのＡＤＤＲ線に適用される。このことは関係するＮＭＯＳパスゲート１１４を動作させる。検証されるセル１２０が論理０を蓄積する場合、セルのインバータ１２４の出力は論理１となり、導線１１２の電圧が論理１から下がる傾向はない。一方で検証させるセル１２０が論理１を蓄積する場合、セルのインバータ１２４の出力信号は論理０であり、これは導線１１２の電圧を徐々に論理１から０に下げる（このような条件のもとでは導線１１２からの論理１信号は、検証されるセル１２０の状態を変化させるほど十分に強くない）。レベル検出回路１５０は、検証されるセルのトランジスタ１１４が動作した後で適宜な時間間隔をもって制御線１５２経由で動作させる。導線１１２の電圧がまだ論理１ならば、回路１５０は検証されるセルが論理０を蓄えることを示す検証出力の信号を作る。一方で導線１１２の電圧が論理０に下がる（または論理０に向け十分に離れている）ならば、回路１５０は検証されるセルが論理１を蓄積することを示すＶＥＲＩＦＹ出力信号を作り出す。
【００２１】
前述の検証の段階は、検証される導線１１２に沿って各セル１２０のために繰り返される。
【００２２】
上述の検証工程はセル１２０に蓄えられたデータに対して否定的ではないことが理解されよう。
【００２３】
プログラム可能な論理装置は図４の回路のいくつかの繰り返しを典型的に含む（すなわちＤＡＴＡ ＩＮ導線１１２と関連する回路のいくつか繰り返しを含む）。ＡＤＤＲ−１とＡＤＤＲ−２等の信号は、これらの並行なＳＲＡＭの一列の全てによって分配される。特に各列内のＳＲＡＭセル１２０−１は共通のＡＤＤＲ−１信号によって制御され、各列内のもう一つのＳＲＡＭセル１２０−２は共通のＡＤＤＲ−２信号に制御され、他も同様である。したがって、（すでに言及したように）いかなる特別なアドレス信号によっても制御されるＳＲＡＭセルをプログラムすることが要求される時は、関係するＳＲＡＭセルを初期の論理０の出力条件から不慮に切り換わるのを防止するため、複数のＤＡＴＡ ＩＮ線１２に論理１を適用する必要がある。
【００２４】
代表的なＳＲＡＭセル１２０の実施例が、図５により詳細に示される。比較的強いインバータ１２２は、Ｐ−チャネルトランジスタ１２２ａとＮ−チャネルトランジスタ１２２ｂから形成されている。比較的弱いインバータ１２４は、Ｐ−チャネルトランジスタ１２４ａとＮ−チャネルトランジスタ１２４ｂから形成される。クリアパスゲート１２６が上述されたようにセル２０を論理０にリセットするために、トランジスタ１２６のコンダクタンスはトランジスタ１２２ａのコンダクタンスより大きくなければならない。導線１１２の論理０のデータ信号がセル１２０をリセット論理０データ出力から論理１のデータ出力へ上述のように切り換えさせるためには、トランジスタ１１４のコンダクタンスはトランジスタ１２４ａのコンダクタンスより大きくなければならない。上述のようにセル１２０の内容を検証するのに導線１１２を使うため、トランジスタ１２４ｂのコンダクタンスはトランジスタ１２４ｂのコンダクタンスよりも大きくなければならない。このコンダクタンスの関係はトランジスタ１２４ｂと１１４を同じ大きさで作ることにより満たされる。何故ならば低Ｖｇｓおよび固体効果は、セル１２０の入力端子１１５が電圧を上げ始めるにつれてトランジスタ１１４のコンダクタンスを減らすからである。
【００２５】
図６は、図４の回路の代替実施例であり、これにおいては、素子１１４と１２６がＮＭＯＳパスゲートからＰＭＯＳパスゲート２１４と２２６へ変更されている。他の適切な修正もなされているが、一般に図４と図６の類似要素は、図６においては１００足した参照符号で示してある。
【００２６】
図６の回路２１０をプログラムするために全てのＳＲＡＭセル２２０はあらかじめ論理１にセットされる。これは、クリア線に論理０を負荷することによって実施される。その後、クリア線を論理０に切り換えるため論理１がＤＡＴＡ ＩＮ線２１２に付加され、論理０が切り換えの必要なＳＲＡＭセルのためＡＤＤＲ線に適用される。これはＡＤＤＲ信号を受けて、ＰＭＯＳパスゲート２１４を作動させそれによって、導線２１２からの論理１をパスゲート２１４に伝達することを可能にする。これが関係するＳＲＡＭセル２２０のＤＡＴＡ ＯＵＴを論理０へ順次切り換える。再び、ＳＲＡＭ回路２１０が、プログラム可能な論理装置を含むと仮定すれば、図３と図４のＤＡＴＡ ＯＵＴ信号が関係するプログラム可能な論理装置の配列を制御するのに使われることが可能となるように、回路のＤＡＴＡ ＯＵＴ信号が使用される。
【００２７】
ＳＲＡＭセル２２０の内容の検証は、極性が反転していることを除けばＳＲＡＭセル１２０の内容の検証に類似している。このようにＤＡＴＡ ＩＮ線２１２は、ＶＳＳ充電回路２３０により第一に論理０に充電される。そして弱いプルダウン回路２４０は、導線２１２を論理０で弱く保持するための操作で配置される。次に内容を検証されるＳＲＡＭセルと関係のあるパスゲート２１４のＡＤＤＲ線に論理０が付加される。そのＳＲＡＭセルが論理１を出力している場合、そのセルのインバータ２２４は論理０を出力し、それらの要素間の素子であるパスゲート２１４を稼動可能にし、結果として導線２１２の論理０のポテンシャルへは何も影響が無い。それ故に、レベル検出回路２５０は、導線２１２のポテンシャルの変化を検出しない。そして、回路２５０はそれ故に検証されたＳＲＡＭセル２２０が論理１を蓄積していることを示す検証出力信号を作り出す。一方で検証されるＳＲＡＭセル２２０が論理０を出力する場合、ＳＲＡＭセルのインバータ２２４は論理１を出力する。これはＳＲＡＭセルと関係するパスゲート２１４が稼動可能時に導線２１２のポテンシャルを上昇させる。導線２１２のポテンシャルの変化はレベル検出回路２５０によって検出される。そしてその検出回路は、検証されるＳＲＡＭセルが論理０を蓄積することを示す検証出力信号とその結果を形成する。
【００２８】
図７は、（プログラム可能な論理装置の構成のプログラム可能な制御のための本発明と一致する１つまたは複数のＳＲＡＭｓ１１０または２１０を含む）データ演算システム４００の中のプログラム可能な装置４０２を説明する。ＳＲＡＭ（ｓ）１１０または２１０により制御される回路装置４０２は、図１または図２他の要求のように示されて組織される。装置４０２に加えて、データ演算システム４００は以下の一つまたは複数の部品を含み：それらは、演算処理装置４０４；メモリ４０６；入出力回路４０８；そして周辺装置４１０である。これらの部品はシステムバス４２０によって互いに連結され、エンドユーザのシステム４０４に含まれる回路基板４３０上に配置される。
【００２９】
システム４００は、広く様々な応用に使用することが可能である。例えばコンピュータネットワークや、データネットワーク、計測機械、画像処理、デジタル信号処理、または繰り返しプログラム可能な論理を使用する先端的なものが必要とされる応用ならどんなものにでも使用される。プログラム可能な論理装置４０２は、演算器４０４と協力して動作する演算器または制御器として構成することが可能である。プログラム可能な論理４０２は、また、システム４００に割り当てられた資源へのアクセスを判定する判定器として使用し得る。また別の例では、プログラム可能な論理装置４０２は、演算器４０４とシステム４００の他の部品の一つとの間のインターフェースとして構成することも可能である。注意しなければならないことは、システム４００が単に典型例であり、本発明の真の視点ならびに精神は以下の請求項によって示されることである。
【００３０】
前述のことは本発明の原理の説明であり、当業者においては、本発明の範囲ならびに精神を逸脱することなく種々の設計変更をなし得ることが理解されよう。
【図面の簡単な説明】
【図１】本発明を使用可能な従来の典型的なプログラム可能な論理装置回路のブロック線図である。
【図２】図１のものと類似であり、本発明を使用可能な従来のプログラム可能な論理装置回路の別の例である。
【図３】従来のＦＩＦＯ ＳＲＡＭチェーンの概略回路図である。
【図４】本発明にしたがって構成されたＳＲＡＭの実施例の代表的な部分の概略ブロック線図である。
【図５】図４に示された回路の代表的な部分の実施例を示す概略図である。
【図６】図４と類似のものであり、本発明にしたがって構成されるＳＲＡＭの二者択一の実施例を示す説明図である。
【図７】本発明の全てにしたがったものであり、本発明のＳＲＡＭにより配列されたプログラム可能な論理装置を含むシステムの実施例を示す概略ブロック線図である。
【符号の説明】
１０ ＳＲＡＭチェーン
１４，１１４，１２６，２１４ パスゲート
２０ ＳＲＡＭセル
１１０，２１０ ＳＲＡＭ回路
１６，１１２，２１２ 導線
１１５ 入力端子
１２０，２２０ ＳＲＡＭセル
２２，２４，１２２，１２４，２２４ インバータ
１２２ａ Ｐ−チャネルトランジスタ
１２２ｂ Ｎ−チャネルトランジスタ
１３０ ＶＣＣ充電回路
１４０，２４０ プルアップ回路
１４２，１５２ 制御線
１５０，２５０ レベル検出回路
２３０ ＶＳＳ充電回路
４００ 演算システム
４０２ 回路装置
４０４ 演算処理装置
４０６ メモリ
４０８ 入出力回路
４１０ 周辺装置
４３０ 回路基板
５００，６００ 論理装置
５１０ 領域
５１２ 補助領域
５２０，５３０，５４０，５５０，６２０，６３０，６４０ 導線
５２２，５３２，５４２，５６２，５６４，６２２，６２４，６３２ ＰＬＣ
５６０ フィードバック導線
６１０ ＣＬＢ

Claims (53)

1. プログラム可能な論理配列を備える装置であり、このプログラム可能な論理配列は：
   配列可能な複数の論理要素と；
   配列可能な複数の相互接続と；
   複数の配列可能な論理要素と配列可能な相互接続とに連結された複数のメモリセルと；
   論理配列をプログラムする前に複数のメモリセルを第一の論理状態にリセットするように構成されたリセット回路構成と；
   複数のメモリセルに結合されたプログラミング回路とを備え、このプログラミング回路は、複数のメモリセルのうち選択されたものを第二の論理状態に設定し、配列可能な複数の論理要素ならびに相互接続を構成することにより配列をプログラムして論理機能を実施するよう構成され、この複数のメモリセルのうち選択されたものはこの第二の論理状態にプログラムされるべきメモリセルである装置。
2. 複数のメモリがＳＲＡＭセルからなる請求項１記載の装置。
3. 各ＳＲＡＭのセルがさらに：
   データ入力端子と；
   データ出力端子と；
   データ入力端子とデータ出力端子の間に交差結合によって配置された第一のインバータおよび第二のインバータとを備える請求項２記載の装置。
4. 第一のインバータが第二のインバータに比較してより大きなコンダクタンスを有する請求項３記載の装置。
5. データ入力端子が第一のインバータの入力と結合する請求項３記載の装置。
6. データ出力端子が第一のインバータの出力と結合する請求項３記載の装置。
7. リセット回路構成がさらに複数のメモリセルのそれぞれの出力端子とそれぞれ結合する複数のリセット素子を備える請求項１記載の装置。
8. リセット素子がパストランジスタからなる請求項７記載の装置。
9. パストランジスタはメモリセルをプログラム前の第一の論理状態にリセットするためにメモリセルの出力端子を第一のポテンシャルに導く請求項８記載の装置。
10. パストランジスタはリセット回路によって発生されたクリア信号に応答してメモリセルの出力端子を第一のポテンシャルに導く請求項９記載の装置。
11. パストランジスタはＮ型トランジスタからなる請求項８記載の装置。
12. パストランジスタはＰ型トランジスタからなる請求項８記載の装置。
13. プログラム回路構成がさらに複数のメモリセルのそれぞれの入力端子とそれぞれ結合した複数のセット素子を含む請求項１記載の装置。
14. プログラム回路構成がさらに第二のポテンシャルを有するプログラム信号を発生するために構成されたプログラム信号発生器を含む請求項１３記載の装置。
15. プログラム回路構成は複数のメモリセルのうち選択されたものをアドレスするアドレス信号を発生するよう構成されたアドレス信号発生器をさらに備え、プログラム信号は選択的にアドレスされたメモリセル内に書かれこれらのメモリセルを第二の状態にセットする請求項１４記載の装置。
16. セット素子がパストランジスタからなる請求項１３記載の装置。
17. パストランジスタがＮ−チャネルトランジスタである請求項１６記載の装置。
18. パストランジスタがＰ−チャネルトランジスタである請求項１６記載の装置。
19. 複数のメモリセルのそれぞれに第一の論理状態または第２の論理状態がプログラムされているかどうかを検証するために構成される検証回路をさらに備える請求項１記載の装置。
20. 検証回路がさらにデータ線をプリチャージポテンシャルまでプリチャージするために構成されるプリチャージ回路を備える請求項１９記載の装置。
21. 検証回路がさらにデータ線をプリチャージポテンシャルに維持するための引き上げ回路を備える請求項２０記載の装置。
22. データ線と結合されたポテンシャルレベル検出回路をさらに備える請求項２１記載の装置。
23. 選択されたメモリセルとデータ線との間に結合されたパス素子を更に含み、パス素子は選択されたメモリセルとデータ線と選択的に結合するよう構成し、選択されたメモリセルが第２の論理状態にセットされた場合、データ線をプリチャージポテンシャルから移行させ、選択されたメモリセルの中身をポテンシャルレベル検出回路が検証できるよう構成される請求項２２記載の装置。
24. デジタル演算システムであり：
    演算回路構成と；
    演算回路構成と結合したメモリ回路構成と；
    演算回路構成とメモリ回路構成とに結合された請求項１に定義された装置とを備える装置。
25. 請求項１で定義された装置を装備したプリント回路基板。
26. プリント回路基板上に装備されるとともに装置に結合されたメモリ回路構成をさらに備える請求項２５記載のプリント回路基板。
27. プリント回路基板に装備されるとともに装置に結合された演算回路構成をさらに備える請求項２５記載のプリント回路基板。
28. １つのデータ入力端子とデータ出力端子とクリア端子とをそれぞれ有する複数のＳＲＡＭ素子を備え、各セルのデータ入力端子をそのセルに接続し、前記データ入力端子に二つの論理状態のうちの第二の状態を有する論理信号が付加されたことに応答してこのセルが二つの論理状態のうちの第一の論理状態を有する論理信号を蓄積するとともにそのデータ出力端子を介して出力することを誘起し、各セルのクリア端子をそのセルに接続し、前記クリア端子に二つの論理状態のうちの第二の状態を有する論理信号が付加されたことに応答してこのセルが二つの論理状態のうちの第二の論理状態を有する論理信号を蓄積するとともにそのデータ出力端子を介して出力することを誘起し；
    データ信号導線を備え；
    分離してアドレスすることが可能なデータゲートパスを備え、これは各セルに相関するとともに、アドレスされた際にデータ信号導線を相関するセルのデータ入力端子に接続するよう構成され；
    二つの論理状態のうち第二の状態を有する論理信号源と；
    クリアパスゲートを備え、これは各セルに接続されるとともに、作動可能時に論理信号源を相関するセルのクリア端子へ接続するよう構成され；
    さらにクリア信号導線を備え、これは全てのセルのクリアパスゲートを平行して選択的に稼動状態にするよう構成されるＳＲＡＭ回路。
29. データパスゲートはそれぞれユニポーラＭＯＳパストランジスタを備える請求項２８記載の回路。
30. データパスゲートはそれぞれ実質的にユニポーラＭＯＳパストランジスタからなる請求項２８記載の回路。
31. クリアパスゲートはそれぞれユニポーラＭＯＳパストランジスタを備える請求項２８記載の回路。
32. クリアパスゲートはそれぞれ実質的にユニポーラＭＯＳパストランジスタから構成される請求項２８記載の回路。
33. 各セルは：
    第一の入力端子と第一の出力端子を有する比較的強力なインバータ回路と；
    第二の入力端子と第二の出力端子を有する比較的弱いインバータ回路とを備え、第二の入力端子は第一の出力端子と接続され、第一の入力端子は第二の出力端子に接続される請求項２８記載の回路。
34. 各セルのデータ入力端子がセルの第一の入力端子に接続され、各セルのデータ出力端子およびクリア端子がセルの第一の出力端子に接続される請求項３３記載の回路。
35. 各セルのデータ出力端子の状態を検証するよう構成された検証回路をさらに備える請求項２８記載の回路。
36. 検証回路が：
    データ信号導線を二つの論理状態のうち第一の状態を示すポテンシャルに選択的に充電するよう構成された充電回路と；
    レベル検出回路とを備え、これは充電回路の動作後にデータ信号導線のポテンシャルを検出するよう構成され、続いてデータ信号導線をセルの一つのデータ入力端子にこのセルに相関するデータパスゲートを介して接続する請求項３５記載の回路。
37. 検証回路は：
    データ信号導線を二つの論理状態のうち第一の状態を示すポテンシャルに選択的に充電するよう構成された充電回路と；
    データ信号導線を二つの論理状態のうち第一の状態を表すポテンシャルに微弱に駆り立てるよう構成されたプル回路と；
    レベル検出回路とを備え、これは充電回路の動作後にデータ信号導線のポテンシャルを検出するよう構成され、続いてプル回路の動作中にデータ信号導線をセルの一つのデータ入力端子にこのセルに相関するデータパスゲートを介して接続する請求項３５記載の回路。
38. 請求項２８で定義されたプログラム可能なロジック装置を構成するためのＳＲＡＭ回路を備えるプログラム可能な論理装置。
39. プロセス回路と；
    演算回路とに接続されたメモリ回路と；
    演算回路およびメモリ回路に結合された請求項３８で定義された装置とからなるデジタル演算システム。
40. 請求項３８で定義された装置を配置するプリント回路基板。
41. プリント回路基板に配置されるとともに前記装置に接続されたメモリ回路をさらに備える請求項４０記載のプリント回路基板。
42. プリント回路基板に配置されるとともに前記装置に接続された演算回路をさらに備える請求項４０記載のプリント回路基板。
43. 複数のＳＲＡＭセルを備えるＳＲＡＭ回路の操作方法であり、各ＳＲＡＭセルはそれぞれ１つのデータ入力端子と、データ出力端子と、クリア端子と、データ信号導線と、各セルに相関するとともにアドレスされた際にデータ信号導線を相関するセルのデータ入力端子に接続するよう構成された個々にアドレス可能なデータパスゲートと、クリアポテンシャル源と、各セルに相関するとともに動作時に相関するセルのクリア端子をクリアポテンシャル源に接続するよう構成されたクリアパスゲートとを備える方法であって；
    この方法は全てのクリアパスゲートを同時にクリアし全てのセルを二つの論理状態のうち第一の状態にすることを可能し；
    データ信号をデータ信号導線に付加し、このデータ信号をデータ入力信号で受信する全てのセルを二つの論理状態のうち第二の状態に転換させ；
    二つの論理状態のうち第二の状態に転換するよう要求されるセルに相関するデータパスゲートをアドレスすることからなる方法。
44. データ信号導線をあらかじめ設定された電位に充電し；
    セルに相関するデータパスゲートをアドレスし；
    データ信号線上のポテンシャルを検出し、相関するデータパスゲートが充電に続くアドレッシングにより作動状態にされたセルの状態を決定することをさらに含む請求項４３記載の方法。
45. 充電後および充電に続くアドレス中にデータ信号線をあらかじめ設定されたポテンシャル方向に微弱に駆動することをさらに含む請求項４４記載の方法。
46. クリアポテンシャルは論理値０であり、クリアされた各セルがそのデータ出力端子に論理値０を付加する請求項４３記載の方法。
47. 各セルはそのデータ入力端子に論理０を付加することに応答してそのデータ出力端子に論理１を付加し、データ信号導線へのデータ信号の付加が：
    データ信号導線に論理０信号を付加することからなる請求項４６記載の方法。
48. アドレッシング後に：
    データ信号線を論理１ポテンシャルに充電し；
    セルに相関するデータパスゲートをアドレスし；
    データ信号線上のポテンシャルを検出し、相関するデータパスゲートが充電に続くアドレッシングにより作動状態にされたセルの状態を決定することをさらに含む請求項４７記載の方法。
49. 充電後および充電に続くアドレス中にデータ信号線を論理１ポテンシャル方向に微弱に駆動することをさらに含む請求項４８記載の方法。
50. クリアポテンシャルは論理値１であり、クリアされた各セルがそのデータ出力端子に論理値１を付加する請求項４３記載の方法。
51. 各セルはそのデータ入力端子に論理１を付加することに応答してそのデータ出力端子に論理０を付加し、データ信号導線へのデータ信号の付加が：
    データ信号導線に論理１信号を付加することからなる請求項５０記載の方法。
52. アドレッシング後に：
    データ信号線を論理０ポテンシャルに充電し；
    セルに相関するデータパスゲートをアドレスし；
    データ信号線上のポテンシャルを検出し、相関するデータパスゲートが充電に続くアドレッシングにより作動状態にされたセルの状態を決定することをさらに含む請求項５１記載の方法。
53. 充電後および充電に続くアドレス中にデータ信号線を論理０方向に微弱に駆動することをさらに含む請求項５２記載の方法。

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