JP4351644B2 - 相変化材料を含む半導体構造 - Google Patents
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Description
本発明は半導体装置に関し、より詳細には、電界効果トランジスタまたはバイポーラ・トランジスタあるいはその両方の電気特性を有する相変化材料を含むメモリ装置に関する。
相変化材料は、少なくとも２種類の異なる状態を示すことができ、それは非晶質状態または結晶状態であり得る。非晶質状態とは、より不規則な結晶構造のことである。これらの状態間の遷移は、選択的に引き起こすことができる。相変化は、可逆的に誘発（induce）することができる。特に興味深いのはカルコゲナイド合金であり、この合金は、元素周期表のＶＩ族の元素を１種類または複数種類含んでいる。
相変化材料は、不揮発性メモリ装置のメモリ素子を形成するために、標準的なバルク・シリコン技術で使用される。各メモリ・セルは、相変化材料の結晶状態に対応して高抵抗率と低抵抗率の間で可逆的に変化する可変抵抗器とみなすことができる。非晶質状態は一般に、結晶状態よりも高い抵抗率を示すので、この両方の状態を区別することができる。相変化材料の各相をその抵抗によって区別することができるので、相変化材料を用いることによってデータの記憶が可能となる。
これらの装置では、メモリ装置内のメモリ素子の相変化は、大きなプログラム電流で相変化材料を直接的に加熱することにより達成される。相変化材料の直接的な加熱による大きなプログラム電流の供給には、従来、バイポーラ・トランジスタが用いられる。相変化材料への直接的な加熱は、大電流であるため、プログラム動作が繰り返されることによって相変化材料の劣化を引き起こし、そのためメモリ装置の性能を低減させることがある。
相変化材料を直接的に加熱することによって生じるメモリ装置の劣化を克服する相変化メモリ装置が必要である。それに加えて、メモリ・アレイ・レイアウトの最小メモリ・セル面積がさらに縮小された相変化メモリ装置が必要である。
本発明の一目的は、相変化材料を含むメモリ構造を提供することである。このメモリ構造では、相変化材料を間接的に加熱することによってメモリ構造の電気特性が制御される。本発明の別の目的は、ハイブリッド型金属酸化膜電界効果トランジスタ／バイポーラ・トランジスタを含む相変化メモリ・セルを提供することである。このメモリ・セルでは、相変化材料を間接的に加熱することで生じる相変化によって、ハイブリッド型電界効果トランジスタ／バイポーラ・トランジスタの電気特性が制御される。
本発明は、有利にはハイブリッド型ＭＯＳＦＥＴ／バイポーラ・トランジスタを含むメモリ装置を提供する。このＭＯＳＦＥＴ装置のゲートは、メモリ・セルのメモリ素子として機能する相変化材料の薄い層と置き換えられる。広義には、本発明のメモリ装置は、
エミッタ、ベース、およびコレクタを有し、ベースが絶縁層に隣接する下面を有する、トランジスタと、
相変化材料でできているベース・コンタクトとを含む。
エミッタ、ベース、およびコレクタを有し、ベースが絶縁層に隣接する下面を有する、トランジスタと、
相変化材料でできているベース・コンタクトとを含む。
エミッタ領域、ベース領域、およびコレクタ領域は、シリコン・オン・インシュレータ基板のＳＯＩ層内に形成される。相変化材料の少なくとも一部分が、ＳＯＩ層のベース部分の上面上に形成される。
Ｓｉ含有上部層（ＳＯＩ層）のトランジスタ部分中に大電流を印加することによって、相変化材料をその融点まで間接的に加熱する。この「大電流」という用語は、トランジスタの幅１マイクロメートルにつき約５．０ミリアンペア（ｍＡ／トランジスタの幅μｍ）程度の電流がトランジスタ中を流れることを意味する。相変化材料を急冷して固体へ戻すことによって、非晶質状態を有する相変化材料が得られる。ＳＯＩ層のトランジスタ部分中により小さい電流を印加することによって、低い温度ではあるが結晶化遷移温度よりも高い温度まで相変化材料を間接的に加熱して、相変化材料を結晶状態に転換させる。この「小電流」という用語は、トランジスタの幅１マイクロメートルにつき約１．０ミリアンペア（ｍＡ／トランジスタの幅μｍ）程度の電流がトランジスタ中を流れることを意味する。上述した両方のプログラム電流の大きさは、約１３０ｎｍ以下の最小フィーチャー・サイズを有する半導体技法に適したものであり、フィーチャー・サイズが小さくなるとプログラム電流の大きさも小さくなる。相変化材料の結晶構造の変化は、装置の電気特性に影響を及ぼす。
相変化材料の異なる結晶状態によって生じる電気特性は、相変化材料の結晶状態に応じて電界効果トランジスタ（ＦＥＴ）またはバイポーラ接合トランジスタ（ＢＪＴ）として機能する半導体装置を提供するように設定することができる。本発明の別の態様は、
第１のドープ領域を含み１組の第２のドープ領域がその両側に配置された基板と、
第１のドープ領域上に配置された相変化材料と、
相変化材料上に配置された導体とを含む半導体装置であり、相変化材料が第１の相のときには半導体構造がバイポーラ接合トランジスタ（ＢＪＴ）として動作し、相変化材料が第２の相のときには半導体構造が電界効果トランジスタ（ＦＥＴ）として動作する。
第１のドープ領域を含み１組の第２のドープ領域がその両側に配置された基板と、
第１のドープ領域上に配置された相変化材料と、
相変化材料上に配置された導体とを含む半導体装置であり、相変化材料が第１の相のときには半導体構造がバイポーラ接合トランジスタ（ＢＪＴ）として動作し、相変化材料が第２の相のときには半導体構造が電界効果トランジスタ（ＦＥＴ）として動作する。
具体的には、相変化材料の第１の相は結晶相（固相）である。結晶相の相変化材料は、第１のドープ領域と導体の間で低抵抗/高導電率のオーミック・コンタクトを形成し、その結果、装置がバイポーラ接合トランジスタ（ＢＪＴ）と同様に機能する。バイポーラ接合トランジスタ（ＢＪＴ）モード時の相変化材料の抵抗率は、約１０．０ミリオーム・ｃｍ（ｍΩ・ｃｍ）未満である。相変化材料の第２の相は、非晶質相（固相）である。非晶質相の相変化材料は、導体と第１のドープ領域の間で高抵抗／低導電率のオーミック・コンタクトを形成し、相変化材料が電界効果トランジスタ（ＦＥＴ）のゲート誘電体と同様の働きをする。電界効果トランジスタ（ＦＥＴ）モード時の相変化材料の抵抗率は、約１０．０キロオーム・ｃｍ（ｋΩ・ｃｍ）を超える。
本発明の別の態様は、上記のハイブリッド型ＭＯＳＦＥＴ／バイポーラ接合トランジスタを有する相変化材料のメモリ装置を形成する方法である。広義には、本方法は、
ＳＯＩ基板のＳｉ含有層の第１の導電領域上に、誘電性スペーサがその両側に配置された犠牲ゲートを形成するステップと、
Ｓｉ含有層内の第１の導電領域に当接させて第２の導電領域を形成するステップと、
ゲート・バイア（gate via）を設けるために犠牲ゲートを除去するステップと、
ゲート・バイアの少なくとも一部分内に相変化材料ライナを形成するステップと、
相変化材料ライナ上にゲート導体を形成するステップとを含む。
ＳＯＩ基板のＳｉ含有層の第１の導電領域上に、誘電性スペーサがその両側に配置された犠牲ゲートを形成するステップと、
Ｓｉ含有層内の第１の導電領域に当接させて第２の導電領域を形成するステップと、
ゲート・バイア（gate via）を設けるために犠牲ゲートを除去するステップと、
ゲート・バイアの少なくとも一部分内に相変化材料ライナを形成するステップと、
相変化材料ライナ上にゲート導体を形成するステップとを含む。
本発明の別の態様は、上記の相変化材料メモリ構造とロジック回路を集積化する方法である。広義には、この集積化方法は、
シリコン・オン・インシュレータ基板上に形成されたメモリ領域およびロジック領域を含み、ロジック領域が少なくとも１つのゲート領域を含み、メモリ領域が複数の犠牲ゲート領域を含む、初期構造を設けるステップと、
エクステンション領域用ドーパントをロジック領域に注入するステップと、
メモリ領域およびロジック領域上に、メモリ領域内の複数の犠牲ゲートおよびロジック領域内の少なくとも１つの犠牲ゲートの上面と同一平面をなす誘電体層を形成するステップと、
ロジック領域上にエッチ・ストップ層を形成するステップと、
ロジック領域をエッチ・ストップ層によって保護しながら、メモリ領域内の複数の犠牲ゲートから少なくとも１つの犠牲ゲートを除去してゲート・バイアを形成するステップと、
ゲート・バイアの少なくとも一部分内に相変化材料ライナを形成するステップと、
ゲート導体を相変化材料ライナの上に形成するステップと、
メモリ領域およびロジック領域に相互接続配線を提供するステップとを含む。
シリコン・オン・インシュレータ基板上に形成されたメモリ領域およびロジック領域を含み、ロジック領域が少なくとも１つのゲート領域を含み、メモリ領域が複数の犠牲ゲート領域を含む、初期構造を設けるステップと、
エクステンション領域用ドーパントをロジック領域に注入するステップと、
メモリ領域およびロジック領域上に、メモリ領域内の複数の犠牲ゲートおよびロジック領域内の少なくとも１つの犠牲ゲートの上面と同一平面をなす誘電体層を形成するステップと、
ロジック領域上にエッチ・ストップ層を形成するステップと、
ロジック領域をエッチ・ストップ層によって保護しながら、メモリ領域内の複数の犠牲ゲートから少なくとも１つの犠牲ゲートを除去してゲート・バイアを形成するステップと、
ゲート・バイアの少なくとも一部分内に相変化材料ライナを形成するステップと、
ゲート導体を相変化材料ライナの上に形成するステップと、
メモリ領域およびロジック領域に相互接続配線を提供するステップとを含む。
本発明は、相変化材料の結晶状態が間接的な加熱によって制御される、ハイブリッド型ＭＯＳＦＥＴ／バイポーラ・トランジスタを含むメモリ装置を提供する。次に、本願に添付の図面を参照して、本発明をより詳細に述べる。添付の図面では、類似する要素または対応する要素を同様の参照番号で表してある。
まず図１を参照すると、相変化材料１７を有するハイブリッド型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）／バイポーラ接合トランジスタを含む相変化メモリ装置１５が示されている。相変化材料１７は、その結晶状態に応じて、ＭＯＳＦＥＴのゲート誘電体またはバイポーラ接合トランジスタのベース・コンタクトとして機能する。
相変化メモリ装置１５はシリコン・オン・インシュレータ基板２８上に形成され、基板２８は、シリコン含有上部層１６（以下ＳＯＩ層とする）、絶縁層１８、およびバルク・シリコン含有下部層２９を含む。ＳＯＩ層１６は、第１のタイプのドープ領域２０とその両側に位置する１組の第２のタイプのドープ領域１９、２１を含む。相変化メモリ装置がバイポーラ接合トランジスタと同様に動作しているときには、第１のタイプのドープ領域またはドーパント領域２０はベース２０と呼ぶことができ、１組の第２のタイプのドープ領域またはドーパント領域１９、２１は、通常、エミッタ１９およびコレクタ２１と呼ばれる。相変化材料のメモリ装置が金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と同様に動作しているときには、第１のタイプのドーパント領域２０はチャネル２０と呼ぶことができ、１組の第２のタイプのドーパント領域１９、２１は、通常、ソース１９およびドレイン２１と呼ばれる。以下では使い分けせずに、メモリ装置の動作モードにかかわらず、ＳＯＩ層１６のドープされた領域をエミッタ１９、ベース２０、およびコレクタ２１と呼ぶ。
引き続き図１を参照すると、相変化材料ライナ１７は、上層のゲート２２とＳＯＩ層１６のベース部２０との間に位置する。相変化材料ライナ１７はまた、ゲート２２を１組のスペーサ２３から隔てており、各スペーサ２３はゲート２２の両側に位置している。相変化材料ライナ１７は、カルコゲナイド合金を含むことができる。本明細書では「カルコゲナイド」という用語を、元素周期表のＶＩ族の元素を少なくとも１種類含む合金または複合材料を示すものとして用いる。本発明で使用することができるカルコゲナイド合金の説明のための例には、ＴｅまたはＳｅと、Ｇｅ、Ｓｂ、Ａｓ、Ｓｉの各元素の少なくとも１つとの合金が含まれるが、それだけには限らない。
次に図２に示すバイポーラ接合トランジスタ（ＢＪＴ）モードにおける相変化メモリ装置１５の等価回路図を参照すると、相変化材料ライナ１７は、可変抵抗器２４としてハイブリッド型ＭＯＳＦＥＴ／バイポーラ接合トランジスタ内に組み込むことができる。相変化材料の抵抗は、相変化材料ライナ１７の結晶構造の変化に対応して変えることができるので、相変化材料ライナ１７を可変抵抗器２４として組み込むことができる。
具体的には、本メモリ装置の等価回路１０は、ベース・コンタクト２５、エミッタ・コンタクト２６、およびコレクタ・コンタクト２７を含む。ベース・コンタクト２５は、装置のゲート２２である。エミッタ・コンタクト２６およびコレクタ・コンタクト２７は、エミッタ・シリサイド領域およびコレクタ・シリサイド領域である。相変化材料ライナ１７は可変抵抗器２４として機能でき、ベース・コンタクト２５とベース２０の間には、可変抵抗器２４を介して電気的接触が確保されなければならない。
相変化材料ライナ１７は、非晶質状態または結晶状態を有することができる。非晶質状態では、相変化材料ライナ１７は電気絶縁性であり、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート誘電体と同様に機能する。結晶状態では、相変化材料ライナ１７は導電性であり、バイポーラ・トランジスタのベース・コンタクトと同様に機能する。相変化材料ライナ１７の結晶構造の変化に対応した導電率の変化により、図２の等価回路１０に示す、ハイブリッド型ＭＯＳＦＥＴ／バイポーラ接合トランジスタ内に組み込まれた可変抵抗器２４がもたらされる。
次に図３に示すグラフを参照して、相変化材料ライナ１７の抵抗率と結晶構造との関係を検討する。図３に示すＧｅ２Ｓｂ２Ｔｅ５の相変化材料ライナ１７の測定値は、単に本発明の一実施形態を表したものであり、説明のために示したものにすぎないことに留意されたい。したがって本発明は、この実施形態に限定されるべきではない。
データ曲線は、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）の組成を有する相変化材料ライナ１７の一実施形態の約２５℃〜約２７５℃の温度範囲での抵抗率の測定値を示す。温度約２５℃における開始時のＧＳＴ材料は非晶質相にある。温度がＴ１、すなわち約１２５℃まで上昇するにつれて、ＧＳＴの抵抗率は約１０．０Ω・ｃｍ（オーム・ｃｍ）から約２０．０ｍΩ・ｃｍ（ミリオーム・ｃｍ）まで急速に下がる。ＧＳＴの温度をさらに約１８０℃よりも高いＴ２まで上昇させると、抵抗率は約２．０ｍΩ・ｃｍ（ミリオーム・ｃｍ）未満までさらに下がる。Ｔ１およびＴ２は、ＧＳＴの結晶化遷移温度を示しており、Ｔ１は非晶質相から面心立方晶（ＦＣＣ）へと相変化する遷移温度を、Ｔ２は面心立方晶（ＦＣＣ）から六方晶（Ｈｅｘ）へと相変化する遷移温度を表す。ＧＳＴの温度が融点（図３に示さず）よりも高くなるとＧＳＴは融解し、急冷するとＧＳＴは非晶質の固相に戻る。ＧＳＴの融点は、約６２０℃である。
より詳細に図３を参照すると、非晶質のＧｅ２Ｓｂ２Ｔｅ５の電気抵抗率は、約１５０℃の温度に加熱されると、約１０３Ω・ｃｍから約２．０ｍΩ・ｃｍ（ミリオーム・ｃｍ）より上まで低下し、それに対応して非晶質状態から面心立方晶状態への相変化が起こる。図３のグラフに示すように、結晶から非晶質構造への相変化の結果、少なくとも４桁、好ましくは６桁も導電率が変化する。
上記のように、温度を変化させることにより、非晶質状態から結晶状態へまたは結晶状態から非晶質状態へと相変化材料ライナ１７の結晶状態を可逆的に転換できる。相変化材料を直接的に加熱する従来の相変化メモリ装置とは大きく異なり、本発明は、相変化材料ライナ１７を間接的に加熱することによって相変化材料の結晶状態を制御することができる。具体的には、本発明の好ましい一実施形態では、ＳＯＩ層１６中に電流を流し、それによってＳＯＩ層で生じた熱で相変化材料ライナ１７を間接的に加熱することにより相変化を生じさせることができる。あるいは、相変化材料ライナ１７を直接加熱することもできる。
図４は、リセット・モードにあるＧＳＴ相変化材料ライナ１７を組み込んだ本発明のメモリ装置の一実施形態の熱分析を示している。このモードでは、相変化材料メモリ装置をリセットすることによってＧＳＴ材料は高抵抗の非晶質相に転換される。ベース・コンタクト２５に印加する電圧は約１．５Ｖであり、コレクタ・コンタクト２７に印加する電圧は約２．５Ｖである。ＳＯＩ層１６は、これらの電圧で３０ナノ秒の期間、約７００℃を超えるピーク温度まで加熱され、ＳＯＩ層１６から放射される熱によって、相変化材料が約２５℃から約６２５℃を超えたところまで間接的に加熱される。
次に、図３に示した電気特性と同様の電気特性を有する相変化材料ライナ１７を組み込んだメモリ装置の動作性能をより詳細に説明する。相変化材料ライナ１７が、規則的な結晶配列の結晶構造を有し、低抵抗／高導電状態にあるときには、メモリ構造はバイポーラ接合トランジスタ（ＢＪＴ）と同様の電気特性を示す。ゲート領域２２はベース・コンタクト２５と同様に機能し、高導電性の相変化材料ライナ１７を介してＳＯＩ層１６のベース領域２０と電気的に接触する。相変化材料ライナ１７の抵抗率は４桁よりも大きく変化し、約１００．０Ω・ｃｍ（オーム・ｃｍ）から約２．０ｍΩ・ｃｍ（ミリオーム・ｃｍ）まで変化することが好ましい。
ｐ型のＳＯＩ基板でｐ型のゲート／ベースの導体の場合、相変化材料ライナ１７が、非晶質構造を有し高抵抗／低導電状態にあるときには、メモリ構造は例えば常時オンとなっているｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）などの蓄積装置（accumulation device）と同様の電気特性を示す。相変化材料ライナ１７の非晶質相は、約１００．０Ω・ｃｍ（オーム・ｃｍ）よりも大きな抵抗率を有し、絶縁性となっている。蓄積装置モードは、ゲート材料２２とＳＯＩ層１６のベース部２０との間の仕事関数の差によってもたらされる。したがって、非晶質状態の相変化材料ライナ１７は、ＭＯＳＦＥＴのゲート誘電体と同様に機能する。
図５はさらに、Ｇｅ２Ｓｂ２Ｔｅ５の相変化材料ライナ１７を組み込んだメモリ装置の電気特性を示す。図５は、非晶質の相変化材料ライナ１７を有するメモリ装置および結晶質の相変化材料ライナ１７を有するメモリ装置のコレクタ２１で測定される電流（Ｉｃｏｌｌｅｃｔｏｒ）を、各装置のベース・コンタクト２５に印加される電圧（Ｖｂａｓｅ）の関数として示している。図５に示すこれらの電圧が相対的なものであること、また他の電圧も企図されており、それらは、相変化材料ライナ１７の結晶状態に依存する電圧と電流の間の関係が維持される限り、この開示の範囲内にあることに留意されたい。さらに、図５に示す測定値は説明のために示したものにすぎず、したがって本発明はそれらに限定されるべきでないことに留意されたい。
図５を参照すると、ひし形のデータ点３０でプロットされたデータは、ゲート２２とＳＯＩ基板１６のベース２０との間に結晶相の材料ライナ１７を有するメモリ装置の電流測定値を表す。ゲート２２とベース２０の間に結晶相のライナ１７を有するメモリ装置のコレクタから取り出された電流測定値は、メモリ装置がバイポーラ接合トランジスタと同様に動作することを示す。円形データ点３１によってプロットされたデータは、ゲート２２とＳＯＩ層１６のベース２０との間に非晶質相の材料ライナ１７を有するメモリ装置の電流測定値を表す。ゲート２２とベース２０の間に非晶質相のライナ１７を有するメモリ装置のコレクタから取り出された電流測定値は、メモリ装置がＭＯＳＦＥＴなどの蓄積装置と同様に動作することを示す。
引き続き図５を参照すると、約−１．０Ｖの電圧では、円形のデータ点３１で示した、非晶質状態の相変化材料ライナ１７を有するメモリ装置と、ひし形のデータ点３０で示した、結晶状態の相変化材料ライナ１７を有するメモリ装置とは、どちらも１０−９ｍＡ／μｍ以下のＩｃｏｌｌｅｃｔｏｒ測定値を有する。この電流では、どちらのメモリ装置も「オフ」状態にあると読める。＋１．０Ｖの電圧では、円形のデータ点３１で示した、非晶質状態の相変化材料ライナ１７を有するメモリ装置と、ひし形のデータ点３０で示した、結晶状態の相変化材料ライナ１７を有するメモリ装置とは、どちらも１．０ｍＡ／μｍ程度のＩｃｏｌｌｅｃｔｏｒ測定値を有する。この電流では、どちらのメモリ装置も「オン」状態にあると読める。
０．０Ｖの電圧では、非晶質の相変化材料ライナ１７を有するメモリ装置と、結晶質の相変化材料ライナ１７を有するメモリ装置とではオン／オフ状態が異なる。０．０Ｖの電圧では、非晶質の相変化材料ライナ１７を有するメモリ装置のＩｃｏｌｌｅｃｔｏｒ測定値３１は約１０-４ｍＡ／μｍ程度であり、「オン」状態にあると読めるようにメモリ装置を設定できる。０．０Ｖの電圧では、結晶質の相変化材料ライナ１７を有するメモリ装置のＩｃｏｌｌｅｃｔｏｒ測定値３０は、約１０-８ｍＡ／μｍ程度であり、「オフ」状態にあると読めるようにメモリ装置を設定できる。
引き続き図５を参照すると、結晶状態の相変化材料ライナ１７が組み込まれたメモリ装置によってバイポーラ接合トランジスタと同様の電気特性を有する装置がもたらされる。この装置の電圧が、ＭＯＳＦＥＴと同様の電気特性を有する非晶質の相変化材料ライナ１７が組み込まれた同様のメモリ装置と比べて低い場合には、この装置は「オフ状態」のままである。非晶質の相変化材料ライナ１７のメモリ装置では、その電圧が、結晶質の相変化材料ライナ１７を有するメモリ装置の電圧よりも低い場合には、一部にはゲート２２と下層のＳＯＩ層１６との間の仕事関数の差が原因で「オン状態」となる。この状態の相変化材料ライナ１７は、ＭＯＳＦＥＴのゲート誘電体と同様に機能する。
好ましい一実施形態では、ｐ＋ポリシリコンまたはタングステンのゲート２２が、ｐ型シリコンのベース２０上に位置する非晶質の相変化材料ライナ１７上に配置された場合、メモリ装置は通常「オン」となり、電圧がゲート２２に印加されていないときにも、ゲート２２とベース２０との仕事関数の差によってメモリ装置は導通することになる。しかし、相変化材料１７が結晶状態では、ゲート２２は、非常に低抵抗／高伝導性の抵抗器を介して、直接ベースと電気的に接触する。したがって、ベース２０とゲート２２との間の仕事関数の差に関係なく、ベースをうまく制御できるようになる。
図５に示した装置の電気特性と同様の電気特性を有する相変化材料のメモリ装置１５を使用して以下の動作を行うことができる。以下の動作は、単に本発明の一実施形態を示しているにすぎず、本発明はそれに限定されるべきでないことに留意されたい。以下の動作は、単に説明のためにのみ示すものである。
メモリ装置が「０」を書き込むリセット動作は、ベース・コンタクト２５に１．５ボルト程度、コレクタ・コンタクト２７に２．５ボルト程度、エミッタ・コンタクト２６に０．０ボルトの電圧を、約２０ナノ秒間印加することによって実施できる。リセット動作中、相変化材料ライナ１７は、約６５０℃程度の高温まで間接的に加熱され、非晶質の結晶構造を得るために急冷される。
メモリ装置が「１」を書き込むセット動作は、ベース・コンタクト２５に１．０ボルト程度、コレクタ・コンタクト２７に２．５ボルト程度、エミッタ・コンタクト２６に０．０ボルトの電圧を印加することによって実施することができる。セット動作中、相変化材料ライナ１７は、約３００℃〜約４００℃の範囲の温度まで、相変化材料ライナ１７の温度をゆっくりと上昇させて間接的に加熱され、それによって結晶構造が作られる。
読み出し動作は、ベース・コンタクト２５に０．０ボルト、コレクタ・コンタクト２７に０．５ボルト、エミッタ・コンタクト２６に０．０ボルトを印加することによって実施することができる。相変化材料ライナ１７の結晶構造は、読み出し動作による影響を受けない。
次に、図１に示したメモリ装置をメモリー・ロジック・アレイへ集積する方法を、図６〜図１５において説明する。好ましい一実施形態では、ロジック領域３５は少なくとも１つのＮＭＯＳＦＥＴを含むことができ、メモリ領域４０は少なくとも１つのハイブリッド型ＮＭＯＳＦＥＴ／ＰＮＰバイポーラ・トランジスタを含む。ロジック領域３５は、さらにＰＭＯＳＦＥＴ装置を含むことができる。あるいは、ロジック領域３５は少なくとも１つのＰＭＯＳＦＥＴを含むことができ、メモリ領域４０は少なくとも１つのハイブリッド型ＰＭＯＳＦＥＴ／ＮＰＮバイポーラ・トランジスタを含む。
まず図６を参照すると、一方向４Ｆ、すなわちｘ方向に約４．０のフィーチャー・サイズを有し、第２の方向３Ｆ、すなわちｙ方向に約３．０のフィーチャー・サイズを有するメモリ・アレイのレイアウトが示されている（トップ・ダウン図）。各メモリ・アレイ領域は、分離領域によって隣接するメモリ・アレイ領域から隔てられる。アクティブなＳＯＩ領域（Ｒｘ）８５は、アクティブなＳＯＩ領域（Ｒｘ）の外側の領域、すなわち浅いトレンチ分離領域９０によって互いに隔てられる。基板上のゲート領域（ＰＣ）は、参照番号８６で示されている。コレクタおよびベース・コンタクト（ＣＡ）領域は、正方形の領域８７で示されている。エミッタ／ソースは各列の全てのメモリ・セルに共通であり、金属層（Ｍ１）８８によって電気的に接続される。
次に図７を参照すると、図示された初期構造は、ロジック領域３５およびメモリ領域４０を有し、それらは、埋め込み絶縁層１８上にＳＯＩ層１６を有するシリコン・オン・インシュレータ基板２８上に形成されている。ロジック領域３５は少なくとも１つのゲート領域３６を含み、メモリ領域４０は複数の犠牲ゲート領域３７を含む。
シリコン・オン・インシュレータ基板２８は、当業者には周知の技法を使用して製造される。例えば、シリコン・オン・インシュレータ基板２８は、熱接着プロセスまたは層転写によって形成することができる。また、シリコン・オン・インシュレータ構造は、当技術分野では酸素注入分離技術（ＳＩＭＯＸ）と呼ばれる酸素注入プロセスによって形成することができる。
ＳＯＩ層１６は、厚さ約２０ｎｍ〜約７０ｎｍの範囲のＳｉ含有層にすることができる。本明細書で使用する「Ｓｉ含有層」という用語は、シリコンを含む任意の半導体材料を意味する。本発明で使用できる様々なＳｉ半導体材料の例には、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、およびその他の同様なＳｉ含有材料が含まれるが、それだけには限らない。上記の半導体材料の組合せも、シリコン・オン・インシュレータ基板２８のＳｉ含有層として使用することができる。埋め込み絶縁層１８は一般に、厚さ約１５０ｎｍ〜約２００ｎｍの範囲の埋め込み酸化物領域である。埋め込み絶縁層１８の下にあるバルクＳｉ層２９の厚さは、本発明にとって重要ではない。
次いでロジック部３５内およびメモリ・アレイ４０内のゲート領域３６、３７を、ＳＯＩ層１６上に形成する。ゲート領域３６、３７は、従来のフォトリソグラフィおよびエッチングを使用して形成する。ゲート領域３６、３７は、ゲート誘電体３９、４１の上に、少なくとも１つのゲート電極３８、４２を含む。まずゲート誘電体材料３９、４１を形成し、続いてゲート電極材料３８、４２を形成する。次いでゲート領域３６、３７を、フォトリソグラフィおよびエッチングによってパターン付けする。ゲート電極３８、４２はポリシリコンであることが好ましい。ゲート電極３８、４２は、金属元素、金属合金、または金属シリサイドを含むがそれだけには限らない他の導体によって構成することもできる。
ゲート誘電体３９、４１は、ＳｉＯ２またはＳｉ３Ｎ４などの従来の誘電体材料、あるいはＴａ、Ｚｒ、Ａｌの酸化物またはそれらの組合せなどの高誘電率誘電体にすることができる。一般的に、ゲート誘電体３９、４１の材料は、厚さ約１ｎｍ〜約１０ｎｍである。ゲート誘電体３９、４１は、厚さ約１ｎｍ〜約２．５ｎｍのＳｉＯ２を含むことが好ましい。
ゲート領域３６、３７の形成後、１組の第１のスペーサ４３をゲート領域３６、３７に当接させて形成する。第１のスペーサ４３は、当技術分野では周知の、従来の付着およびエッチングの技法を使用して形成する。第１のスペーサ４３の材料には、窒化物、酸化物、酸窒化物、またはそれらの組合せなどの誘電体を含めることができる。第１のスペーサ４３は、厚さを約６ｎｍ〜約１２ｎｍの範囲とすることができる。第１のスペーサ４３は酸化物材料であることが好ましい。
次の処理ステップでは、従来のフォトレジスト塗布およびパターン付けを使用して、メモリ・ブロック・マスク４４を装置のメモリ領域４０上に配置する。より具体的には、構造物全体の上にフォトレジストの層を付着させる。次いでフォトレジスト層を選択的にパターン付けし、現像してブロック・マスク４４を形成し、それによって基板のメモリ領域４０を保護しつつロジック領域３５を露出させる。
次いで、露出したロジック領域３５を処理してエクステンション領域４５を形成する。この間、ブロック・マスク４４の下のメモリ領域は保護される。エクステンション領域４５は、従来のイオン注入法を使用して形成する。ロジック領域３５は、少なくとも１つのＮＭＯＳＦＥＴ（ｎ型チャネルのＭＯＳＦＥＴ）を形成するように処理することが好ましく、装置のエクステンション領域４５にはｐ型注入物が注入される。一般に、ｐ型のエクステンション領域４５はIII族の元素を使って作製される。ｐ型注入物の場合、不純物種は、一般にホウ素またはＢＦ２である。ドーズ量５×１０１３原子／ｃｍ２〜約３×１０１６原子／ｃｍ２のホウ素またはＢＦ２をｐ型領域に注入することができ、ホウ素の場合には約０．２ｋｅＶ〜約３．０ｋｅＶのエネルギーを、ＢＦ２の場合には約１．０ｋｅＶ〜約１５．０ｋｅＶのエネルギーを用いる。
あるいは、装置のロジック領域３５は、少なくとも１つのＰＭＯＳＦＥＴ（ｐ型チャネルのＭＯＳＦＥＴ）を含むことができ、ＰＭＯＳＦＥＴのエクステンション領域にはｎ型注入物が注入される。一般に、ｎ型注入物はＶ族の元素であり、ヒ素であることが好ましい。ｎ型領域には、約０．２５ｋｅＶ〜５．０ｋｅＶのエネルギーを使用して約３×１０１３原子／ｃｍ２〜約３×１０１６原子／ｃｍ２のドーズ量のヒ素を注入することができる。
本発明の別の実施形態では、装置のロジック領域３５は、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴを両方含むことができる。ここでは、装置のエクステンション領域４５はソース／ドレイン注入ブロック・マスク（図示せず）を使用して選択的に処理し、装置のメモリ領域４０はメモリ領域ブロック・マスク４４によって保護する。
図８を参照すると、エクステンション領域４５の形成に続き、化学的除去手段を使用してメモリ・ブロック・マスク４４を除去する。次の処理ステップでは、基板のロジック領域３５内およびメモリ領域４０内の第１組のスペーサ４３に当接させて第２組のスペーサ４７を形成する。
次いで従来の注入処理ステップを使って、装置のロジック領域３５およびメモリ領域４０の両領域内にソースおよびドレイン領域４６を注入する。このステップでは、ソース／ドレイン・ブロック・マスク（図示せず）を使って、ｎ型領域およびｐ型領域を選択的に処理する。メモリ領域４０内のメモリ装置のソースおよびドレイン領域４６と、ロジック領域３５内のＮＭＯＳＦＥＴに、ｐ型不純物を同時に注入することが好ましい。メモリ領域４０内に形成されるソースおよびドレイン領域４６は、エミッタおよびコレクタと呼ぶこともできる。
ｐ型領域への典型的な注入物は、ホウ素またはＢＦ２とすることができる。ｐ型ソース／ドレイン領域４６には、約１．０ｋｅＶ〜約８．０ｋｅＶのエネルギーを使用して、約１×１０１５原子／ｃｍ２〜約７×１０１５原子／ｃｍ２のドーズ量のホウ素を注入することができる。ｐ型ソース／ドレイン領域４６には、約５．０ｋｅＶ〜約４０．０ｋｅＶの注入エネルギーを使用して、約１×１０１５原子／ｃｍ２〜約７×１０１５原子／ｃｍ２のドーズ量のＢＦ２を注入することもできる。
ｎ型ソース／ドレイン領域４６への注入物は、リンまたはヒ素とすることができる。ｎ型ソース／ドレイン領域４６には、約３．０ｋｅＶ〜約１５．０ｋｅＶのエネルギーを使用して、約１×１０１５原子／ｃｍ２〜約７×１０１５原子／ｃｍ２のドーズ量のリンを注入することができる。ｎ型ソース／ドレイン領域４６には、約６．０ｋｅＶ〜３０．０ｋｅＶのエネルギーを使用して、約１×１０１５原子／ｃｍ２〜約７×１０１５原子／ｃｍ２のドーズ量のヒ素を注入することもできる。
引き続き図８を参照すると、次にソース／ドレイン・エクステンション領域４５上、ソース／ドレイン領域４６上、およびゲート領域３６、３７上にシリサイド領域４８を形成する。シリサイド領域を形成するには、一般に、シリコン含有表層の露出表面上にＮｉ、Ｃｏ、Ｗ、Ｐｔ、またはＴｉなどのシリサイド金属（およびそれらの合金）を付着させる必要がある。金属を付着させる前に、シリサイド領域４８を形成する表面から残留酸化物およびその他の汚染物質を除去するために、ウエット洗浄プロセスを使って前洗浄を行うことができる。金属の付着に続き、急速熱アニールなどの従来の方法を使用するアニール・ステップをこの構造物に対して実施するが、それだけには限らない。熱アニール中、付着した金属は、Ｓｉと反応して金属シリサイドを形成する。
図９では、誘電体層４９、すなわちＳｉＯ２は、テトラエチル・オルトシリケート（ＴＥＯＳ）前駆体から付着したものである。誘電体層４９は、プラズマＴＥＯＳ（plasma enhanced TEOS）またはプラズマＣＶＤ（plasma enhanced CVD）を使って約６００℃未満の温度、好ましくは約４００℃で付着させることが好ましい。次いで、化学機械研磨（ＣＭＰ）などの従来の平坦化技術を使って、ロジック領域３５内およびメモリ領域４０内のゲート領域３６、３７の上にあるシリサイドの接触部４８の上面が露出するまで、誘電体層４９を平坦化する。
図１０を参照すると、次に、ロジック領域３５およびメモリ領域４０を含む構造物全体の上に、誘電体膜５１を付着させる。誘電体膜５１は、窒化物材料または酸窒化物材料とすることができる。好ましい一実施形態では、窒化物層５１は、Ｓｉ３Ｎ４を含み、厚さ約１０ｎｍ程度である。次いでロジック領域ブロック・マスク５２をロジック領域３５上に形成する。一方、メモリ領域４０は露出している。次いで、誘電体膜５１をメモリ領域４０からエッチング除去する。このとき、ロジック領域ブロック・マスク５２の下にある誘電体膜５１の部分は保護される。誘電体膜５１を、低エネルギーの等方性エッチングを使ってエッチングする。エッチング用化学薬品は、下にある誘電体層４９に対して選択的であり、ＣＦ３またはＣＦ４あるいはその両方を含むことが好ましい。
次に図１１を参照すると、誘電体膜５１のエッチングに続き、化学的除去手段を使ってロジック領域ブロック・マスク５２を除去する。次の処理ステップでは、メモリ・アレイ領域４０のゲート領域３７上の露出したシリサイド領域４８を、反応性イオン・エッチングなどの従来のエッチング・プロセスによって除去する。このとき、ロジック領域３５は、誘電体膜５１の残りの部分によって保護される。シリサイド・エッチング用の化学薬品は、誘電体層４９のＴＥＯＳ酸化物および誘電体膜５１の窒化シリコン（Ｓｉ３Ｎ４）に対して選択的にシリサイドを除去することが好ましい。シリサイド・エッチング用の化学薬品は、ＨＦなどのフッ素含有種を含むことが最も好ましい。
シリサイドのエッチングに続いて、反応性イオン・エッチングなどの従来のエッチング・プロセスを使って、メモリ領域４０から犠牲ゲート領域３７を除去する。犠牲ゲートのエッチングは、誘電体層４９のＴＥＯＳ酸化物および誘電体膜５１の窒化シリコン（Ｓｉ３Ｎ４）をエッチングすることなしに、ポリシリコンの犠牲ゲート領域３７を選択的に除去することが好ましい。犠牲ゲートのエッチングは、水酸化カリウム（ＫＯＨ）のエッチング用化学薬品を含むことが最も好ましく、その場合、エッチング・プロセスはゲート誘電体４１上で終了する。
次いで、下にあるＳＯＩ層１６を実質的にエッチングしない選択的なエッチング・プロセスを使って、装置のメモリ領域４０内のゲート領域３７からゲート誘電体４１を除去する。ゲート誘電体のエッチングは、誘電体層４９のＴＥＯＳ酸化物および誘電体膜５１の窒化シリコン（Ｓｉ３Ｎ４）をエッチングすることなく、ゲート誘電体４１の二酸化シリコン（ＳｉＯ２）を選択的に除去することが好ましい。
一実施形態では、ゲート誘電体の酸化物は、比較的低圧（６ミリトール以下）のＨＦおよびＮＨ３の蒸気中で実施する化学的酸化物除去（ＣＯＲ）プロセスによって除去することができ、下にあるＳＯＩ層１６に損傷を与えることなく、酸化物ゲート誘電体の一部分を除去する。あるいは、反応性イオン・エッチングおよび高密度プラズマ・エッチングを含めたドライ・エッチング・プロセスを使ってゲート誘電体４１を除去することもできるが、それだけには限らない。下にあるＳＯＩ層１６に損傷を与えずにゲート誘電体４１が確実に除去されるように、終点検出方法を使って、エッチング・プロセスを時間調節またはモニタすることができる。次いで、ゲート誘電体４９の除去によって露出したＳＯＩ層１６の部分を、ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２ＯまたはＨＣｌ／Ｈ２Ｏ２／Ｈ２Ｏの化学薬品の混合物を使用してウエット洗浄する。
図１２に示すように、次いで相変化材料ライナ１７を、ロジック領域３５およびメモリ領域４０上に付着させる。相変化材料ライナ１７は、スパッタ法および化学気相成長法（ＣＶＤ）を含むが、それだけには限らない低温付着プロセスを使って、６００℃未満の温度で付着させることができる。相変化材料ライナ１７は、カルコゲナイド合金を含むことができる。カルコゲナイド合金には、硫黄（Ｓ）、セレニウム（Ｓｅ）、およびテルル（Ｔｅ）を含むが、それだけには限らない元素周期表のＶＩ族の元素を含む合金が含まれる。相変化材料ライナ１７は、ゲルマニウム（Ｇｅ）およびアンチモン（Ｓｂ）を含むこともできる。一実施形態では、相変化材料１７は、ＧｅｘＳｂｙＴｅｚ、最も好ましくはＧｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を含む。さらに、相変化材料ライナ１７は、厚さ約１０ｎｍ〜約３０ｎｍの範囲とすることができ、２０ｎｍであることが好ましい。
引き続き図１２を参照すると、次に低温形成法を使って、相変化材料ライナ１７上にポリシリコン層５５を付着させる。低温形成法には、６００℃未満の温度でポリシリコン層５５を形成するプラズマ化学気相成長法を含むが、それだけには限らない任意の方法が含まれる。付着されるポリシリコン層５５の厚さは、約４５０ｎｍ〜約６５０ｎｍの範囲にすることができ、ゲート長Ｌ１が９０ｎｍにつき約５０ｎｍとなることが好ましい。
次いでポリシリコン層５５にドーピングを行い、ゲート導体２２に適した導電材料にする。イオン注入によってドーパントを導入することができ、またドープ済みのポリシリコン層５５をその場でドープすることもできる。好ましいハイブリッド型ＮＭＯＳＦＥＴ／ＰＮＰバイポーラ・トランジスタを形成する場合には、ｐ型のポリシリコン層５５を製作するために、III族の元素、すなわちホウ素をポリシリコン層５５に注入する。ホウ素の典型的な注入ドーズ量は、約４．０ｋｅＶ〜約１０．０ｋｅＶの注入エネルギーで、約１×１０１５原子／ｃｍ２〜約５×１０１５原子／ｃｍ２の範囲である。
一方、ハイブリッド型ＰＭＯＳＦＥＴ／ＮＰＮバイポーラ・トランジスタを形成する場合には、ｎ型ポリシリコン層５５を形成するために、Ｖ族の元素、すなわちヒ素またはリンをポリシリコン層５５に注入する。ポリシリコン層５５へのヒ素の典型的な注入ドーズ量は、約１０．０ｋｅＶ〜約３０．０ｋｅＶの範囲の注入エネルギーで、約１×１０１５原子／ｃｍ２〜約５×１０１５原子／ｃｍ２の範囲である。リンの典型的な注入ドーズ量は、約５．０ｋｅＶ〜約２０．０ｋｅＶの範囲の注入エネルギーで、約１×１０１５原子／ｃｍ２〜約５×１０１５原子／ｃｍ２の範囲である。
次いで、化学機械研磨（ＣＭＰ）など従来の方法により、図１２に示す構造物の上面を平坦化して、ロジック領域から相変化材料ライナ１７およびポリシリコン層５５を除去し、誘電体層５１上で止める。
図１３を参照すると、次にメモリ領域４０上に金属シリサイド６１の層を形成する。まず、低温付着金属層を、ロジック領域３５およびメモリ領域４０上に付着させる。低温付着金属には、約６００℃未満の温度で付着させることができる、Ｎｉなどの金属が含まれる。低温付着金属層は、スパッタ付着法によって付着させることが好ましい。次いで、低温付着金属層を金属シリサイド層６１に転換させるために、低温付着金属層をアニールすることができる。アニール中、付着した金属は、Ｓｉと反応して金属シリサイドを形成する。
任意選択で、金属シリサイド６１の層および誘電体膜５１の残りの部分を、従来の平坦化技術またはエッチング・プロセスによって、ロジック領域３５から除去することができる。図１４に示すように、このプロセスは誘電体層４９上で終了する。一実施形態では、誘電体膜５１が残る。
図１５を参照すると、次の処理ステップでは、基板全体に上部誘電体層６２を付着させ、平坦化する。上部誘電体層６２は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯｘＮｙ、ＳｉＣ、ＳｉＣＯ、ＳｉＣＯＨ、ＳｉＣＨ化合物などのシリコン含有材料；前述のシリコン含有材料のＳｉの一部または全部をＧｅで置き換えた材料；炭素ドープ酸化物；無機酸化物；無機ポリマー；ハイブリッド・ポリマー；ポリアミドやＳｉＬＫ（ＴＭ）などの有機ポリマー；その他のカーボン含有材料；スピンオン・ガラス（spin-on glass）やシルセスキオキサン（silsesquioxane）をベースとする材料などの有機無機材料；およびダイヤモンド状炭素（ＤＬＣ、別名非晶質水酸化炭素、α−Ｃ：Ｈ）からなる群から選択することができる。上部誘電体６２の追加の選択肢には、前記の材料で多孔質の形のものや、処理中に多孔質もしくは浸透性またはその両方に変化する、あるいは多孔質もしくは浸透性またはその両方から非多孔質もしくは非浸透性またはその両方に変化する形のものが含まれる。
上部誘電体６２は、当業者には周知の、溶液スピン法、溶液噴霧法、化学気相成長法（ＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、スパッタ付着法、反応性スパッタ付着法、イオン・ビーム付着法、および蒸着法を含むが、それだけには限らない様々な方法によって形成することができる。
次いで、基板の様々なソース／ドレイン領域およびゲート導体領域にバイア・ホール６３を形成するために、上部誘電体６２をパターン付けし、エッチングする。バイア６３の形成に続いて、スパッタ法やめっきなどの従来の方法を使ってバイア・ホール６３内に伝導性金属を付着させることによって、相互接続部６４を形成する。伝導性金属には、タングステン、銅、アルミニウム、銀、金、およびそれらの合金などが含まれ得るが、それだけには限らない。
本発明の好ましい実施形態に関して本発明を詳細に示し説明してきたが、本発明の趣旨および範囲から逸脱することなく、形状および細部に上記その他の変更を行えることは、当業者には明らかであろう。したがって本発明は、ここで説明し図示した厳密な形状および細部に限定されず、添付の特許請求の範囲に含まれることが意図されている。
１０ 等価回路
１５ 相変化メモリ装置
１６ シリコン含有上部層（ＳＯＩ層）
１７ 相変化材料ライナ
１８ 絶縁層
１９ エミッタ、ソース
２０ ベース、チャネル
２１ コレクタ、ドレイン
２２ ゲート
２３ スペーサ
２４ 可変抵抗器
２５ ベース・コンタクト
２６ エミッタ・コンタクト
２７ コレクタ・コンタクト
２８ シリコン・オン・インシュレータ基板
２９ バルク・シリコン含有下部層
３０ データ点
３１ データ点
３５ ロジック領域
３６ ゲート領域
３７ 犠牲ゲート領域
３８ ゲート電極
３９ ゲート誘電体
４０ メモリ領域
４１ ゲート誘電体
４２ ゲート電極
４３ 第１のスペーサ
４４ メモリ・ブロック・マスク
４５ ソース／ドレイン・エクステンション領域
４６ ソース／ドレイン領域
４７ 第２のスペーサ
４８ シリサイド領域
４９ 誘電体層
５１ 誘電体膜
５２ ロジック領域ブロック・マスク
５５ ポリシリコン層
６１ 金属シリサイド
６２ 上部誘電体層
６３ バイア・ホール
６４ 相互接続部
８５ ＳＯＩ域（Ｒｘ）
８６ ゲート領域（ＰＣ）
８７ コレクタおよびベース・コンタクト（ＣＡ）領域
８８ 金属層（Ｍ１）
９０ トレンチ分離領域
１５ 相変化メモリ装置
１６ シリコン含有上部層（ＳＯＩ層）
１７ 相変化材料ライナ
１８ 絶縁層
１９ エミッタ、ソース
２０ ベース、チャネル
２１ コレクタ、ドレイン
２２ ゲート
２３ スペーサ
２４ 可変抵抗器
２５ ベース・コンタクト
２６ エミッタ・コンタクト
２７ コレクタ・コンタクト
２８ シリコン・オン・インシュレータ基板
２９ バルク・シリコン含有下部層
３０ データ点
３１ データ点
３５ ロジック領域
３６ ゲート領域
３７ 犠牲ゲート領域
３８ ゲート電極
３９ ゲート誘電体
４０ メモリ領域
４１ ゲート誘電体
４２ ゲート電極
４３ 第１のスペーサ
４４ メモリ・ブロック・マスク
４５ ソース／ドレイン・エクステンション領域
４６ ソース／ドレイン領域
４７ 第２のスペーサ
４８ シリサイド領域
４９ 誘電体層
５１ 誘電体膜
５２ ロジック領域ブロック・マスク
５５ ポリシリコン層
６１ 金属シリサイド
６２ 上部誘電体層
６３ バイア・ホール
６４ 相互接続部
８５ ＳＯＩ域（Ｒｘ）
８６ ゲート領域（ＰＣ）
８７ コレクタおよびベース・コンタクト（ＣＡ）領域
８８ 金属層（Ｍ１）
９０ トレンチ分離領域
Claims (4)
- 第１のドープ領域とその両側に位置する１組の第２のドープ領域とを含む基板と、
前記第１のドープ領域上に配置された相変化材料と、
前記相変化材料上に配置された導体とを含む半導体構造であって、前記相変化材料が第１の相のときには前記半導体構造がバイポーラ接合トランジスタとして動作し、前記相変化材料が第２の相のときには前記半導体構造が電界効果トランジスタとして動作する、半導体構造。 - 前記相変化材料が、カルコゲナイド合金を含む、請求項１に記載の半導体構造。
- 前記第１の相が結晶固相を含み、前記第２の相が非晶質固相を含む、請求項１に記載の半導体構造。
- 前記相変化材料が、前記基板から放射される熱によって前記第１の相または前記第２の相に相変化される、請求項１に記載の半導体構造。
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