JP4333392B2 - 昇圧回路 - Google Patents

Description

本発明は、入力電源電圧が正常時には該入力電源電圧にほぼ等しい電圧を出力し、入力電源電圧が正常値を外れて低下した場合には、低下した入力電源電圧を昇圧して正常範囲に入る準安定化した直流電圧を出力する昇圧回路に関する。

近年の車両には数多くの電子回路が搭載されている。それら電子回路の多くは集積回路を用いて構成されており、集積回路はその安定した動作のために高精度に制御された直流電源電圧を必要とする。車両の場合、この直流電源電圧はバッテリーを電源とし、その電圧を直流安定化電源装置でもって安定化して供給している。
直流安定化電源装置が高精度に制御された一定の電圧を出力するためには、供給される電源電圧が所定の値以上であることが要求される。ところが、車両に搭載されたバッテリーの電圧は変動が激しい。例えば、セルモータを回転させた場合などには大電流がバッテリーから供給されるため、その電圧は一時的に大きく低下することがある。バッテリーの電圧が大幅に低下すると、直流安定化電源装置に供給される電源電圧が最低許容値を下回って出力電圧は定格値を維持できなくなる。すると、負荷として接続された電子回路が誤動作を起こす。

このような不具合を防止するために多くの車両には、バッテリーの電圧が大幅に低下した場合には、その電圧を直流安定化電源装置の最低許容電源電圧を上回る電圧まで昇圧して供給する昇圧回路が、バッテリーと直流安定化電源装置との間に設けられている。
図５は、このような目的に使用される従来の昇圧回路の構成例である。図５に示す昇圧回路１は、バッテリーから供給される入力電源電圧Ｖbaを電源とし、直流安定化電源装置が必要とする最低許容電源電圧以上の出力電圧Ｖppを出力する回路である。入力電源電圧Ｖbaは接地電位ＧＮＤを基準として入力端子Ｎ１に与えられ、出力電圧Ｖppは接地電位ＧＮＤを基準として出力端子Ｎ２より取り出される。

昇圧回路１は、入力端子Ｎ１と出力端子Ｎ２との間にアノードを入力端子Ｎ１側にして接続した第１のダイオードＤ１と、このダイオードＤ１に並列に接続された昇圧型のＤＣ／ＤＣ変換器２と、出力電圧Ｖppを分圧する分圧回路３と、非反転増幅器４と、ローパスフィルタ５とにより構成される。
入力電源電圧Ｖbaが十分に高い場合にはＤＣ／ＤＣ変換器２は停止状態となり、入力電源電圧ＶbaよりもダイオードＤ１の順方向電圧だけ低い電圧が出力電圧Ｖppとして出力される。入力電源電圧Ｖbaが一定値以下に低下するとＤＣ／ＤＣ変換器２が入力電源電圧Ｖbaの昇圧を開始し、昇圧した電圧が出力電圧Ｖppとして出力されるようになる。

昇圧動作を説明する前に各構成回路の回路構成と動作について説明する。分圧回路３は、抵抗Ｒ１、Ｒ２の直列回路で構成され出力電圧Ｖppを分圧する。分圧された電圧は帰還電圧Ｖ１として非反転増幅器４に入力される。非反転増幅器４は、演算増幅器ＯＰ１、抵抗Ｒ３、Ｒ４、Ｒ５で構成される。抵抗Ｒ３の入力側には一定電圧Ｖccが印加されている。非反転増幅器４の出力電圧Ｖ２は、その電圧が非飽和領域にある時は次の式で計算される。

Ｖ２＝（１／Ｒ３＋１／Ｒ４＋１／Ｒ５）・Ｒ５・Ｒ２／（Ｒ１＋Ｒ２）・Ｖpp
−（Ｒ５／Ｒ３）・Ｖcc （１）式
演算増幅器ＯＰ１は、正の電源電位＋Ｖｐと接地電位ＧＮＤとの間で動作する。その出力の低レベル側の飽和電圧は接地電位ＧＮＤにほぼ等しく、高レベル側飽和電圧は電源電位＋Ｖｐに近い値である。

非反転増幅器４の出力電圧Ｖ２は、抵抗Ｒ６、第２のコンデンサＣ２で構成されるローパスフィルタ５を通る間に高周波成分が除去されて電圧Ｖ３となり、ＤＣ／ＤＣ変換器２に入力される。
ＤＣ／ＤＣ変換器２は、スイッチング素子としてのＮＭＯＳトランジスタＱ１、リアクトルＬ１、第２のダイオードＤ２、第１のコンデンサＣ１、ＰＷＭ変換回路（６）により構成される。トランジスタＱ１のソースは接地電位ＧＮＤに接続され、ドレインはリアクトルＬ１を介して入力端子Ｎ１に接続される。ダイオードＤ２はカソードを出力端子Ｎ２側にして出力端子Ｎ２とトランジスタＱ２のドレインとの間に接続され、コンデンサＣ１は出力端子Ｎ２と接地電位ＧＮＤとの間に接続される。

ＰＷＭ変換回路（６）はコンパレータＣＰ１と三角波生成回路６とにより構成される。三角波生成回路６は５０ｋＨｚ〜２００ｋＨｚの三角波電圧を生成して、その電圧はコンパレータＣＰ１の非反転入力端子に入力される。コンパレータＣＰ１の反転入力端子には電圧Ｖ３が入力される。コンパレータＣＰ１はその三角波電圧と入力電源電圧Ｖ３とを比較する。そして、電圧Ｖ３の値が三角波のピーク電圧（所定値電圧Ｖｓ）より低くなった場合に、ピーク電圧Ｖｓと電圧Ｖ３との差（Ｖｓ−Ｖ３）に比例するパルス幅にＰＷＭ変調したパルス電圧Ｖ４を出力する。

パルス電圧Ｖ４はトランジスタＱ１のゲートに加えられ、そのパルス幅の期間だけトランジスタＱ１は導通する。トランジスタＱ１が導通すると入力端子Ｎ１からリアクトルＬ１、トランジスタＱ１を通って接地電位ＧＮＤに電流が流れ、リアクトルＬ１に電磁エネルギーが蓄積される。
パルス電圧Ｖ４のパルスＯＦＦ期間に入るとトランジスタＱ１は非導通となる。すると、リアクトルＬ１に蓄積されていた電磁エネルギーがダイオードＤ２を通ってコンデンサＣ１に放出される。コンデンサＣ１には、正の電荷が注入されその充電電圧が上昇する。このようにして、トランジスタＱ１がＯＮ／ＯＦＦ動作を１回繰り繰り返す毎に正電荷がコンデンサＣ１に注入され、出力電圧Ｖppは上昇する。この正電荷の注入動作は入力電源電圧Ｖbaが出力電圧Ｖppより低くても行なわれるので、出力電圧Ｖppには入力電源電圧Ｖbaより高い昇圧された電圧を生成させることができる。

次に、このような構成の下で入力電源電圧Ｖbaが低下した場合における昇圧回路１の一連の動作を、図６に示した波形図を参照して説明する。入力電源電圧Ｖbaが高い間においては、出力電圧Ｖppは入力電源電圧ＶbaよりダイオードＤ１の順方向電圧だけ低い電圧となる。この間、非反転増幅器４の出力電圧Ｖ２は高レベル側に飽和している。入力電源電圧Ｖbaが低下を始めると出力電圧Ｖppも低下を開始する（図６の（１）、（２）参照）。

出力電圧Ｖppが時刻ｔ１において図６の（２）に示した電圧Ｖhiよりも低くなると非反転増幅器４は飽和から抜け出し、その出力電圧Ｖ２は図６の（３）に示すように低下を開始する。前記（１）式の右辺の第１項で表わされる出力電圧Ｖppと電圧Ｖ２間の増幅率は高いので、電圧Ｖ２は出力電圧Ｖppの勾配よりも急勾配で低下する。そして、出力電圧Ｖppの値が図６の（２）に示した電圧Ｖloに低下した時点で低レベル側の飽和電圧（殆ど０Ｖ）に達する。

電圧Ｖ２はローパスフィルタ５を通過して電圧Ｖ３となるが、ローパスフィルタ５の抵抗Ｒ６とコンデンサＣ２によるＲＣ時定数のために電圧Ｖ３は電圧Ｖ２よりも緩やかな勾配で低下する（図６の（４）参照）。
電圧Ｖ３が低下しても、その値が三角波生成回路６から出力される三角波電圧のピーク電圧Ｖｓ以上である間は、コンパレータＣＰ１の出力は低レベルのままでありトランジスタＱ１は非導通のままである。その間は昇圧動作が行なわれないため出力電圧Ｖppは引き続き低下を続ける。

時刻ｔ２において電圧Ｖ３の値が三角波電圧のピーク電圧Ｖｓより低くなると、コンパレータＣＰ１の出力には図６の（５）に示すようなＰＷＭ変調されたパルス電圧Ｖ４が出力され始める。電圧Ｖ４にパルスが現れると前述したようなＤＣ／ＤＣ変換器２の昇圧動作が開始され、コンデンサＣ１には三角波電圧に同期して正の電荷が注入される。パルス電圧Ｖ４のパルス幅は電圧Ｖ３の値が低下するに従って広くなり、それに従って注入される正電荷量が増して昇圧能力が強くなる。

このようにして昇圧動作が開始されると出力電圧Ｖppは、図６の（２）に示すようにＡ点を境として上昇に転ずる。出力電圧Ｖppが上昇して電圧Ｖloに達すると、非反転増幅器４の出力電圧Ｖ２が飽和を抜け出し上昇を開始する（図６の（３）参照）。電圧Ｖ２が上昇を開始するとローパスフィルタ５の出力電圧Ｖ３も緩やかな勾配で上昇を開始する（図６の（４）参照）。

電圧Ｖ３が上昇を開始するとパルス電圧Ｖ４のパルス幅は狭くなっていき昇圧能力は弱まる。そして、昇圧作用によりコンデンサＣ１に単位時間に注入される電荷量と、出力端子Ｎ２から単位時間に負荷に流出する電荷量とが等しくなった時点で電圧Ｖ３の上昇は止まり、ほぼ平衡状態となる。なお、電圧Ｖ３の上昇勾配はローパスフィルタ５の影響で電圧Ｖ２の上昇勾配より緩くなる。即ち、ローパスフィルタ５のために位相遅れが生じている。このため、電圧Ｖ２は少しオーバーシュートした後に一定値に落ち着く（図６の（３）参照）。平衡状態となった後の電圧Ｖ２の値は、出力端子Ｎ２からの流出する負荷電流が大きい時は低く、小さい時は高い値となる。

電圧Ｖ３の上昇が止まった時点では、出力電圧Ｖppの値は電圧Ｖhiと電圧Ｖloとの間の値となる（図６の（３）参照）。このような動作により入力電源電圧Ｖbaがかなりの程度低下したとしても、ＤＣ／ＤＣ変換器２の昇圧動作により出力電圧Ｖppは電圧Ｖhiと電圧Ｖloとの間の電圧に制御され大幅な低下が防止される。
出力電圧Ｖppが電圧Ｖhiと電圧Ｖloの間に制御されている間に、やがて入力電源電圧Ｖbaが回復して高い電圧が入力される。すると、ダイオードＤ１を通って電流が供給されるようになり出力電圧Ｖppも上昇する（図６の（１）、（２）参照）。出力電圧Ｖppが上昇すると電圧Ｖ２、Ｖ３も上昇してパルス電圧Ｖ４が出力されなくなり、ＤＣ／ＤＣ変換器２の昇圧動作は停止する（図６の（３）、（４）、（５）参照）。

ところで、出力電圧Ｖppが電圧Ｖhiと電圧Ｖloとの間の電圧に制御されている状態を再度考察すると、昇圧動作はコンデンサＣ１に三角波電圧と同じ周期で正電荷を注入することで行なわれているために、出力電圧Ｖppの波形は同じ周期で波打っている。その出力電圧Ｖppを分圧した帰還電圧Ｖ１、それを増幅した電圧Ｖ２も同様に波打っている。
そのように波打っている電圧Ｖ２を、仮にローパスフィルタ５を通さずに直接にコンパレータＣＰ１の反転入力端子に入力した場合には、その波（リプル）の位相（この波は途中の伝搬、増幅の過程で位相遅れを生ずる。）と三角波電圧の位相との関係によっては正帰還がかかる場合がある。即ち、出力電圧Ｖppを上昇させるべき時に低下させるような弱い昇圧動作が行なわれ、下降させるべき時に上昇させるような強い昇圧動作が行なわれる場合がある。そのような動作が行なわれると、出力電圧Ｖppは益々激しく変動して安定した出力電圧を得ることが困難となる。

このような問題を回避するために昇圧回路１では、非反転増幅器４とＤＣ／ＤＣ変換器２との間にローパスフィルタ５を挿入し、コンパレータＣＰ１の反転入力端子には電圧２からリプルを取り除いた電圧が入力されるようにしている。このリプルを除くためには、抵抗Ｒ６とコンデンサＣ２とによるＲＣ時定数をかなり大きな値とする必要がある。
このＲＣ時定数が大きいと、電圧Ｖ２の変化は時間が遅れて電圧Ｖ３に現れる。図６の（４）中の電圧Ｖ３の立ち下がり勾配が、図６の（３）の電圧Ｖ２の立ち下がり勾配よりも緩いのはこのためである。このように電圧Ｖ３の立ち下がり勾配が緩いと、電圧Ｖ２が低下を始めた時刻ｔ１から昇圧動作が開始される時刻ｔ２との間に図６の（５）に示すようなかなりの時間差td1が生ずる。この時刻ｔ１からｔ２の間は昇圧動作が行なわれていないために出力電圧Ｖppは低下を続ける。そして時刻ｔ２で昇圧動作が開始された時に出力電圧Ｖppは図６の（２）に示す最低電圧のＡ点に達する。そして、その後に上昇を開始する。

このＡ点における出力電圧Ｖppの値は時間差td1が大きくなる程、低くなる。即ち、この従来の昇圧回路１の構成は、リプルを除去しようとしてローパスフィルタ５のＲＣ時定数を大きくする程、昇圧動作の開始が遅れて出力電圧Ｖppが一時的に大きく低下するという問題を抱えている。
特開平１０−１１２９７７号公報

本発明は、このような従来技術の課題を解決するためになされたもので、その課題は、
出力電圧に比例する帰還電圧に重畳しているリプル電圧を効果的に除去すると共に、バッテリーからの入力電源電圧が低下した場合には速やかに昇圧動作が開始される昇圧回路を提供することにある。

前記課題を解決するための請求項１に記載の発明は、入力電源電圧（Ｖba）が正常時には該入力電源電圧にほぼ等しい電圧を出力し、入力電源電圧が正常値を外れて低下した場合には低下した入力電源電圧を昇圧して正常範囲に入る準安定化した直流出力電圧（Ｖpp）を出力する昇圧回路であって、
前記入力電源電圧を印加する入力端子（Ｎ１）と直流出力電圧（Ｖpp）を取り出す出力端子（Ｎ２）との間にアノードを入力端子側にして接続した第１のダイオード（Ｄ１）と、
該第１のダイオードに並列接続した昇圧型のＤＣ／ＤＣ変換器（２）と、
前記直流出力電圧を分圧する分圧回路（３）と、
該分圧回路で分圧した帰還電圧（Ｖ１）を増幅する非反転増幅器（４）と、
該非反転増幅器の出力電圧（Ｖ２）を入力とし高周波成分を除去した出力電圧（Ｖ３）を前記ＤＣ／ＤＣ変換器に出力するローパスフィルタ（５ａ）とを備えて構成し、
前記ＤＣ／ＤＣ変換器（２）は、一端を前記入力端子に接続したリアクトル（Ｌ１）と、該リアクトルの他端と前記出力端子間にアノードをリアクトル側にして接続した第２のダイオード（Ｄ２）と、該第２のダイオードのカソードと接地電位（ＧＮＤ）との間に接続した第１のコンデンサ（Ｃ１）と、該第２のダイオードのアノードと接地電位間に接続したスイッチング用のトランジスタ（Ｑ１）と、前記ローパスフィルタの出力電圧（Ｖ３）が所定値電圧（Ｖｓ）より低下した場合に該出力電圧と所定値電圧との差に比例するパルス幅で所定周波数のＰＷＭ変調されたパルス電圧（Ｖ４）を出力するＰＷＭ変換回路（６）とを備え、該パルス電圧のパルス幅期間中のみ前記トランジスタが導通するように構成し、
前記ローパスフィルタは、前記非反転増幅器の出力端子（Ｎ３）と前記ＤＣ／ＤＣ変換器の入力端子（Ｎ４）間に接続した抵抗回路網（８）と、該ＤＣ／ＤＣ変換器の入力端子と接地電位との間に接続した第２のコンデンサ（Ｃ２）とを備え、該抵抗回路網は前記入力電源電圧が正常状態の場合には前記非反転増幅器の出力端子（Ｎ３）と前記ＤＣ／ＤＣ変換器の入力端子（Ｎ４）との間の抵抗値が低くなるように回路を切り換え、前記電源電圧が正常状態を外れ且つ前記パルス電圧（Ｖ４）が出力し始めた場合には該抵抗値が高くなるように回路を切り換え、前記入力電源電圧（Ｖba）が正常状態に戻った場合には元の低い抵抗値に再び回路を切り換えるように構成したことを特徴とする昇圧回路である。

このような構成の昇圧回路によれば、昇圧動作が開始するまではローパスフィルタのＲＣ時定数が小さい値にされるために、入力電源電圧の低下が短時間でＤＣ／ＤＣ変換器に伝わり昇圧動作が短時間で開始される。従って、出力電圧の低下を少なく抑えられる効果を奏する。また、一旦、昇圧動作が開始されてから入力電源電圧が回復するまでの間は、ローパスフィルタのＲＣ時定数は高い値に切り換えられる。これによりＤＣ／ＤＣ変換器にはリプルを除去した電圧が入力されるので、ＤＣ／ＤＣ変換器は安定した昇圧動作を行なうことができ、入力電源電圧が回復するまでの間の出力電圧Ｖppが安定化する効果を奏する。

また、請求項２に記載の発明は、請求項１に記載の昇圧回路において、前記入力電源電圧（Ｖba）が正常状態であることの判定は、前記入力電源電圧が前記直流出力電圧（Ｖpp）より高いことを検出して行なうことを特徴とする。
入力電源電圧が正常で昇圧動作が行なわれていない場合には、入力電源電圧の方が直流出力電圧よりも高いので、このように判定することで入力電源電圧が正常であることを容易に判定することができる。

また、請求項３に記載の発明は、請求項１又は２に記載の昇圧回路において、前記抵抗回路網（８）は、前記非反転増幅器（４）の出力端子（Ｎ３）と前記ＤＣ／ＤＣ変換器（２）の入力端子（Ｎ４）との間に接続した第１の抵抗（Ｒ６）と、該第１の抵抗に並列に接続した第２の抵抗（Ｒ７）とアナログスイッチ（ＳＷ１）の直列回路と、該アナログスイッチの切り換えを制御する切り換え回路（９）とを備え、
該切り換え回路は、前記入力電源電圧（Ｖba）が正常状態である場合には前記アナログスイッチを導通状態に切換え、前記入力電源電圧が正常状態を外れ且つ前記パルス電圧（Ｖ４）が出力し始めた場合には前記アナログスイッチを非導通状態に切り換え、前記入力電源電圧（Ｖba）が正常状態に戻った場合には前記アナログスイッチを導通状態に切り換えるように構成したことを特徴とする。

このような構成によれば、入力電源状態が正常状態の時にはローパスフィルタのＲＣ時定数は小さく、昇圧動作が開始されると大きくされるため、請求項１に記載の発明と同様の効果を奏する。

また、請求項４に記載の発明は、請求項１に記載の昇圧回路において、前記抵抗回路網（８）は、前記ＰＷＭ変換回路（６）の出力より前記パルス電圧（Ｖ４）のパルスが連続して出力されている期間中のみ前記非反転増幅器の出力端子（Ｎ３）と前記ＤＣ／ＤＣ変換器の入力端子（Ｎ４）との間の抵抗値を高く、該期間以外は低くするように構成したことを特徴とする。

このような構成によれば、昇圧動作中はローパスフィルタのＲＣ時定数は大きく、それ以外の場合には小さくされるので、請求項１に記載の発明と同様の効果を奏する。

以下、本発明の一実施の形態を図面を参照して詳しく説明する。図１に本実施形態に係る昇圧回路の回路構成を示す。図１の回路構成は、「背景技術」の項で説明した図５の回路構成と同一部分が多いので同一部分には同一符号が付してある。
本実施形態の昇圧回路１０は、入力端子Ｎ１と出力端子Ｎ２との間に接続したダイオードＤ１と、昇圧型のＤＣ／ＤＣ変換器２と、分圧回路３と、非反転増幅器４と、ローパスフィルタ５ａとにより構成される。このうちローパスフィルタ５ａを除く回路構成は図５の回路構成と同じである。

本実施形態が「背景技術」で説明した従来技術の回路構成と異なる点は、ローパスフィルタ５ａの回路構成にある。図２に図１中のローパスフィルタ５ａの詳細な回路構成を示す。ローパスフィルタ５ａは、抵抗回路網８とコンデンサＣ２とにより構成される。抵抗回路網８は、非反転増幅器４の出力端子Ｎ３とＤＣ／ＤＣ変換器２の入力端子Ｎ４との間に接続され、入力端子Ｎ４はコンパレータＣＰ１の反転入力端子に接続されている。

抵抗回路網８は、抵抗Ｒ６、Ｒ７、アナログスイッチＳＷ１、切り換え回路９とにより構成される。抵抗Ｒ６は非反転増幅器４の出力端子Ｎ３とＤＣ／ＤＣ変換器２の入力端子Ｎ４の間に接続される。抵抗Ｒ７とアナログスイッチＳＷ１とは直列に接続した上で、抵抗Ｒ６に並列に接続される。アナログスイッチＳＷ１はＭＯＳトランジスタで構成され、その制御入力端子Ｎ５が高レベルの時に導通し、低レベルの時に非導通となる。

切り換え回路９は、アナログスイッチＳＷ１の切り換えを制御する回路で、コンパレータＣＰ２、ＤタイプのエッジトリガフリップフロップＦＦ１、ＦＦ２とインバータＩＮ１とにより構成される。
フリップフロップＦＦ１、ＦＦ２は従属接続されて２ビットのシフトレジスタを構成している。１段目のフリップフロップＦＦ１のデータ入力Ｄには、高レベルの電圧＋Ｖが印加されている。各クロック入力ＣＫには、ＤＣ／ＤＣ変換器２内のコンパレータＣＰ１の出力であるパルス電圧Ｖ４が入力され、リセット入力ＲＥＳにはコンパレータＣＰ２の出力電圧が印加される。２段目のフリップフロップＦＦ２の出力Ｑの出力信号は、インバータＩＮ１で反転されてアナログスイッチＳＷ１の制御入力端子Ｎ５に印加される。
コンパレータＣＰ２の反転入力端子には出力電圧Ｖppが、非反転入力端子には入力電源電圧Ｖbaが入力されており、入力電源電圧Ｖbaが出力電圧Ｖppより大きい時に出力に高レベルの信号電圧が出力される。

次に、このような回路構成の昇圧回路１０の動作について、図３に示す波形図を参照して説明する。なお、図５と同じ回路構成部分については、すでに「背景技術」の項で詳しく説明したので簡単に説明するのみとする。

入力電源電圧Ｖbaが正常値の高い電圧である場合には、出力電圧Ｖppは入力電源電圧ＶbaよりダイオードＤ１の順方向電圧だけ低い電圧となる。入力電源電圧Ｖba＞出力電圧Ｖppの関係にあるためにコンパレータＣＰ２は高レベルの電圧を出力し、フリップフロップＦＦ１、ＦＦ２は共にリセットされる。２段目フリップフロップＦＦ２は低レベルの信号電圧を出力し、アナログスイッチＳＷ１の制御入力端子Ｎ５は高レベルとなるためアナログスイッチＳＷ１は導通状態となる。この状態では抵抗Ｒ６とＲ７とが並列接続となるためにローパスフィルタ５ａのＲＣ時定数は小さな値となる。従って、ローパスフィルタ５ａに入力される電圧Ｖ２の変化は、短時間でローパスフィルタ５ａの出力電圧Ｖ３に現れる状態となっている。

また、入力電源電圧Ｖbaが正常値の高い電圧である場合には、非反転増幅器４の出力電圧Ｖ２は高レベル側に飽和した状態となるように非反転増幅器４内の抵抗Ｒ３、Ｒ４、Ｒ５、電圧Ｖccの値が設定されている。
この状態から入力電源電圧Ｖbaが低下した場合を説明する。入力電源電圧Ｖbaが低下を開始すると出力電圧Ｖppも低下を開始する（図３の（１）、（２）参照）。出力電圧Ｖppが時刻ｔ１において図３の（２）に示すように電圧Ｖhiよりも低くなると非反転増幅器４は飽和から抜け出し、その出力電圧Ｖ２は図３の（３）に示すように下降を開始する。前述した（１）式の右辺の第１項で表わされる出力電圧Ｖppと電圧Ｖ２間の増幅率は高いので、電圧Ｖ２は出力電圧Ｖppの勾配よりも急勾配で低下する。そして、出力電圧Ｖppの値が図３の（２）に示した電圧Ｖloに低下した時点で低レベル側の飽和電圧に達する。

電圧Ｖ２はローパスフィルタ５ａを通過して電圧Ｖ３として出力される。電圧Ｖ２が下降すると、電圧Ｖ３も低レベル側飽和値に向けて下降する。しかし、本実施形態の昇圧回路１０の場合には、この電圧Ｖ３の下降の勾配が従来技術の図５の回路の場合と異なる。 従来技術の図５の中のローパスフィルタ５の場合には、ＲＣ時定数が（Ｒ６）・（Ｃ２）であった。これに対して本実施形態の場合には、上述したようにアナログスイッチＳＷ１が導通して抵抗Ｒ６、Ｒ７が並列接続となっているために抵抗値はＲ６より小さい。即ち、ＲＣ時定数が従来技術の場合よりも小さくなっている。このため、電圧Ｖ３の下降の勾配は急で、電圧Ｖ３は短時間で三角波生成回路６から出力される三角波電圧のピーク電圧（所定値電圧Ｖｓ）に達する（図３の（４）参照）。

電圧Ｖ３が三角波電圧のピーク電圧Ｖｓに到達する時刻をｔ２とすると、時刻ｔ１とｔ２との時間差ｔｄ２が本実施形態の場合には非常に短く、電圧Ｖ２が低下を開始した後、短時間でＤＣ／ＤＣ変換器２の昇圧動作が開始される（図３の（５）参照）。時刻ｔ２でＤＣ／ＤＣ変換器２の昇圧動作が開始されると、入力電源電圧Ｖbaは図３の（２）に示すＢ点を境として上昇に転ずる。昇圧動作の開始が早いためにＢ点における出力電圧Ｖppの値は、入力電源電圧Ｖbaの下降原因が同じである場合には、従来回路の場合の図６の（２）のＡ点の電圧よりも高い値となる。即ち、本実施形態の場合の方が、出力電圧Ｖppの低下を防止する効果が高い。

ＤＣ／ＤＣ変換器２の昇圧動作が開始されると、入力電源電圧Ｖba＜出力電圧Ｖppとなり、コンパレータＣＰ２の出力が低レベルとなってフリップフロップＦＦ１、ＦＦ２のリセット状態が解除される。解除されるとクロック入力が有効になる。クロックＣＫにはパルス電圧Ｖ４が入力されている。パルス電圧Ｖ４には昇圧のためのＰＷＭ変調されたパルスが現れているため、リセット解除後の最初のパルス電圧Ｖ４のパルスにより１段目フリップフロップＦＦ１のデータ入力Ｄに入力されている高レベル信号がラッチされてその出力Ｑは高レベルとなる。２番目のパルスが入るとフリップフロップＦＦ１、ＦＦ２の出力Ｑは共に高レベルとなる。以後、入力電源電圧Ｖba＜出力電圧Ｖppの状態でパルス電圧Ｖ４のパルスが出力されている間は、フリップフロップＦＦ１、ＦＦ２の出力Ｑは高レベルを維持する。

フリップフロップＦＦ２の高レベル出力は、インバータＩＮ１で反転されてアナログスイッチＳＷ１の制御入力端子Ｎ５を低レベルとする。これによりアナログスイッチＳＷ１は非導通状態となり、抵抗Ｒ７が切り離されてＲＣ時定数が大きい値に変わる。
アナログスイッチＳＷ１が非導通状態となり抵抗Ｒ７が切り離された状態においては、図１の昇圧回路１０と図５の従来技術の昇圧回路１との回路構成は全く同じとなる。従って、パルス電圧Ｖ４にＰＷＭ変調されたパルスが現れ昇圧動作が開始された以降の昇圧回路１０の動作は、「背景技術」の項で説明した昇圧回路１の動作と同じとなる。

ＲＣ時定数が大きくなることにより、コンパレータＣＰ１の反転入力には、リプルが除かれた電圧Ｖ３が入力される。従って、ＤＣ／ＤＣ変換器２の昇圧動作は安定する。昇圧により出力電圧Ｖppは上昇し、電圧Ｖloまで上昇すると電圧Ｖ２が低レベル側飽和値を離れて上昇を開始する。その上昇はローパスフィルタ５ａを通って電圧Ｖ３を上昇させる。
電圧Ｖ３が上昇するとパルス電圧Ｖ４のパルス幅が狭くなっていき昇圧能力は弱まる。そして、昇圧作用によりコンデンサＣ１に単位時間に注入される電荷量と、出力端子Ｎ２から単位時間に負荷に流出する電荷量とが等しくなった時点で電圧Ｖ３の上昇は止まり平衡状態となる。

電圧Ｖ３が平衡状態となった時点では、出力電圧Ｖppの値は電圧Ｖhiと電圧Ｖloとの間の値となる（図３の（２）参照）。このようにして平衡状態が保たれているうちに、やがて入力電源電圧Ｖbaが回復して高い電圧が入力される。すると、ダイオードＤ１を通って電流が供給されるようになり出力電圧Ｖppも上昇する（図３の（１）、（２）参照）。出力電圧Ｖppが上昇すると電圧Ｖ２、Ｖ３も上昇してパルス電圧Ｖ４は出力されなくなり、ＤＣ／ＤＣ変換器２の昇圧動作は停止する（図３の（３）、（４）、（５）参照）。

また、入力電源電圧Ｖba＞出力電圧Ｖppとなると、コンパレータＣＰ２が高レベルの信号を出力するため、フリップフロップＦＦ１、ＦＦ２の出力Ｑは共に低レベルにリセットされる。これにより、アナログスイッチＳＷ１が再び導通して抵抗Ｒ６、Ｒ７が並列接続され、ＲＣ時定数は小さい値に戻る。こうして昇圧回路１０は、入力電源電圧Ｖbaが低下を開始する前の初期状態に戻る。

このようにして本実施形態の昇圧回路１０によれば、昇圧動作が開始するまではローパスフィルタ５ａのＲＣ時定数が小さい値にされるために、入力電源電圧Ｖbaの低下が短時間でＤＣ／ＤＣ変換器２に伝わり昇圧動作が短時間で開始される。従って、出力電圧Ｖppの低下が少なく抑えられる効果を奏する。また、一旦、昇圧動作が開始されてから入力電源電圧Ｖbaが回復するまでの間は、ローパスフィルタ５ａのＲＣ時定数が高い値に切り換えられる。これによりＤＣ／ＤＣ変換器２にはリプルが除去された電圧Ｖ３が入力されるので、ＤＣ／ＤＣ変換器２は安定した昇圧動作を行なうことができ、入力電源電圧Ｖbaが回復するまでの間の出力電圧Ｖppが安定化する効果を奏する。

（他の実施形態）
図１に示した昇圧回路１０中のローパスフィルタ５ａの他の実施形態を図４に示す。なお図４中、図２のローパスフィルタ５と同一部分には同一符号が付してある。この実施形態のローパスフィルタ５ｂも、抵抗回路網８ａと第２のコンデンサＣ２により構成され、その抵抗回路網８ａは、抵抗Ｒ６、Ｒ７、アナログスイッチＳＷ１、切り換え回路９ａにより構成される。

本実施形態のローパスフィルタ５ｂが、図２に示したローパスフィルタ５ａと異なる点は切り換え回路９ａの構成にある。切り換え回路９ａは、リトリガラブル・モノステーブル・マルチバイブレータ１１とインバータＩＮ２により構成される。リトリガラブル・モノステーブル・マルチバイブレータ１１のトリガ入力ＴＲには、コンパレータＣＰ１の出力であるパルス電圧Ｖ４が入力される。その出力Ｑに現れる出力信号はインバータＩＮ２により反転されてアナログスイッチＳＷ１の制御入力端子Ｎ５に入力される。

リトリガラブル・モノステーブル・マルチバイブレータ１１は、再トリガ可能な単安定回路である。即ち、最初のトリガパルスにより所定の時間幅ｔ０のパルスを出力している途中で２番目のトリガパルスが入力されると、２番目のトリガパルスが入力された時点から改めて時間幅ｔ０だけ出力が高レベルとなる単安定回路である。従って、時間幅ｔ０より短い時間間隔でトリガパルスを連続して入力した場合には、出力は高レベルを継続し、最後のトリガパルスを入力してから時間幅ｔ０経過した時点で出力は低レベルに戻る動作を行なう。

図４に示したローパスフィルタ５ｂ中のリトリガラブル・モノステーブル・マルチバイブレータ１１のトリガ入力ＴＲには、パルス電圧Ｖ４が入力されている。パルス電圧Ｖ４は、三角波電圧の周期で繰り返される連続パルスである。従って、リトリガラブル・モノステーブル・マルチバイブレータ１１の基本パルス幅ｔ０を、三角波電圧の周期よりも長い時間に設定しておけば、パルス電圧Ｖ４に連続したパルスが発生している期間中は、その出力Ｑから高レベルの信号電圧が出力される。その信号電圧はインバータＩＮ２で反転されて低レベルとなりアナログスイッチＳＷ１を非導通状態とする。

即ち、図４に示したローパスフィルタ５ｂによれば、パルス電圧Ｖ４にパルスが連続して出力されている期間のみ、即ち、ＤＣ／ＤＣ変換器２による昇圧動作が実行されている期間のみローパスフィルタ５ｂのＲＣ時定数は大きな値となる。入力電源電圧Ｖbaが正常状態にある場合にはパルス電圧Ｖ４にはパルスが発生しないため、その出力は低レベルとなりアナログスイッチＳＷ１は導通してＲＣ時定数は小さい値となる。

このようにして図４に示したローパスフィルタ５ｂは、図２に示したローパスフィルタ５ａと同様の動作を行なう。従って、図１に示した昇圧回路１０中のローパスフィルタとして本実施形態の図４に示したローパスフィルタ５ｂを使用しても、前述した実施形態における場合と同様の効果を奏する。

本発明に係る昇圧回路の一構成図である。 本発明に係る昇圧回路中のローパスフィルタの一構成図である。 図１に示した昇圧回路の波形図である。 ローパスフィルタの他の構成図である。 従来技術に係る図１相当図である。 従来技術に係る図３相当図である。

符号の説明

図面中、２はＤＣ／ＤＣ変換器、３は分圧回路、４は非反転増幅器、５、５ａ、５ｂはローパスフィルタ、６はＰＷＭ変換回路、８、８ａは抵抗回路網、９、９ａは切り換え回路、１０は昇圧回路、１１はリトリガラブル・モノステーブル・マルチバイブレータ、Ｃ１は第１のコンデンサ、Ｃ２は第２のコンデンサ、Ｄ１は第１のダイオード、Ｄ２は第２のダイオード、Ｌ１はリアクトル、ＧＮＤは接地電位、Ｎ１は入力端子、Ｎ２は出力端子、Ｑ１はトランジスタ、Ｒ６は第１の抵抗、Ｒ７は第２の抵抗、ＳＷ１はアナログスイッチ、Ｖ１は帰還電圧、Ｖ４はパルス電圧、Ｖbaは入力電源電圧、Ｖppは直流出力電圧を示す。

Claims (4)

1. 入力電源電圧（Ｖba）が正常時には該入力電源電圧にほぼ等しい電圧を出力し、入力電源電圧が正常値を外れて低下した場合には低下した入力電源電圧を昇圧して正常範囲に入る準安定化した直流出力電圧（Ｖpp）を出力する昇圧回路であって、
   前記入力電源電圧を印加する入力端子（Ｎ１）と直流出力電圧（Ｖpp）を取り出す出力端子（Ｎ２）との間にアノードを入力端子側にして接続した第１のダイオード（Ｄ１）と、
   該第１のダイオードに並列接続した昇圧型のＤＣ／ＤＣ変換器（２）と、
   前記直流出力電圧を分圧する分圧回路（３）と、
   該分圧回路で分圧した帰還電圧（Ｖ１）を増幅する非反転増幅器（４）と、
   該非反転増幅器の出力電圧（Ｖ２）を入力とし高周波成分を除去した出力電圧（Ｖ３）を前記ＤＣ／ＤＣ変換器に出力するローパスフィルタ（５ａ）とを備えて構成し、
   前記ＤＣ／ＤＣ変換器（２）は、一端を前記入力端子に接続したリアクトル（Ｌ１）と、該リアクトルの他端と前記出力端子間にアノードをリアクトル側にして接続した第２のダイオード（Ｄ２）と、該第２のダイオードのカソードと接地電位（ＧＮＤ）との間に接続した第１のコンデンサ（Ｃ１）と、該第２のダイオードのアノードと接地電位間に接続したスイッチング用のトランジスタ（Ｑ１）と、前記ローパスフィルタの出力電圧（Ｖ３）が所定値電圧（Ｖｓ）より低下した場合に該出力電圧と所定値電圧との差に比例するパルス幅で所定周波数のＰＷＭ変調されたパルス電圧（Ｖ４）を出力するＰＷＭ変換回路（６）とを備え、該パルス電圧のパルス幅期間中のみ前記トランジスタが導通するように構成し、
   前記ローパスフィルタは、前記非反転増幅器の出力端子（Ｎ３）と前記ＤＣ／ＤＣ変換器の入力端子（Ｎ４）間に接続した抵抗回路網（８）と、該ＤＣ／ＤＣ変換器の入力端子と接地電位との間に接続した第２のコンデンサ（Ｃ２）とを備え、該抵抗回路網は前記入力電源電圧が正常状態の場合には前記非反転増幅器の出力端子（Ｎ３）と前記ＤＣ／ＤＣ変換器の入力端子（Ｎ４）との間の抵抗値が低くなるように回路を切り換え、前記電源電圧が正常状態を外れ且つ前記パルス電圧（Ｖ４）が出力し始めた場合には該抵抗値が高くなるように回路を切り換え、前記入力電源電圧（Ｖba）が正常状態に戻った場合には元の低い抵抗値に再び回路を切り換えるように構成したことを特徴とする昇圧回路。
2. 請求項１に記載の昇圧回路において、前記入力電源電圧（Ｖba）が正常状態であることの判定は、前記入力電源電圧が前記直流出力電圧（Ｖpp）より高いことを検出して行なうことを特徴とする昇圧回路。
3. 請求項１又は２に記載の昇圧回路において、前記抵抗回路網（８）は、前記非反転増幅器（４）の出力端子（Ｎ３）と前記ＤＣ／ＤＣ変換器（２）の入力端子（Ｎ４）との間に接続した第１の抵抗（Ｒ６）と、該第１の抵抗に並列に接続した第２の抵抗（Ｒ７）とアナログスイッチ（ＳＷ１）の直列回路と、該アナログスイッチの切り換えを制御する切り換え回路（９）とを備え、
   該切り換え回路は、前記入力電源電圧（Ｖba）が正常状態である場合には前記アナログスイッチを導通状態に切換え、前記入力電源電圧が正常状態を外れ且つ前記パルス電圧（Ｖ４）が出力し始めた場合には前記アナログスイッチを非導通状態に切り換え、前記入力電源電圧（Ｖba）が正常状態に戻った場合には前記アナログスイッチを導通状態に切り換えるように構成したことを特徴とする昇圧回路。
4. 請求項１に記載の昇圧回路において、前記抵抗回路網（８）は、前記ＰＷＭ変換回路（６）の出力より前記パルス電圧（Ｖ４）のパルスが連続して出力されている期間中のみ前記非反転増幅器の出力端子（Ｎ３）と前記ＤＣ／ＤＣ変換器の入力端子（Ｎ４）との間の抵抗値を高く、該期間以外は低くするように構成したことを特徴とする昇圧回路。

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