JP4300773B2 - 異常検出装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、異常検出装置に係り、特に、負荷の異常状態の検出する異常検出装置に関する。
【０００２】
【従来の技術】
例えば、自動車には、モータや抵抗等の負荷が複数搭載されている。負荷への電気配線の断線等の異常が生じた場合には、これを早期に検出し、何らかの対策を講ずる必要がある。
【０００３】
負荷は一端が電源に接続され、他端が接地される。負荷と電源又は接地との間には、負荷の動作を制御するためのＭＯＳ−ＦＥＴ等のスイッチングトランジスタが介挿されている。このトランジスタが、ソース接地されたＭＯＳ−ＦＥＴである構成において、トランジスタのゲートに駆動信号が入力されると、トランジスタのソース・ドレイン間が導通し、負荷に電流が流れ、負荷が動作状態となる。この際、トランジスタのドレイン電圧（出力電圧）は接地電圧に向けて下がる。
【０００４】
一方かかる構成において、配線が断線すると、電源電圧がトランジスタに供給されなくなるため、出力電圧は０Ｖになる。特開平７−２６１８３７号に開示される如き従来の断線検出装置において、配線が断線したときの異常判定は、トランジスタの出力電圧をモニタし、出力電圧が“０”になるか否かに基づいて行われる。しかしながら、トランジスタに駆動信号が供給された時の出力電圧と断線時の出力電圧との差が小さいため、かかる手法では断線判定が困難である。
【０００５】
そこで、従来のものでは、断線を判定するために、一旦駆動信号を反転側にすることが考えられる。つまり、駆動信号が反転すると、断線時には出力電圧が０Ｖである一方、正常時には出力電圧が高くなるので、出力電圧の変化をモニタすることによって断線の判定が可能となる。
【０００６】
【発明が解決しようとする課題】
しかしながら、かかる手法により断線異常を判定するためには、駆動信号をハイレベルからローレベル、又は、ローレベルからハイレベルへ定期的に変化させる必要がある。このため、かかる手法では、駆動信号を変化させることなく断線異常判定ができないこととなる。
【０００７】
本発明は、上述の点に鑑みてなされたものであり、負荷に電源供給がなされるようにスイッチングトランジスタへ向けて駆動信号が供給されている状況において、確実に断線異常を検出する異常検出装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的は、スイッチングトランジスタにより電源制御される負荷への電源ラインの断線異常を検出する異常検出装置において、
前記スイッチングトランジスタの、前記負荷に接続する負荷側端子に生ずる負荷側電圧を監視する第１の電圧監視手段と、
前記負荷に電源供給がなされるように前記スイッチングトランジスタへ向けて駆動信号が供給されている状況において、前記第１の電圧監視手段の監視結果に基づく前記負荷側電圧が基準電圧を下回った或いは上回った後、該負荷側電圧が前記基準電圧に達するように前記スイッチングトランジスタの、駆動信号が入力され得る入力端子に生ずる駆動端子電圧を制御する制御手段と、
前記制御手段により制御される前記駆動端子電圧を監視する第２の電圧監視手段と、
前記負荷に電源供給がなされるように前記スイッチングトランジスタへ向けて駆動信号が供給されている状況において、前記第２の電圧監視手段の監視結果に基づいて前記断線異常を検出する異常検出手段と、
を備えることを特徴とする異常検出装置により達成される。
【０００９】
本発明において、負荷に電源供給がなされるようにスイッチングトランジスタへ向けて駆動信号が供給されている状況において、そのスイッチングトランジスタの負荷側端子に生ずる負荷側電圧が基準電圧を下回った或いは上回った後、その負荷側端子が基準電圧に達するようにそのスイッチングトランジスタの入力端子に生ずる駆動端子電圧が制御される。また、この駆動端子電圧が監視される。負荷への電源ラインに断線が生ずると、スイッチングトランジスタの負荷側電圧は接地電圧又は電源電圧に維持され、上記した制御は行えない。本発明においては、負荷に電源供給がなされるようにスイッチングトランジスタへ向けて駆動信号が供給されている状況において、駆動端子電圧の監視結果に基づいて断線異常が検出される。従って、本発明によれば、負荷に電源供給がなされるようにスイッチングトランジスタへ向けて駆動信号が供給されている状況において、確実に負荷への電源ラインの断線異常を検出することができる。
【００１０】
また、前記第１の電圧監視手段は、前記負荷側電圧を前記基準電圧と比較し、該比較結果に応じた信号を出力する第１のコンパレータを有することとしてもよい。
【００１１】
本発明において、第１の電圧監視手段の第１のコンパレータは、スイッチングトランジスタの負荷側電圧を基準電圧と比較する。スイッチングトランジスタの負荷側電圧は、負荷に電源供給がなされるように駆動信号が供給されている状況において基準電圧を下回った或いは上回った後にその基準電圧に達するように制御される一方、電源ラインの断線が生じた場合は接地電圧又は電源電圧に維持される。従って、所定条件が満たされなくなった後のスイッチングトランジスタの負荷側電圧を基準電圧と比較すれば、電源ラインの断線異常を検出できる。
【００１２】
また、前記スイッチングトランジスタは、前記負荷に電源供給がなされるように駆動信号が供給され、かつ、前記第１のコンパレータの出力が前記負荷側電圧が前記基準電圧以上である或いは以下である場合に出力されるハイレベル信号である場合に導通することとしてもよい。
【００１３】
本発明において、スイッチングトランジスタは、負荷に電源供給がなされるように駆動信号が供給されていても、第１のコンパレータから所定信号が出力されない場合は導通されない。電源ラインの断線が生じた場合、スイッチングトランジスタの負荷側電圧は接地電圧又は電源電圧に維持される。従って、第１のコンパレータの出力を断線時に所定信号とならないように設定すれば、負荷に電源供給がなされるように駆動信号が供給されている状況において確実に断線異常を検出できる。
【００１４】
また、前記制御手段は、前記第１のコンパレータの出力端子に接続し、該第１のコンパレータの出力が前記ハイレベル信号から前記負荷側電圧が前記基準電圧を下回る或いは上回る場合に出力されるローレベル信号へ変化した際に出力をハイレベル信号からローレベル信号へ切り替えると共に、該第１のコンパレータの出力が前記ローレベル信号から前記ハイレベル信号へ変化した際に出力をローレベル信号からハイレベル信号へ切り替え、その後、所定期間だけハイレベル信号に維持する遅延回路を有し、
前記スイッチングトランジスタは、前記負荷に電源供給がなされるように駆動信号が供給され、かつ、前記遅延回路の出力がハイレベル信号である場合に導通することとしてもよい。
【００１５】
本発明において、コンパレータの出力に接続し、コンパレータの出力が所定信号から他の信号へ変化した後、所定期間だけ出力を所定の状態に維持する遅延回路が設けられている。かかる構成においては、コンパレータ出力が他の信号となっても、遅延回路の出力が所定期間だけ所定の状態に維持されるので、低電位の作用した状態でスイッチングトランジスタの導通が継続され得る。このため、スイッチングトランジスタに生ずる発熱を抑制できる。
【００１６】
また、前記第１の電圧監視手段は、反転入力端子に前記基準電圧が供給され、非反転入力端子に前記負荷側電圧が供給される演算増幅器を有することとしてもよい。
【００１７】
本発明において、演算増幅器は、スイッチングトランジスタの負荷側電圧と基準電圧との差圧に応じた信号を出力する。スイッチングトランジスタの負荷側電圧は、負荷に電源供給がなされるように駆動信号が供給されている状況において基準電圧を下回った或いは上回った後にその基準電圧に達するように制御される一方、電源ラインの断線が生じた場合は接地電圧又は電源電圧に維持される。従って、所定条件が満たされなくなった後のスイッチングトランジスタの負荷側電圧を基準電圧と比較すれば、電源ラインの断線異常を検出できる。
【００１８】
また、前記第２の電圧監視手段は、前記制御手段により制御される前記駆動端子電圧を所定電圧と比較する第２のコンパレータを有し、
前記異常検出手段は、前記負荷に電源供給がなされるように前記スイッチングトランジスタへ向けて駆動信号が供給されている状況において、前記第２のコンパレータの出力に応じて異常出力する異常出力回路を有することとしてもよい。
【００１９】
本発明において、第２のコンパレータはスイッチングトランジスタの駆動端子電圧を所定電圧と比較する。スイッチングトランジスタは、駆動端子電圧に応じて導通遮断する。電源ラインの断線が生じた場合、スイッチングトランジスタの負荷側電圧は接地電圧又は電源電圧に維持される。この際、スイッチングトランジスタの駆動端子電圧は何れかの状態へ向けて移行する。従って、スイッチングトランジスタの駆動端子電圧を所定電圧と比較すれば、負荷に電源供給がなされるように駆動信号が供給されている状況において確実に断線異常を検出できる。
【００２０】
また、ソース−ドレインが前記スイッチングトランジスタのソース−ドレインに並列になるように設けられ、前記負荷に電源供給がなされるように前記駆動信号が供給される場合に導通する分流用トランジスタを備えることとしてもよい。
【００２１】
本発明において、スイッチングトランジスタに並列接続された分流用トランジスタが設けられる。かかる構成においては、配線断線時に微小な電流が流れた場合、その電流はスイッチングトランジスタと分流用トランジスタに分流される。すなわち、スイッチングトランジスタに流れる負荷電流は小さくなり、スイッチングトランジスタのオン電圧は小さくなる。このため、本発明によれば、負荷への電源ラインに断線が生じた際に断線異常が生じていないと誤検出されるのを抑制することができる。
【００２２】
【発明の実施の形態】
図１は、本発明の第１実施例である異常検出装置を備えるシステムの構成図を示す。図１に示すシステムは、電源１０、負荷１２、トランジスタ１４、ドレイン電圧制御回路１６、及び監視回路１８より構成されている。負荷１２は、例えば、車両に搭載されるモータやランプ等の、電源供給により動作する機器である。また、トランジスタ１４はｎチャネル型ＭＯＳ−ＦＥＴであり、負荷１２の動作を制御するために設けられている。負荷１２の一端には電源１０が接続されている。負荷１２の他端には、トランジスタ１４のドレイン端子が接続されている。また、トランジスタ１４のソース端子は、接地されている。
【００２３】
ドレイン電圧制御回路１６は、負荷１２が動作するようにトランジスタ１４のゲートに駆動信号が供給される状況下においてドレイン電圧ＶＤを所定条件が満たされるように制御する回路である。ドレイン電圧制御回路１６は、コンパレータ２２、遅延回路２４、ＡＮＤ回路２６、及び駆動回路２８により構成されている。
【００２４】
コンパレータ２２の非反転入力端子には、トランジスタ１４のドレイン端子２０が接続されている。また、コンパレータ２２の反転入力端子には、接地電圧を超える基準電圧Ｖ１が供給されている。尚、本実施例において、基準電圧Ｖ１は、電源電圧が所定電位を超える状況下においてトランジスタ１４に所定レベルを超えるゲート電圧が供給される際に生ずるドレイン電圧ＶＤと接地電圧との間の所定電位に設定される。コンパレータ２２は、ドレイン電圧ＶＤが基準電圧Ｖ１以上である場合にはハイレベル信号を出力し、基準電圧Ｖ１を下回る場合にローレベル信号を出力する。
【００２５】
コンパレータ２２の出力端子には、遅延回路２４が接続されている。遅延回路２４は、常態でハイレベル信号を出力し、コンパレータ２２からの入力信号がハイレベルからローレベルへ変化した際にハイレベル信号からローレベル信号へ出力を切り替えると共に、コンパレータ２２からの入力信号がローレベルからハイレベルへ変化した際に出力をローレベル信号からハイレベル信号へ切り替え、その後、入力がローレベルに変化しても所定時間τだけ出力をハイレベル信号に維持する。
【００２６】
遅延回路２４の出力端子には、ＡＮＤ回路２６の第１入力端子が接続されている。また、ＡＮＤ回路２６の第２入力端子は、負荷１２の動作を制御する制御信号としての駆動信号が供給される駆動信号入力端子２７に接続されている。すなわち、ＡＮＤ回路２６には、遅延回路２４の出力信号と負荷１２への駆動信号とが入力される。ＡＮＤ回路２６は、遅延回路２４の出力信号および負荷１２への駆動信号の双方がハイレベル状態にある場合にハイレベル信号を出力し、両信号の少なくとも一方がローレベル状態にある場合にローレベル信号を出力する。ＡＮＤ回路２６の出力端子は、駆動回路２８を介して上記したトランジスタ１４のゲート３０に接続されている。
【００２７】
監視回路１８は、負荷１２への電源ライン、具体的には、負荷１２と電源１０との間および負荷１２とトランジスタ１４との間の配線の断線を検出する回路である。監視回路１８は、コンパレータ３２とＡＮＤ回路３４とにより構成されている。コンパレータ３２の非反転入力端子は、ゲート端子３０に接続されている。また、コンパレータ３２の反転入力端子には、基準電圧Ｖ２が供給されている。基準電圧Ｖ２は、ＡＮＤ回路２６の出力がハイレベル信号である状況下において所定の電源電圧低下が生じた際にゲート端子３０に現れ得るゲート電位ＶＧよりも低い値に設定されている。コンパレータ３２は、ゲート電圧ＶＧが基準電圧Ｖ２以下である場合にはハイレベル信号を出力し、基準電圧Ｖ２を上回る場合にはローレベル信号を出力する。
【００２８】
コンパレータ３２の出力端子には、ＡＮＤ回路３４の第１入力端子が接続されている。また、ＡＮＤ回路３４の第２入力端子は、上記した駆動信号入力端子２７に接続されている。すなわち、ＡＮＤ回路３４には、コンパレータ３２の出力信号と負荷１２への駆動信号とが入力される。ＡＮＤ回路３４は、コンパレータ３２の出力信号および負荷１２への駆動信号が共にハイレベル状態にある場合にハイレベル信号を出力し、両信号の少なくとも一方がローレベル状態にある場合にローレベル信号を出力する。ＡＮＤ回路３４の出力端子は、制御ユニットに接続されている。この制御ユニットは、ＡＮＤ回路３４の出力がハイレベル信号である場合に、負荷１２への電源ラインに断線異常が生じたとして、音声ガイドやランプ点灯等の異常処置を行う。
【００２９】
次に、図２を参照して、図１に示すシステムの動作について説明する。
【００３０】
図２は、図１に示すシステムの動作タイムチャートを示している。尚、図２において、同図（ａ）は電源１０の電源電圧を、（ｂ）は駆動信号入力端子２７に供給される駆動信号を、（ｃ）は負荷１２に流れる負荷電流を、（ｄ）はトランジスタ１４のドレイン電圧ＶＤを、（ｅ）は遅延回路２４の出力信号を、（ｆ）はゲート電圧ＶＧを、また、（ｇ）はＡＮＤ回路３４の出力信号を、それぞれ示している。
【００３１】
本実施例のシステムにおいて、負荷１２の動作が停止される際は、駆動信号入力端子２７にローレベルの駆動信号が供給される。駆動信号入力端子２７に供給される駆動信号がローレベルであると、ＡＮＤ回路２６の出力はローレベルであり、ゲート電圧ＶＧは低電位であるので、トランジスタ１４のソース・ドレイン間は遮断される。トランジスタ１４のソース・ドレイン間が導通しない場合は、負荷１２の両端に電圧が作用しないので、負荷１２の動作は停止される。また、この場合は、ＡＮＤ回路３４がハイレベル信号を出力しないので、制御ユニットにおいて異常処置が実行されることはない。
【００３２】
トランジスタ１４のソース・ドレイン間が導通しない場合、ドレイン電圧ＶＤは電源電圧近傍であり、基準電圧Ｖ１よりも高いので、コンパレータ２２の出力はハイレベルであり、遅延回路２４の出力はハイレベルである。かかる状態で負荷１２を動作すべく駆動信号入力端子２７に供給される駆動信号がローレベルからハイレベルへ変化すると、ＡＮＤ回路２６の第１及び第２入力端子の双方にハイレベル信号が入力されるので、ＡＮＤ回路２６の出力がハイレベルとなる。この場合には、ゲート電圧ＶＧが高電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通する。このソース・ドレイン間が導通する場合は、負荷１２の両端に電源電圧が作用するので、負荷１２が動作状態となる。
【００３３】
電源電圧が所定電位以上である状況下においてソース・ドレイン間が導通する場合（時刻Ｔ１）は、トランジスタ１４のドレインに、該トランジスタ１４のオン抵抗に応じた上記した基準電圧Ｖ１以上のドレイン電圧ＶＤが現れる。この場合は、コンパレータ２２の出力がハイレベルに維持され、遅延回路２４の出力もハイレベルに維持される。
【００３４】
一方、トランジスタ１４のソース・ドレイン間が導通する状況下において電源電圧が温度変化等に起因して所定電位よりも低くなる場合（時刻Ｔ２）は、負荷電流が通常時に比して小さくなるので、トランジスタ１４のドレインに、基準電圧Ｖ１よりも低いドレイン電圧ＶＤが現れる。この場合には、コンパレータ２２の出力がローレベルに変化し、遅延回路２４の出力もローレベルに変化する。遅延回路２４の出力がローレベルへと変化すると、駆動信号入力端子２７に供給される駆動信号がハイレベルであっても、ＡＮＤ回路２６の出力がローレベルに変化する。この場合には、ゲート電圧ＶＧが低電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通し難くなる。トランジスタ１４のソース・ドレイン間が導通し難くなると、その直後、ドレイン電圧ＶＤが電源電圧へ向けて昇圧される。
【００３５】
トランジスタ１４のソース・ドレイン間が導通し難くなった後、ドレイン電圧ＶＤが低電圧側から基準電圧Ｖ１に達する（時刻Ｔ３）と、コンパレータ２２の出力がローレベルからハイレベルに変化し、遅延回路２４の出力もローレベルからハイレベルに変化する。遅延回路２４の出力がハイレベルへ変化すると、駆動信号入力端子２７に供給される駆動信号がハイレベルである状況下において、ＡＮＤ回路２６の出力がハイレベルに変化する。この場合には、ゲート電圧ＶＧの低下が停止され、その電圧ＶＧが高電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通し易くなる。トランジスタ１４のソース・ドレイン間が導通し易くなると、ドレイン電圧ＶＤは、その直後、基準電圧Ｖ１よりも低い電位へ向けて降圧され、その電位に達した後に維持される（時刻Ｔ４）。
【００３６】
上記の如く、遅延回路２４は、出力をローレベルからハイレベルへ切り替えた後に入力がローレベルに変化しても、その後所定時間τだけ出力をハイレベルに維持する。このため、ドレイン電圧ＶＤが基準電圧Ｖ１よりも低い状態から基準電圧に達し、その後、その基準電圧から接地電圧へ向けて降圧されることにより、コンパレータ２２の出力がハイレベルからローレベルに変化した場合にも、その後所定時間τだけ、ＡＮＤ回路２６の出力はハイレベルに維持され、ゲート電圧ＶＧは高電位に維持されると共に、ドレイン電圧ＶＤは基準電圧Ｖ１よりも低い状態に維持される。
【００３７】
また、上記した所定時間τが経過する（時刻Ｔ５）と、遅延回路２４の出力がハイレベルからローレベルに変化する。この場合は、駆動信号入力端子２７に供給される駆動信号がハイレベルであっても、ゲート電圧ＶＧが低電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通し難くなり、ドレイン電圧ＶＤが電源電圧へ向けて再び昇圧される。そして、以降は、上記時刻Ｔ３〜Ｔ５までに行われた動作が繰り返し実行される。
【００３８】
このように、本実施例のシステムにおいて、ドレイン電圧制御回路１６は、駆動信号入力端子２７に供給される駆動信号が負荷１２を動作させるためのハイレベル信号である状況下、ドレイン電圧ＶＤが基準電圧Ｖ１以上である場合には、その状態を維持する一方、ドレイン電圧ＶＤが基準電圧Ｖ１を下回る場合には、所定期間τごとに基準電圧Ｖ１が実現されるようにドレイン電圧ＶＤを制御する。
【００３９】
負荷１２への電源ラインに断線異常が生じていない場合は、少なくとも所定期間τごとにドレイン電圧ＶＤが基準電圧Ｖ１に達する。この場合、ゲート電圧ＶＧは、駆動信号入力端子２７に供給される駆動信号がハイレベル信号である状況下において、上記した基準電圧Ｖ２を上回るものとなる。ゲート電圧ＶＧが基準電圧Ｖ２を上回る場合は、監視回路１８のＡＮＤ回路３４がハイレベル信号を出力しないので、制御ユニットにおいて異常処理が実行されることはない。
【００４０】
一方、負荷１２への電源ラインに断線異常が生ずると、トランジスタ１４のソース・ドレイン間に負荷電流が流れないので、ドレイン電圧ＶＤがほぼゼロになる。ドレイン電圧ＶＤが基準電圧Ｖ１以上である状態、すなわち、電源電圧が所定電位以上である状態からドレイン電圧ＶＤがほぼゼロになった場合は、直ちに遅延回路２４の出力がハイレベルからローレベルに変化し、ゲート電圧ＶＧが低電位（接地レベル）へ向けて移行する。また、ドレイン電圧ＶＤが基準電圧Ｖ１を下回る状態、すなわち、電源電圧が所定電位を下回る状態からドレイン電圧ＶＤがほぼゼロになった場合（時刻Ｔ７）も、その後、遅延回路２４による所定時間τが経過する（時刻Ｔ８）と、遅延回路２４の出力がハイレベルからローレベルに変化し、ゲート電圧ＶＧが低電位（接地レベル）へ向けて移行する。
【００４１】
負荷１２への電源ラインに断線異常が生じている状況下においてゲート電圧ＶＧが低電位へ向けて移行する場合には、その後、ドレイン電圧ＶＤは上昇されず、ほぼゼロに維持されるため、コンパレータ２２の出力および遅延回路２４の出力は共にローレベルに維持される。この場合、ＡＮＤ回路２６の出力はローレベルに維持されるので、ゲート電圧ＶＧの低下は継続され、その後、ゲート電圧ＶＧは基準電圧Ｖ２以下となる（時刻Ｔ９）。
【００４２】
ゲート電圧ＶＧが基準電圧Ｖ２以下となると、コンパレータ３２の出力がハイレベル信号となるので、駆動信号入力端子２７に供給される駆動信号がハイレベル信号である状況下においてはＡＮＤ回路３４の出力がハイレベル信号となる。この場合は、負荷１２への電源ラインに断線異常が生じたとして、制御ユニットにおいて異常処置が実行される。
【００４３】
すなわち、本実施例の異常検出装置によれば、駆動信号入力端子２７に負荷１２を動作させるべくハイレベルの駆動信号が供給される状況下において、負荷１２への電源ラインに断線異常が生じていない場合はゲート電圧ＶＧが基準電圧Ｖ２を上回るように維持される一方、負荷１２への電源ラインに断線異常が生じている場合はゲート電圧ＶＧが基準電圧Ｖ２以下となる。このため、本実施例の異常検出装置によれば、駆動信号入力端子２７に供給する駆動信号をハイレベルからローレベルへ変化させることなく確実に、負荷１２への電源ラインに生ずる断線異常を検出することが可能となっている。
【００４４】
また、本実施例においては、ドレイン電圧制御回路１６に、出力をローレベルからハイレベルへ切り替えた後に入力がローレベルへ変化しても、その後所定時間τだけ出力をハイレベルに維持する遅延回路２４が設けられている。かかる構成においては、遅延回路２４が設けられていない構成に比して、ドレイン電圧ＶＤが基準電圧Ｖ１を下回る期間が長くなり得る。このため、本実施例の異常検出装置によれば、ドレイン電圧ＶＤの作用により生ずるスイッチングトランジスタの発熱を抑制することが可能となっている。
【００４５】
尚、上記の第１実施例においては、コンパレータ２２が特許請求の範囲に記載した「電圧監視手段」に、ドレイン電圧制御回路１６が特許請求の範囲に記載した「制御手段」に、監視回路１８が特許請求の範囲に記載した「異常検出手段」に、ＡＮＤ回路３４が特許請求の範囲に記載した「異常出力回路」に、それぞれ相当している。
【００４６】
ところで、上記の第１実施例においては、基準電圧Ｖ１を、電源電圧が所定電位以上である場合にトランジスタ１４のドレインに現れ得るドレイン電圧ＶＤの下限値に設定することとしているが、下限値に限らず、接地電圧を超える値に設定されていればよい。但し、この基準電圧Ｖ１は、ゲート電圧ＶＧの基準電圧Ｖ２との関係を考慮して、許容範囲内の電源電圧変動が生じた場合にも、負荷１２への断線異常が生じていない状況下においてゲート電圧ＶＧが基準電圧Ｖ２を下回らないように設定される。
【００４７】
次に、図３を参照して、本発明の第２実施例について説明する。
【００４８】
図３は、本実施例の異常検出装置を備えるシステムの構成図を示す。尚、図３において、上記図１に示す構成部分と同一の部分については、同一の符号を付してその説明を省略する。
【００４９】
本実施例のシステムは、トランジスタ１４に並列に設けられたｎチャネル型ＭＯＳ−ＦＥＴ（以下、単にトランジスタ４０と称す）を有している。すなわち、トランジスタ４０のドレイン端子は負荷１２に接続されており、両トランジスタ１４及び４０のドレイン端子は互いに接続されている。また、トランジスタ４０のソース端子は接地されている。また、トランジスタ４０は、駆動信号入力端子２７に供給される駆動信号のレベルに応じてソース・ドレイン間を導通させる。トランジスタ４０は、同一条件下において上記したトランジスタ１４のオン抵抗に比べて大きなオン抵抗を有するように構成されている。
【００５０】
本実施例のシステムにおいても、上記第１実施例のシステムの動作と同様の動作が行われる。すなわち、駆動信号入力端子２７に供給される駆動信号が負荷１２を動作させるためのハイレベル信号である状況下、ドレイン電圧ＶＤが基準電圧Ｖ１以上である場合にはその状態が維持される一方、ドレイン電圧ＶＤが基準電圧Ｖ１を下回る場合には所定期間τごとに基準電圧Ｖ１が実現されるようにドレイン電圧ＶＤが制御される。
【００５１】
ところで、負荷１２への電源ラインに断線異常が生じている場合には、トランジスタ１４のソース・ドレイン間に電流が流れないので、ドレイン電圧ＶＤがゼロになる。この場合は、ドレイン電圧ＶＤが昇圧されないので、ゲート電圧ＶＧが基準電圧Ｖ２以下となり、かかる断線異常が検出される。しかしながら、断線異常に起因してゲート電圧ＶＧが低下する過程においてトランジスタ１４のソース・ドレイン間に電流が流れることがある。ゲート電圧ＶＧの低下によりトランジスタ１４のオン抵抗が大きい状況下においてかかる電流が流れると、ドレイン電圧ＶＤが基準電圧Ｖ１以上となる事態が生じ、ゲート電圧ＶＧの低下が停止されるおそれがある。従って、負荷１２への電源ラインに断線異常が生じている場合に確実にその断線異常を検出するためには、断線が生じた後にゲート電圧ＶＧの低下が継続されると共に、ドレイン電圧ＶＤが基準電圧Ｖ１を下回るようにトランジスタ１４のソース・ドレイン間の電流を低減する必要がある。
【００５２】
これに対して、本実施例のシステムにおいては、トランジスタ１４に並列にトランジスタ４０が設けられている。かかる構成においては、負荷１２への電源ラインに断線異常が生じた場合、電流がトランジスタ１４側だけでなくトランジスタ４０側にも流れ、トランジスタ１４側とトランジスタ４０側とに分流される。すなわち、トランジスタ１４に並列にトランジスタ４０が設けられていない構成に比べて、トランジスタ１４のソース・ドレイン間に流れる電流量が低減される。この電流量が小さくなると、ゲート電圧ＶＧの低下によりトランジスタ１４のオン抵抗が大きくてもドレイン電圧ＶＤが基準電圧Ｖ１以上になり難いため、ゲート電圧ＶＧの低下が継続する可能性が高くなる。従って、本実施例の異常検出装置によれば、負荷１２への電源ラインに断線異常が生じているにもかかわらず断線異常が検出されない事態を抑制することができ、かかる断線異常検出の信頼性の向上を図ることが可能となっている。
【００５３】
また、トランジスタ１４のソース・ドレイン間に流れる電流量が小さくなる場合は、ドレイン電圧ＶＤが高くなり難い。このため、本実施例の構成によれば、コンパレータ２２の基準電圧Ｖ１を、トランジスタ１４に並列にトランジスタ４０が設けられていない構成に比して小さく設定することが可能となっている。
【００５４】
尚、上記の第２実施例においては、トランジスタ４０が特許請求の範囲に記載した「分流用トランジスタ」に相当している。
【００５５】
次に、図４及び図５を参照して、本発明の第３実施例について説明する。
【００５６】
図４は、本実施例の異常検出装置を備えるシステムの構成図を示す。尚、図４において、上記図１に示す構成部分と同一の部分については、同一の符号を付してその説明を省略する。
【００５７】
本実施例のシステムは、上記図１に示す構成において、ドレイン電圧制御回路１６に代えてドレイン電圧制御回路５０を用いることにより実現される。ドレイン電圧制御回路５０は、駆動信号入力端子２７にハイレベルの駆動信号が供給される状況下においてトランジスタ１４のドレイン電圧ＶＤを一定に維持する回路である。
【００５８】
ドレイン電圧制御回路５０は、オペアンプ５２及びＡＮＤ回路２６により構成されている。オペアンプ５２の非反転入力端子には、トランジスタ１４のドレイン端子２０が接続されている。また、オペアンプ５２の反転入力端子には、基準電圧Ｖ１が供給されている。オペアンプ５２は、ドレイン電圧ＶＤと基準電圧Ｖ１との差圧に応じた信号を出力する。オペアンプ５２の出力端子には、ＡＮＤ回路２６の第１入力端子が接続されている。ＡＮＤ回路２６は、駆動信号入力端子２７に供給される駆動信号がハイレベル信号であり、かつ、オペアンプ５２の出力が所定レベル以上である場合にハイレベル信号を出力する一方、駆動信号がローレベル信号である、或いは、オペアンプ出力が所定レベルに満たない場合にローレベル信号を出力する。
【００５９】
次に、図５を参照して、図４に示すシステムの動作について説明する。
【００６０】
図５は、図４に示すシステムの動作タイムチャートを示している。尚、図５において、同図（ａ）は電源１０の電源電圧を、（ｂ）は駆動信号入力端子２７に供給される駆動信号を、（ｃ）は負荷１２に流れる負荷電流を、（ｄ）はトランジスタ１４のドレイン電圧ＶＤを、（ｅ）はゲート電圧ＶＧを、また、（ｆ）はＡＮＤ回路３４の出力信号を、それぞれ示している。
【００６１】
本実施例のシステムにおいて、駆動信号入力端子２７にローレベルの駆動信号が供給される場合、ＡＮＤ回路２６の出力はローレベルであり、ゲート電圧ＶＧは低電位であるので、トランジスタ１４のソース・ドレイン間は遮断される。このため、かかる場合は、負荷１２の両端に電圧が作用しないので、負荷１２の動作は停止されると共に、ＡＮＤ回路３４の出力がローレベルになるので、制御ユニットにおいて異常処置が実行されることはない。
【００６２】
トランジスタ１４のソース・ドレイン間が導通しない場合、ドレイン電圧ＶＤは電源電圧近傍であり、基準電圧Ｖ１よりも高いので、オペアンプ５２の出力はレベルの大きな信号である。かかる状態で駆動信号入力端子２７に供給される駆動信号がローレベルからハイレベルへ変化すると、ＡＮＤ回路２６の第１及び第２入力端子の双方にハイレベル信号が入力されるので、ＡＮＤ回路２６の出力がハイレベルとなる。この場合には、ゲート電圧ＶＧが高電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通し、負荷１２が動作状態となる。
【００６３】
電源電圧が所定電位以上である状況下においてソース・ドレイン間が導通する場合（時刻Ｔ１１）は、トランジスタ１４のドレインに、該トランジスタ１４のオン抵抗に応じた上記した基準電圧Ｖ１以上のドレイン電圧ＶＤが現れる。この場合は、オペアンプ５２の出力が所定レベル以上に維持される。
【００６４】
一方、トランジスタ１４のソース・ドレイン間が導通する状況下において電源電圧が温度変化等に起因して所定電位よりも低くなる場合（時刻Ｔ１２）は、負荷電流が通常時に比して小さくなるので、ドレイン電圧ＶＤが基準電圧Ｖ１よりも低い電圧へ向けて低下する。かかる事態が生ずると、その低下が生じた時点でオペアンプ５２の出力が所定レベルを下回る。この場合には、ＡＮＤ回路２６の出力がローレベルに変化することでゲート電圧ＶＧが低電位へ向けて移行し、トランジスタ１４のソース・ドレイン間が導通し難くなる。
【００６５】
トランジスタ１４のソース・ドレイン間が導通し難くなると、ドレイン電圧ＶＤが昇圧傾向となる。ドレイン電圧ＶＤが基準電圧Ｖ１に達すると、オペアンプ出力が所定レベル以上となり、ＡＮＤ回路２６の出力がハイレベルに変化する。この場合は、ゲート電圧ＶＧが高電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通し易くなり、ドレイン電圧ＶＤが基準電圧Ｖ１よりも低い電圧へ向けて降圧される。そして、以後は同様にドレイン電圧ＶＤに応じてトランジスタ１４のソース・ドレイン間の導通が制御される。
【００６６】
このように、本実施例のシステムにおいて、ドレイン電圧制御回路５０は、駆動信号入力端子２７に供給される駆動信号が負荷１２を動作させるためのハイレベル信号である状況下、ドレイン電圧ＶＤが基準電圧Ｖ１以上である場合には、その状態を維持する一方、ドレイン電圧ＶＤが基準電圧Ｖ１を下回るような場合にはドレイン電圧ＶＤが基準電圧Ｖ１に維持されるようにフィードバック制御を実行する。
【００６７】
負荷１２への電源ラインに断線異常が生じていない場合は、ドレイン電圧ＶＤが基準電圧Ｖ１以上に維持される。この場合、ゲート電圧ＶＧは、駆動信号入力端子２７にハイレベルの駆動信号が供給される状況下において、上記した基準電圧Ｖ２を上回るものとなる。従って、かかる場合は、監視回路１８のＡＮＤ回路３４がハイレベル信号を出力しないので、制御ユニットにおいて異常処理が実行されることはない。
【００６８】
一方、負荷１２への電源ラインに断線異常が生ずる（時刻Ｔ１３）と、トランジスタ１４のソース・ドレイン間に負荷電流が流れないので、ドレイン電圧ＶＤがほぼゼロになる。ドレイン電圧ＶＤがゼロになった場合は、その直前におけるドレイン電圧ＶＤの基準電圧Ｖ１に対する大小に関係なく、直ちにオペアンプ５２の出力がハイレベルからローレベルに変化し、ゲート電圧ＶＧが低電位へ向けて移行する。負荷１２への電源ラインに断線異常が生じている状況下においてゲート電圧ＶＧが低電位へ向けて移行する場合には、その後、ドレイン電圧ＶＤは昇圧されず、略ゼロに維持される。この場合、オペアンプ５２の出力およびＡＮＤ回路２６の出力は共にローレベルに維持されるので、ゲート電圧ＶＧの低下は継続され、その後、ゲート電圧ＶＧは基準電圧Ｖ２以下となる（時刻Ｔ１４）。
【００６９】
ゲート電圧ＶＧが基準電圧Ｖ２以下となると、監視回路１８のコンパレータ３２の出力がハイレベル信号となるので、駆動信号入力端子２７に供給される駆動信号がハイレベル信号である状況下においてはＡＮＤ回路３４の出力がハイレベル信号となる。この場合は、負荷１２への電源ラインに断線異常が生じたとして、制御ユニットにおいて異常処置が実行される。
【００７０】
すなわち、本実施例の異常検出装置によれば上記した第１実施例の異常検出装置と同様に、駆動信号入力端子２７に負荷１２を動作させるべくハイレベルの駆動信号が供給される状況下において、負荷１２への電源ラインに断線異常が生じていない場合はゲート電圧ＶＧが基準電圧Ｖ２を上回るように維持される一方、負荷１２への電源ラインに断線異常が生じている場合はゲート電圧ＶＧが基準電圧Ｖ２以下となる。このため、本実施例の異常検出装置によれば、駆動信号入力端子２７に供給する駆動信号をハイレベルからローレベルへ変化させることなく確実に、負荷１２への電源ラインに生ずる断線異常を検出することが可能となっている。
【００７１】
また、本実施例においては、負荷１２への電源ラインに断線異常が生ずると、その直前におけるドレイン電圧ＶＤの基準電圧Ｖ１に対して大きいか小さいかに関係なく、直ちにオペアンプ５２の出力がハイレベルからローレベルに変化し、ゲート電圧ＶＧが低電位へ向けて移行する。このため、本実施例の異常検出装置によれば、上記した第１実施例の異常検出装置と異なり、負荷１２への電源ラインの断線直前におけるドレイン電圧ＶＤの基準電圧Ｖ１に対する大小に関係なく、その断線が生じた後速やかにその断線異常を検出することが可能となっている。
【００７２】
尚、上記の第３実施例においては、オペアンプ５２が特許請求の範囲に記載した「電圧監視手段」に、ドレイン電圧制御回路５０が特許請求の範囲に記載した「制御手段」に、それぞれ相当している。
【００７３】
ところで、上記の第１乃至第３実施例においては、負荷１２の動作を制御するトランジスタとしてｎチャネル型ＭＯＳ−ＦＥＴを用いることとしているが、本発明はこれに限定されるものではなく、ｐチャネル型ＭＯＳ−ＦＥＴ等を用いる構成に適用することも可能である。
【００７４】
【発明の効果】
上述の如く、本発明によれば、負荷に電源供給がなされるようにスイッチングトランジスタへ向けて駆動信号が供給されている状況において、確実に負荷への電源ラインの断線異常を検出することができる。
【００７５】
また、請求項４記載の発明によれば、スイッチングトランジスタに生ずる発熱を抑制することができる。
【００７６】
また、請求項７記載の発明によれば、負荷への電源ラインに断線が生じた際に断線異常が生じていないと誤検出されるのを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例である異常検出装置を備えるシステムの構成図である。
【図２】図１に示すシステムの動作タイムチャートである。
【図３】本発明の第２実施例の異常検出装置を備えるシステムの構成図である。
【図４】本発明の第３実施例の異常検出装置を備えるシステムの構成図である。
【図５】図４に示すシステムの動作タイムチャートである。
【符号の説明】
１０ 電源端子
１２ 負荷
１４，４０ トランジスタ
１６，５０ ドレイン電圧制御回路
１８ 監視回路
２０ ドレイン端子
２２，３２ コンパレータ
２４ 遅延回路
２６，３４ ＡＮＤ回路
２８ 駆動回路
３０ ゲート端子
５２ オペアンプ
ＶＤ ドレイン電圧
ＶＧ ゲート電圧
【発明の属する技術分野】
本発明は、異常検出装置に係り、特に、負荷の異常状態の検出する異常検出装置に関する。
【０００２】
【従来の技術】
例えば、自動車には、モータや抵抗等の負荷が複数搭載されている。負荷への電気配線の断線等の異常が生じた場合には、これを早期に検出し、何らかの対策を講ずる必要がある。
【０００３】
負荷は一端が電源に接続され、他端が接地される。負荷と電源又は接地との間には、負荷の動作を制御するためのＭＯＳ−ＦＥＴ等のスイッチングトランジスタが介挿されている。このトランジスタが、ソース接地されたＭＯＳ−ＦＥＴである構成において、トランジスタのゲートに駆動信号が入力されると、トランジスタのソース・ドレイン間が導通し、負荷に電流が流れ、負荷が動作状態となる。この際、トランジスタのドレイン電圧（出力電圧）は接地電圧に向けて下がる。
【０００４】
一方かかる構成において、配線が断線すると、電源電圧がトランジスタに供給されなくなるため、出力電圧は０Ｖになる。特開平７−２６１８３７号に開示される如き従来の断線検出装置において、配線が断線したときの異常判定は、トランジスタの出力電圧をモニタし、出力電圧が“０”になるか否かに基づいて行われる。しかしながら、トランジスタに駆動信号が供給された時の出力電圧と断線時の出力電圧との差が小さいため、かかる手法では断線判定が困難である。
【０００５】
そこで、従来のものでは、断線を判定するために、一旦駆動信号を反転側にすることが考えられる。つまり、駆動信号が反転すると、断線時には出力電圧が０Ｖである一方、正常時には出力電圧が高くなるので、出力電圧の変化をモニタすることによって断線の判定が可能となる。
【０００６】
【発明が解決しようとする課題】
しかしながら、かかる手法により断線異常を判定するためには、駆動信号をハイレベルからローレベル、又は、ローレベルからハイレベルへ定期的に変化させる必要がある。このため、かかる手法では、駆動信号を変化させることなく断線異常判定ができないこととなる。
【０００７】
本発明は、上述の点に鑑みてなされたものであり、負荷に電源供給がなされるようにスイッチングトランジスタへ向けて駆動信号が供給されている状況において、確実に断線異常を検出する異常検出装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的は、スイッチングトランジスタにより電源制御される負荷への電源ラインの断線異常を検出する異常検出装置において、
前記スイッチングトランジスタの、前記負荷に接続する負荷側端子に生ずる負荷側電圧を監視する第１の電圧監視手段と、
前記負荷に電源供給がなされるように前記スイッチングトランジスタへ向けて駆動信号が供給されている状況において、前記第１の電圧監視手段の監視結果に基づく前記負荷側電圧が基準電圧を下回った或いは上回った後、該負荷側電圧が前記基準電圧に達するように前記スイッチングトランジスタの、駆動信号が入力され得る入力端子に生ずる駆動端子電圧を制御する制御手段と、
前記制御手段により制御される前記駆動端子電圧を監視する第２の電圧監視手段と、
前記負荷に電源供給がなされるように前記スイッチングトランジスタへ向けて駆動信号が供給されている状況において、前記第２の電圧監視手段の監視結果に基づいて前記断線異常を検出する異常検出手段と、
を備えることを特徴とする異常検出装置により達成される。
【０００９】
本発明において、負荷に電源供給がなされるようにスイッチングトランジスタへ向けて駆動信号が供給されている状況において、そのスイッチングトランジスタの負荷側端子に生ずる負荷側電圧が基準電圧を下回った或いは上回った後、その負荷側端子が基準電圧に達するようにそのスイッチングトランジスタの入力端子に生ずる駆動端子電圧が制御される。また、この駆動端子電圧が監視される。負荷への電源ラインに断線が生ずると、スイッチングトランジスタの負荷側電圧は接地電圧又は電源電圧に維持され、上記した制御は行えない。本発明においては、負荷に電源供給がなされるようにスイッチングトランジスタへ向けて駆動信号が供給されている状況において、駆動端子電圧の監視結果に基づいて断線異常が検出される。従って、本発明によれば、負荷に電源供給がなされるようにスイッチングトランジスタへ向けて駆動信号が供給されている状況において、確実に負荷への電源ラインの断線異常を検出することができる。
【００１０】
また、前記第１の電圧監視手段は、前記負荷側電圧を前記基準電圧と比較し、該比較結果に応じた信号を出力する第１のコンパレータを有することとしてもよい。
【００１１】
本発明において、第１の電圧監視手段の第１のコンパレータは、スイッチングトランジスタの負荷側電圧を基準電圧と比較する。スイッチングトランジスタの負荷側電圧は、負荷に電源供給がなされるように駆動信号が供給されている状況において基準電圧を下回った或いは上回った後にその基準電圧に達するように制御される一方、電源ラインの断線が生じた場合は接地電圧又は電源電圧に維持される。従って、所定条件が満たされなくなった後のスイッチングトランジスタの負荷側電圧を基準電圧と比較すれば、電源ラインの断線異常を検出できる。
【００１２】
また、前記スイッチングトランジスタは、前記負荷に電源供給がなされるように駆動信号が供給され、かつ、前記第１のコンパレータの出力が前記負荷側電圧が前記基準電圧以上である或いは以下である場合に出力されるハイレベル信号である場合に導通することとしてもよい。
【００１３】
本発明において、スイッチングトランジスタは、負荷に電源供給がなされるように駆動信号が供給されていても、第１のコンパレータから所定信号が出力されない場合は導通されない。電源ラインの断線が生じた場合、スイッチングトランジスタの負荷側電圧は接地電圧又は電源電圧に維持される。従って、第１のコンパレータの出力を断線時に所定信号とならないように設定すれば、負荷に電源供給がなされるように駆動信号が供給されている状況において確実に断線異常を検出できる。
【００１４】
また、前記制御手段は、前記第１のコンパレータの出力端子に接続し、該第１のコンパレータの出力が前記ハイレベル信号から前記負荷側電圧が前記基準電圧を下回る或いは上回る場合に出力されるローレベル信号へ変化した際に出力をハイレベル信号からローレベル信号へ切り替えると共に、該第１のコンパレータの出力が前記ローレベル信号から前記ハイレベル信号へ変化した際に出力をローレベル信号からハイレベル信号へ切り替え、その後、所定期間だけハイレベル信号に維持する遅延回路を有し、
前記スイッチングトランジスタは、前記負荷に電源供給がなされるように駆動信号が供給され、かつ、前記遅延回路の出力がハイレベル信号である場合に導通することとしてもよい。
【００１５】
本発明において、コンパレータの出力に接続し、コンパレータの出力が所定信号から他の信号へ変化した後、所定期間だけ出力を所定の状態に維持する遅延回路が設けられている。かかる構成においては、コンパレータ出力が他の信号となっても、遅延回路の出力が所定期間だけ所定の状態に維持されるので、低電位の作用した状態でスイッチングトランジスタの導通が継続され得る。このため、スイッチングトランジスタに生ずる発熱を抑制できる。
【００１６】
また、前記第１の電圧監視手段は、反転入力端子に前記基準電圧が供給され、非反転入力端子に前記負荷側電圧が供給される演算増幅器を有することとしてもよい。
【００１７】
本発明において、演算増幅器は、スイッチングトランジスタの負荷側電圧と基準電圧との差圧に応じた信号を出力する。スイッチングトランジスタの負荷側電圧は、負荷に電源供給がなされるように駆動信号が供給されている状況において基準電圧を下回った或いは上回った後にその基準電圧に達するように制御される一方、電源ラインの断線が生じた場合は接地電圧又は電源電圧に維持される。従って、所定条件が満たされなくなった後のスイッチングトランジスタの負荷側電圧を基準電圧と比較すれば、電源ラインの断線異常を検出できる。
【００１８】
また、前記第２の電圧監視手段は、前記制御手段により制御される前記駆動端子電圧を所定電圧と比較する第２のコンパレータを有し、
前記異常検出手段は、前記負荷に電源供給がなされるように前記スイッチングトランジスタへ向けて駆動信号が供給されている状況において、前記第２のコンパレータの出力に応じて異常出力する異常出力回路を有することとしてもよい。
【００１９】
本発明において、第２のコンパレータはスイッチングトランジスタの駆動端子電圧を所定電圧と比較する。スイッチングトランジスタは、駆動端子電圧に応じて導通遮断する。電源ラインの断線が生じた場合、スイッチングトランジスタの負荷側電圧は接地電圧又は電源電圧に維持される。この際、スイッチングトランジスタの駆動端子電圧は何れかの状態へ向けて移行する。従って、スイッチングトランジスタの駆動端子電圧を所定電圧と比較すれば、負荷に電源供給がなされるように駆動信号が供給されている状況において確実に断線異常を検出できる。
【００２０】
また、ソース−ドレインが前記スイッチングトランジスタのソース−ドレインに並列になるように設けられ、前記負荷に電源供給がなされるように前記駆動信号が供給される場合に導通する分流用トランジスタを備えることとしてもよい。
【００２１】
本発明において、スイッチングトランジスタに並列接続された分流用トランジスタが設けられる。かかる構成においては、配線断線時に微小な電流が流れた場合、その電流はスイッチングトランジスタと分流用トランジスタに分流される。すなわち、スイッチングトランジスタに流れる負荷電流は小さくなり、スイッチングトランジスタのオン電圧は小さくなる。このため、本発明によれば、負荷への電源ラインに断線が生じた際に断線異常が生じていないと誤検出されるのを抑制することができる。
【００２２】
【発明の実施の形態】
図１は、本発明の第１実施例である異常検出装置を備えるシステムの構成図を示す。図１に示すシステムは、電源１０、負荷１２、トランジスタ１４、ドレイン電圧制御回路１６、及び監視回路１８より構成されている。負荷１２は、例えば、車両に搭載されるモータやランプ等の、電源供給により動作する機器である。また、トランジスタ１４はｎチャネル型ＭＯＳ−ＦＥＴであり、負荷１２の動作を制御するために設けられている。負荷１２の一端には電源１０が接続されている。負荷１２の他端には、トランジスタ１４のドレイン端子が接続されている。また、トランジスタ１４のソース端子は、接地されている。
【００２３】
ドレイン電圧制御回路１６は、負荷１２が動作するようにトランジスタ１４のゲートに駆動信号が供給される状況下においてドレイン電圧ＶＤを所定条件が満たされるように制御する回路である。ドレイン電圧制御回路１６は、コンパレータ２２、遅延回路２４、ＡＮＤ回路２６、及び駆動回路２８により構成されている。
【００２４】
コンパレータ２２の非反転入力端子には、トランジスタ１４のドレイン端子２０が接続されている。また、コンパレータ２２の反転入力端子には、接地電圧を超える基準電圧Ｖ１が供給されている。尚、本実施例において、基準電圧Ｖ１は、電源電圧が所定電位を超える状況下においてトランジスタ１４に所定レベルを超えるゲート電圧が供給される際に生ずるドレイン電圧ＶＤと接地電圧との間の所定電位に設定される。コンパレータ２２は、ドレイン電圧ＶＤが基準電圧Ｖ１以上である場合にはハイレベル信号を出力し、基準電圧Ｖ１を下回る場合にローレベル信号を出力する。
【００２５】
コンパレータ２２の出力端子には、遅延回路２４が接続されている。遅延回路２４は、常態でハイレベル信号を出力し、コンパレータ２２からの入力信号がハイレベルからローレベルへ変化した際にハイレベル信号からローレベル信号へ出力を切り替えると共に、コンパレータ２２からの入力信号がローレベルからハイレベルへ変化した際に出力をローレベル信号からハイレベル信号へ切り替え、その後、入力がローレベルに変化しても所定時間τだけ出力をハイレベル信号に維持する。
【００２６】
遅延回路２４の出力端子には、ＡＮＤ回路２６の第１入力端子が接続されている。また、ＡＮＤ回路２６の第２入力端子は、負荷１２の動作を制御する制御信号としての駆動信号が供給される駆動信号入力端子２７に接続されている。すなわち、ＡＮＤ回路２６には、遅延回路２４の出力信号と負荷１２への駆動信号とが入力される。ＡＮＤ回路２６は、遅延回路２４の出力信号および負荷１２への駆動信号の双方がハイレベル状態にある場合にハイレベル信号を出力し、両信号の少なくとも一方がローレベル状態にある場合にローレベル信号を出力する。ＡＮＤ回路２６の出力端子は、駆動回路２８を介して上記したトランジスタ１４のゲート３０に接続されている。
【００２７】
監視回路１８は、負荷１２への電源ライン、具体的には、負荷１２と電源１０との間および負荷１２とトランジスタ１４との間の配線の断線を検出する回路である。監視回路１８は、コンパレータ３２とＡＮＤ回路３４とにより構成されている。コンパレータ３２の非反転入力端子は、ゲート端子３０に接続されている。また、コンパレータ３２の反転入力端子には、基準電圧Ｖ２が供給されている。基準電圧Ｖ２は、ＡＮＤ回路２６の出力がハイレベル信号である状況下において所定の電源電圧低下が生じた際にゲート端子３０に現れ得るゲート電位ＶＧよりも低い値に設定されている。コンパレータ３２は、ゲート電圧ＶＧが基準電圧Ｖ２以下である場合にはハイレベル信号を出力し、基準電圧Ｖ２を上回る場合にはローレベル信号を出力する。
【００２８】
コンパレータ３２の出力端子には、ＡＮＤ回路３４の第１入力端子が接続されている。また、ＡＮＤ回路３４の第２入力端子は、上記した駆動信号入力端子２７に接続されている。すなわち、ＡＮＤ回路３４には、コンパレータ３２の出力信号と負荷１２への駆動信号とが入力される。ＡＮＤ回路３４は、コンパレータ３２の出力信号および負荷１２への駆動信号が共にハイレベル状態にある場合にハイレベル信号を出力し、両信号の少なくとも一方がローレベル状態にある場合にローレベル信号を出力する。ＡＮＤ回路３４の出力端子は、制御ユニットに接続されている。この制御ユニットは、ＡＮＤ回路３４の出力がハイレベル信号である場合に、負荷１２への電源ラインに断線異常が生じたとして、音声ガイドやランプ点灯等の異常処置を行う。
【００２９】
次に、図２を参照して、図１に示すシステムの動作について説明する。
【００３０】
図２は、図１に示すシステムの動作タイムチャートを示している。尚、図２において、同図（ａ）は電源１０の電源電圧を、（ｂ）は駆動信号入力端子２７に供給される駆動信号を、（ｃ）は負荷１２に流れる負荷電流を、（ｄ）はトランジスタ１４のドレイン電圧ＶＤを、（ｅ）は遅延回路２４の出力信号を、（ｆ）はゲート電圧ＶＧを、また、（ｇ）はＡＮＤ回路３４の出力信号を、それぞれ示している。
【００３１】
本実施例のシステムにおいて、負荷１２の動作が停止される際は、駆動信号入力端子２７にローレベルの駆動信号が供給される。駆動信号入力端子２７に供給される駆動信号がローレベルであると、ＡＮＤ回路２６の出力はローレベルであり、ゲート電圧ＶＧは低電位であるので、トランジスタ１４のソース・ドレイン間は遮断される。トランジスタ１４のソース・ドレイン間が導通しない場合は、負荷１２の両端に電圧が作用しないので、負荷１２の動作は停止される。また、この場合は、ＡＮＤ回路３４がハイレベル信号を出力しないので、制御ユニットにおいて異常処置が実行されることはない。
【００３２】
トランジスタ１４のソース・ドレイン間が導通しない場合、ドレイン電圧ＶＤは電源電圧近傍であり、基準電圧Ｖ１よりも高いので、コンパレータ２２の出力はハイレベルであり、遅延回路２４の出力はハイレベルである。かかる状態で負荷１２を動作すべく駆動信号入力端子２７に供給される駆動信号がローレベルからハイレベルへ変化すると、ＡＮＤ回路２６の第１及び第２入力端子の双方にハイレベル信号が入力されるので、ＡＮＤ回路２６の出力がハイレベルとなる。この場合には、ゲート電圧ＶＧが高電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通する。このソース・ドレイン間が導通する場合は、負荷１２の両端に電源電圧が作用するので、負荷１２が動作状態となる。
【００３３】
電源電圧が所定電位以上である状況下においてソース・ドレイン間が導通する場合（時刻Ｔ１）は、トランジスタ１４のドレインに、該トランジスタ１４のオン抵抗に応じた上記した基準電圧Ｖ１以上のドレイン電圧ＶＤが現れる。この場合は、コンパレータ２２の出力がハイレベルに維持され、遅延回路２４の出力もハイレベルに維持される。
【００３４】
一方、トランジスタ１４のソース・ドレイン間が導通する状況下において電源電圧が温度変化等に起因して所定電位よりも低くなる場合（時刻Ｔ２）は、負荷電流が通常時に比して小さくなるので、トランジスタ１４のドレインに、基準電圧Ｖ１よりも低いドレイン電圧ＶＤが現れる。この場合には、コンパレータ２２の出力がローレベルに変化し、遅延回路２４の出力もローレベルに変化する。遅延回路２４の出力がローレベルへと変化すると、駆動信号入力端子２７に供給される駆動信号がハイレベルであっても、ＡＮＤ回路２６の出力がローレベルに変化する。この場合には、ゲート電圧ＶＧが低電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通し難くなる。トランジスタ１４のソース・ドレイン間が導通し難くなると、その直後、ドレイン電圧ＶＤが電源電圧へ向けて昇圧される。
【００３５】
トランジスタ１４のソース・ドレイン間が導通し難くなった後、ドレイン電圧ＶＤが低電圧側から基準電圧Ｖ１に達する（時刻Ｔ３）と、コンパレータ２２の出力がローレベルからハイレベルに変化し、遅延回路２４の出力もローレベルからハイレベルに変化する。遅延回路２４の出力がハイレベルへ変化すると、駆動信号入力端子２７に供給される駆動信号がハイレベルである状況下において、ＡＮＤ回路２６の出力がハイレベルに変化する。この場合には、ゲート電圧ＶＧの低下が停止され、その電圧ＶＧが高電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通し易くなる。トランジスタ１４のソース・ドレイン間が導通し易くなると、ドレイン電圧ＶＤは、その直後、基準電圧Ｖ１よりも低い電位へ向けて降圧され、その電位に達した後に維持される（時刻Ｔ４）。
【００３６】
上記の如く、遅延回路２４は、出力をローレベルからハイレベルへ切り替えた後に入力がローレベルに変化しても、その後所定時間τだけ出力をハイレベルに維持する。このため、ドレイン電圧ＶＤが基準電圧Ｖ１よりも低い状態から基準電圧に達し、その後、その基準電圧から接地電圧へ向けて降圧されることにより、コンパレータ２２の出力がハイレベルからローレベルに変化した場合にも、その後所定時間τだけ、ＡＮＤ回路２６の出力はハイレベルに維持され、ゲート電圧ＶＧは高電位に維持されると共に、ドレイン電圧ＶＤは基準電圧Ｖ１よりも低い状態に維持される。
【００３７】
また、上記した所定時間τが経過する（時刻Ｔ５）と、遅延回路２４の出力がハイレベルからローレベルに変化する。この場合は、駆動信号入力端子２７に供給される駆動信号がハイレベルであっても、ゲート電圧ＶＧが低電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通し難くなり、ドレイン電圧ＶＤが電源電圧へ向けて再び昇圧される。そして、以降は、上記時刻Ｔ３〜Ｔ５までに行われた動作が繰り返し実行される。
【００３８】
このように、本実施例のシステムにおいて、ドレイン電圧制御回路１６は、駆動信号入力端子２７に供給される駆動信号が負荷１２を動作させるためのハイレベル信号である状況下、ドレイン電圧ＶＤが基準電圧Ｖ１以上である場合には、その状態を維持する一方、ドレイン電圧ＶＤが基準電圧Ｖ１を下回る場合には、所定期間τごとに基準電圧Ｖ１が実現されるようにドレイン電圧ＶＤを制御する。
【００３９】
負荷１２への電源ラインに断線異常が生じていない場合は、少なくとも所定期間τごとにドレイン電圧ＶＤが基準電圧Ｖ１に達する。この場合、ゲート電圧ＶＧは、駆動信号入力端子２７に供給される駆動信号がハイレベル信号である状況下において、上記した基準電圧Ｖ２を上回るものとなる。ゲート電圧ＶＧが基準電圧Ｖ２を上回る場合は、監視回路１８のＡＮＤ回路３４がハイレベル信号を出力しないので、制御ユニットにおいて異常処理が実行されることはない。
【００４０】
一方、負荷１２への電源ラインに断線異常が生ずると、トランジスタ１４のソース・ドレイン間に負荷電流が流れないので、ドレイン電圧ＶＤがほぼゼロになる。ドレイン電圧ＶＤが基準電圧Ｖ１以上である状態、すなわち、電源電圧が所定電位以上である状態からドレイン電圧ＶＤがほぼゼロになった場合は、直ちに遅延回路２４の出力がハイレベルからローレベルに変化し、ゲート電圧ＶＧが低電位（接地レベル）へ向けて移行する。また、ドレイン電圧ＶＤが基準電圧Ｖ１を下回る状態、すなわち、電源電圧が所定電位を下回る状態からドレイン電圧ＶＤがほぼゼロになった場合（時刻Ｔ７）も、その後、遅延回路２４による所定時間τが経過する（時刻Ｔ８）と、遅延回路２４の出力がハイレベルからローレベルに変化し、ゲート電圧ＶＧが低電位（接地レベル）へ向けて移行する。
【００４１】
負荷１２への電源ラインに断線異常が生じている状況下においてゲート電圧ＶＧが低電位へ向けて移行する場合には、その後、ドレイン電圧ＶＤは上昇されず、ほぼゼロに維持されるため、コンパレータ２２の出力および遅延回路２４の出力は共にローレベルに維持される。この場合、ＡＮＤ回路２６の出力はローレベルに維持されるので、ゲート電圧ＶＧの低下は継続され、その後、ゲート電圧ＶＧは基準電圧Ｖ２以下となる（時刻Ｔ９）。
【００４２】
ゲート電圧ＶＧが基準電圧Ｖ２以下となると、コンパレータ３２の出力がハイレベル信号となるので、駆動信号入力端子２７に供給される駆動信号がハイレベル信号である状況下においてはＡＮＤ回路３４の出力がハイレベル信号となる。この場合は、負荷１２への電源ラインに断線異常が生じたとして、制御ユニットにおいて異常処置が実行される。
【００４３】
すなわち、本実施例の異常検出装置によれば、駆動信号入力端子２７に負荷１２を動作させるべくハイレベルの駆動信号が供給される状況下において、負荷１２への電源ラインに断線異常が生じていない場合はゲート電圧ＶＧが基準電圧Ｖ２を上回るように維持される一方、負荷１２への電源ラインに断線異常が生じている場合はゲート電圧ＶＧが基準電圧Ｖ２以下となる。このため、本実施例の異常検出装置によれば、駆動信号入力端子２７に供給する駆動信号をハイレベルからローレベルへ変化させることなく確実に、負荷１２への電源ラインに生ずる断線異常を検出することが可能となっている。
【００４４】
また、本実施例においては、ドレイン電圧制御回路１６に、出力をローレベルからハイレベルへ切り替えた後に入力がローレベルへ変化しても、その後所定時間τだけ出力をハイレベルに維持する遅延回路２４が設けられている。かかる構成においては、遅延回路２４が設けられていない構成に比して、ドレイン電圧ＶＤが基準電圧Ｖ１を下回る期間が長くなり得る。このため、本実施例の異常検出装置によれば、ドレイン電圧ＶＤの作用により生ずるスイッチングトランジスタの発熱を抑制することが可能となっている。
【００４５】
尚、上記の第１実施例においては、コンパレータ２２が特許請求の範囲に記載した「電圧監視手段」に、ドレイン電圧制御回路１６が特許請求の範囲に記載した「制御手段」に、監視回路１８が特許請求の範囲に記載した「異常検出手段」に、ＡＮＤ回路３４が特許請求の範囲に記載した「異常出力回路」に、それぞれ相当している。
【００４６】
ところで、上記の第１実施例においては、基準電圧Ｖ１を、電源電圧が所定電位以上である場合にトランジスタ１４のドレインに現れ得るドレイン電圧ＶＤの下限値に設定することとしているが、下限値に限らず、接地電圧を超える値に設定されていればよい。但し、この基準電圧Ｖ１は、ゲート電圧ＶＧの基準電圧Ｖ２との関係を考慮して、許容範囲内の電源電圧変動が生じた場合にも、負荷１２への断線異常が生じていない状況下においてゲート電圧ＶＧが基準電圧Ｖ２を下回らないように設定される。
【００４７】
次に、図３を参照して、本発明の第２実施例について説明する。
【００４８】
図３は、本実施例の異常検出装置を備えるシステムの構成図を示す。尚、図３において、上記図１に示す構成部分と同一の部分については、同一の符号を付してその説明を省略する。
【００４９】
本実施例のシステムは、トランジスタ１４に並列に設けられたｎチャネル型ＭＯＳ−ＦＥＴ（以下、単にトランジスタ４０と称す）を有している。すなわち、トランジスタ４０のドレイン端子は負荷１２に接続されており、両トランジスタ１４及び４０のドレイン端子は互いに接続されている。また、トランジスタ４０のソース端子は接地されている。また、トランジスタ４０は、駆動信号入力端子２７に供給される駆動信号のレベルに応じてソース・ドレイン間を導通させる。トランジスタ４０は、同一条件下において上記したトランジスタ１４のオン抵抗に比べて大きなオン抵抗を有するように構成されている。
【００５０】
本実施例のシステムにおいても、上記第１実施例のシステムの動作と同様の動作が行われる。すなわち、駆動信号入力端子２７に供給される駆動信号が負荷１２を動作させるためのハイレベル信号である状況下、ドレイン電圧ＶＤが基準電圧Ｖ１以上である場合にはその状態が維持される一方、ドレイン電圧ＶＤが基準電圧Ｖ１を下回る場合には所定期間τごとに基準電圧Ｖ１が実現されるようにドレイン電圧ＶＤが制御される。
【００５１】
ところで、負荷１２への電源ラインに断線異常が生じている場合には、トランジスタ１４のソース・ドレイン間に電流が流れないので、ドレイン電圧ＶＤがゼロになる。この場合は、ドレイン電圧ＶＤが昇圧されないので、ゲート電圧ＶＧが基準電圧Ｖ２以下となり、かかる断線異常が検出される。しかしながら、断線異常に起因してゲート電圧ＶＧが低下する過程においてトランジスタ１４のソース・ドレイン間に電流が流れることがある。ゲート電圧ＶＧの低下によりトランジスタ１４のオン抵抗が大きい状況下においてかかる電流が流れると、ドレイン電圧ＶＤが基準電圧Ｖ１以上となる事態が生じ、ゲート電圧ＶＧの低下が停止されるおそれがある。従って、負荷１２への電源ラインに断線異常が生じている場合に確実にその断線異常を検出するためには、断線が生じた後にゲート電圧ＶＧの低下が継続されると共に、ドレイン電圧ＶＤが基準電圧Ｖ１を下回るようにトランジスタ１４のソース・ドレイン間の電流を低減する必要がある。
【００５２】
これに対して、本実施例のシステムにおいては、トランジスタ１４に並列にトランジスタ４０が設けられている。かかる構成においては、負荷１２への電源ラインに断線異常が生じた場合、電流がトランジスタ１４側だけでなくトランジスタ４０側にも流れ、トランジスタ１４側とトランジスタ４０側とに分流される。すなわち、トランジスタ１４に並列にトランジスタ４０が設けられていない構成に比べて、トランジスタ１４のソース・ドレイン間に流れる電流量が低減される。この電流量が小さくなると、ゲート電圧ＶＧの低下によりトランジスタ１４のオン抵抗が大きくてもドレイン電圧ＶＤが基準電圧Ｖ１以上になり難いため、ゲート電圧ＶＧの低下が継続する可能性が高くなる。従って、本実施例の異常検出装置によれば、負荷１２への電源ラインに断線異常が生じているにもかかわらず断線異常が検出されない事態を抑制することができ、かかる断線異常検出の信頼性の向上を図ることが可能となっている。
【００５３】
また、トランジスタ１４のソース・ドレイン間に流れる電流量が小さくなる場合は、ドレイン電圧ＶＤが高くなり難い。このため、本実施例の構成によれば、コンパレータ２２の基準電圧Ｖ１を、トランジスタ１４に並列にトランジスタ４０が設けられていない構成に比して小さく設定することが可能となっている。
【００５４】
尚、上記の第２実施例においては、トランジスタ４０が特許請求の範囲に記載した「分流用トランジスタ」に相当している。
【００５５】
次に、図４及び図５を参照して、本発明の第３実施例について説明する。
【００５６】
図４は、本実施例の異常検出装置を備えるシステムの構成図を示す。尚、図４において、上記図１に示す構成部分と同一の部分については、同一の符号を付してその説明を省略する。
【００５７】
本実施例のシステムは、上記図１に示す構成において、ドレイン電圧制御回路１６に代えてドレイン電圧制御回路５０を用いることにより実現される。ドレイン電圧制御回路５０は、駆動信号入力端子２７にハイレベルの駆動信号が供給される状況下においてトランジスタ１４のドレイン電圧ＶＤを一定に維持する回路である。
【００５８】
ドレイン電圧制御回路５０は、オペアンプ５２及びＡＮＤ回路２６により構成されている。オペアンプ５２の非反転入力端子には、トランジスタ１４のドレイン端子２０が接続されている。また、オペアンプ５２の反転入力端子には、基準電圧Ｖ１が供給されている。オペアンプ５２は、ドレイン電圧ＶＤと基準電圧Ｖ１との差圧に応じた信号を出力する。オペアンプ５２の出力端子には、ＡＮＤ回路２６の第１入力端子が接続されている。ＡＮＤ回路２６は、駆動信号入力端子２７に供給される駆動信号がハイレベル信号であり、かつ、オペアンプ５２の出力が所定レベル以上である場合にハイレベル信号を出力する一方、駆動信号がローレベル信号である、或いは、オペアンプ出力が所定レベルに満たない場合にローレベル信号を出力する。
【００５９】
次に、図５を参照して、図４に示すシステムの動作について説明する。
【００６０】
図５は、図４に示すシステムの動作タイムチャートを示している。尚、図５において、同図（ａ）は電源１０の電源電圧を、（ｂ）は駆動信号入力端子２７に供給される駆動信号を、（ｃ）は負荷１２に流れる負荷電流を、（ｄ）はトランジスタ１４のドレイン電圧ＶＤを、（ｅ）はゲート電圧ＶＧを、また、（ｆ）はＡＮＤ回路３４の出力信号を、それぞれ示している。
【００６１】
本実施例のシステムにおいて、駆動信号入力端子２７にローレベルの駆動信号が供給される場合、ＡＮＤ回路２６の出力はローレベルであり、ゲート電圧ＶＧは低電位であるので、トランジスタ１４のソース・ドレイン間は遮断される。このため、かかる場合は、負荷１２の両端に電圧が作用しないので、負荷１２の動作は停止されると共に、ＡＮＤ回路３４の出力がローレベルになるので、制御ユニットにおいて異常処置が実行されることはない。
【００６２】
トランジスタ１４のソース・ドレイン間が導通しない場合、ドレイン電圧ＶＤは電源電圧近傍であり、基準電圧Ｖ１よりも高いので、オペアンプ５２の出力はレベルの大きな信号である。かかる状態で駆動信号入力端子２７に供給される駆動信号がローレベルからハイレベルへ変化すると、ＡＮＤ回路２６の第１及び第２入力端子の双方にハイレベル信号が入力されるので、ＡＮＤ回路２６の出力がハイレベルとなる。この場合には、ゲート電圧ＶＧが高電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通し、負荷１２が動作状態となる。
【００６３】
電源電圧が所定電位以上である状況下においてソース・ドレイン間が導通する場合（時刻Ｔ１１）は、トランジスタ１４のドレインに、該トランジスタ１４のオン抵抗に応じた上記した基準電圧Ｖ１以上のドレイン電圧ＶＤが現れる。この場合は、オペアンプ５２の出力が所定レベル以上に維持される。
【００６４】
一方、トランジスタ１４のソース・ドレイン間が導通する状況下において電源電圧が温度変化等に起因して所定電位よりも低くなる場合（時刻Ｔ１２）は、負荷電流が通常時に比して小さくなるので、ドレイン電圧ＶＤが基準電圧Ｖ１よりも低い電圧へ向けて低下する。かかる事態が生ずると、その低下が生じた時点でオペアンプ５２の出力が所定レベルを下回る。この場合には、ＡＮＤ回路２６の出力がローレベルに変化することでゲート電圧ＶＧが低電位へ向けて移行し、トランジスタ１４のソース・ドレイン間が導通し難くなる。
【００６５】
トランジスタ１４のソース・ドレイン間が導通し難くなると、ドレイン電圧ＶＤが昇圧傾向となる。ドレイン電圧ＶＤが基準電圧Ｖ１に達すると、オペアンプ出力が所定レベル以上となり、ＡＮＤ回路２６の出力がハイレベルに変化する。この場合は、ゲート電圧ＶＧが高電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通し易くなり、ドレイン電圧ＶＤが基準電圧Ｖ１よりも低い電圧へ向けて降圧される。そして、以後は同様にドレイン電圧ＶＤに応じてトランジスタ１４のソース・ドレイン間の導通が制御される。
【００６６】
このように、本実施例のシステムにおいて、ドレイン電圧制御回路５０は、駆動信号入力端子２７に供給される駆動信号が負荷１２を動作させるためのハイレベル信号である状況下、ドレイン電圧ＶＤが基準電圧Ｖ１以上である場合には、その状態を維持する一方、ドレイン電圧ＶＤが基準電圧Ｖ１を下回るような場合にはドレイン電圧ＶＤが基準電圧Ｖ１に維持されるようにフィードバック制御を実行する。
【００６７】
負荷１２への電源ラインに断線異常が生じていない場合は、ドレイン電圧ＶＤが基準電圧Ｖ１以上に維持される。この場合、ゲート電圧ＶＧは、駆動信号入力端子２７にハイレベルの駆動信号が供給される状況下において、上記した基準電圧Ｖ２を上回るものとなる。従って、かかる場合は、監視回路１８のＡＮＤ回路３４がハイレベル信号を出力しないので、制御ユニットにおいて異常処理が実行されることはない。
【００６８】
一方、負荷１２への電源ラインに断線異常が生ずる（時刻Ｔ１３）と、トランジスタ１４のソース・ドレイン間に負荷電流が流れないので、ドレイン電圧ＶＤがほぼゼロになる。ドレイン電圧ＶＤがゼロになった場合は、その直前におけるドレイン電圧ＶＤの基準電圧Ｖ１に対する大小に関係なく、直ちにオペアンプ５２の出力がハイレベルからローレベルに変化し、ゲート電圧ＶＧが低電位へ向けて移行する。負荷１２への電源ラインに断線異常が生じている状況下においてゲート電圧ＶＧが低電位へ向けて移行する場合には、その後、ドレイン電圧ＶＤは昇圧されず、略ゼロに維持される。この場合、オペアンプ５２の出力およびＡＮＤ回路２６の出力は共にローレベルに維持されるので、ゲート電圧ＶＧの低下は継続され、その後、ゲート電圧ＶＧは基準電圧Ｖ２以下となる（時刻Ｔ１４）。
【００６９】
ゲート電圧ＶＧが基準電圧Ｖ２以下となると、監視回路１８のコンパレータ３２の出力がハイレベル信号となるので、駆動信号入力端子２７に供給される駆動信号がハイレベル信号である状況下においてはＡＮＤ回路３４の出力がハイレベル信号となる。この場合は、負荷１２への電源ラインに断線異常が生じたとして、制御ユニットにおいて異常処置が実行される。
【００７０】
すなわち、本実施例の異常検出装置によれば上記した第１実施例の異常検出装置と同様に、駆動信号入力端子２７に負荷１２を動作させるべくハイレベルの駆動信号が供給される状況下において、負荷１２への電源ラインに断線異常が生じていない場合はゲート電圧ＶＧが基準電圧Ｖ２を上回るように維持される一方、負荷１２への電源ラインに断線異常が生じている場合はゲート電圧ＶＧが基準電圧Ｖ２以下となる。このため、本実施例の異常検出装置によれば、駆動信号入力端子２７に供給する駆動信号をハイレベルからローレベルへ変化させることなく確実に、負荷１２への電源ラインに生ずる断線異常を検出することが可能となっている。
【００７１】
また、本実施例においては、負荷１２への電源ラインに断線異常が生ずると、その直前におけるドレイン電圧ＶＤの基準電圧Ｖ１に対して大きいか小さいかに関係なく、直ちにオペアンプ５２の出力がハイレベルからローレベルに変化し、ゲート電圧ＶＧが低電位へ向けて移行する。このため、本実施例の異常検出装置によれば、上記した第１実施例の異常検出装置と異なり、負荷１２への電源ラインの断線直前におけるドレイン電圧ＶＤの基準電圧Ｖ１に対する大小に関係なく、その断線が生じた後速やかにその断線異常を検出することが可能となっている。
【００７２】
尚、上記の第３実施例においては、オペアンプ５２が特許請求の範囲に記載した「電圧監視手段」に、ドレイン電圧制御回路５０が特許請求の範囲に記載した「制御手段」に、それぞれ相当している。
【００７３】
ところで、上記の第１乃至第３実施例においては、負荷１２の動作を制御するトランジスタとしてｎチャネル型ＭＯＳ−ＦＥＴを用いることとしているが、本発明はこれに限定されるものではなく、ｐチャネル型ＭＯＳ−ＦＥＴ等を用いる構成に適用することも可能である。
【００７４】
【発明の効果】
上述の如く、本発明によれば、負荷に電源供給がなされるようにスイッチングトランジスタへ向けて駆動信号が供給されている状況において、確実に負荷への電源ラインの断線異常を検出することができる。
【００７５】
また、請求項４記載の発明によれば、スイッチングトランジスタに生ずる発熱を抑制することができる。
【００７６】
また、請求項７記載の発明によれば、負荷への電源ラインに断線が生じた際に断線異常が生じていないと誤検出されるのを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例である異常検出装置を備えるシステムの構成図である。
【図２】図１に示すシステムの動作タイムチャートである。
【図３】本発明の第２実施例の異常検出装置を備えるシステムの構成図である。
【図４】本発明の第３実施例の異常検出装置を備えるシステムの構成図である。
【図５】図４に示すシステムの動作タイムチャートである。
【符号の説明】
１０ 電源端子
１２ 負荷
１４，４０ トランジスタ
１６，５０ ドレイン電圧制御回路
１８ 監視回路
２０ ドレイン端子
２２，３２ コンパレータ
２４ 遅延回路
２６，３４ ＡＮＤ回路
２８ 駆動回路
３０ ゲート端子
５２ オペアンプ
ＶＤ ドレイン電圧
ＶＧ ゲート電圧
Claims (7)
- スイッチングトランジスタにより電源制御される負荷への電源ラインの断線異常を検出する異常検出装置において、
前記スイッチングトランジスタの、前記負荷に接続する負荷側端子に生ずる負荷側電圧を監視する第１の電圧監視手段と、
前記負荷に電源供給がなされるように前記スイッチングトランジスタへ向けて駆動信号が供給されている状況において、前記第１の電圧監視手段の監視結果に基づく前記負荷側電圧が基準電圧を下回った或いは上回った後、該負荷側電圧が前記基準電圧に達するように前記スイッチングトランジスタの、駆動信号が入力され得る入力端子に生ずる駆動端子電圧を制御する制御手段と、
前記制御手段により制御される前記駆動端子電圧を監視する第２の電圧監視手段と、
前記負荷に電源供給がなされるように前記スイッチングトランジスタへ向けて駆動信号が供給されている状況において、前記第２の電圧監視手段の監視結果に基づいて前記断線異常を検出する異常検出手段と、
を備えることを特徴とする異常検出装置。 - 前記第１の電圧監視手段は、前記負荷側電圧を前記基準電圧と比較し、該比較結果に応じた信号を出力する第１のコンパレータを有することを特徴とする請求項１記載の異常検出装置。
- 前記スイッチングトランジスタは、前記負荷に電源供給がなされるように駆動信号が供給され、かつ、前記第１のコンパレータの出力が前記負荷側電圧が前記基準電圧以上である或いは以下である場合に出力されるハイレベル信号である場合に導通することを特徴とする請求項２記載の異常検出装置。
- 前記制御手段は、前記第１のコンパレータの出力端子に接続し、該第１のコンパレータの出力が前記ハイレベル信号から前記負荷側電圧が前記基準電圧を下回る或いは上回る場合に出力されるローレベル信号へ変化した際に出力をハイレベル信号からローレベル信号へ切り替えると共に、該第１のコンパレータの出力が前記ローレベル信号から前記ハイレベル信号へ変化した際に出力をローレベル信号からハイレベル信号へ切り替え、その後、所定期間だけハイレベル信号に維持する遅延回路を有し、
前記スイッチングトランジスタは、前記負荷に電源供給がなされるように駆動信号が供給され、かつ、前記遅延回路の出力がハイレベル信号である場合に導通することを特徴とする請求項２記載の異常検出装置。 - 前記第１の電圧監視手段は、反転入力端子に前記基準電圧が供給され、非反転入力端子に前記負荷側電圧が供給される演算増幅器を有することを特徴とする請求項１記載の異常検出装置。
- 前記第２の電圧監視手段は、前記制御手段により制御される前記駆動端子電圧を所定電圧と比較する第２のコンパレータを有し、
前記異常検出手段は、前記負荷に電源供給がなされるように前記スイッチングトランジスタへ向けて駆動信号が供給されている状況において、前記第２のコンパレータの出力に応じて異常出力する異常出力回路を有することを特徴とする請求項１記載の異常検出装置。 - ソース−ドレインが前記スイッチングトランジスタのソース−ドレインに並列になるように設けられ、前記負荷に電源供給がなされるように前記駆動信号が供給される場合に導通する分流用トランジスタを備えることを特徴とする請求項１記載の異常検出装置。
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