JP4293463B2 - 液晶表示装置 - Google Patents
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Description
リクス回路を薄膜トランジスタで構成する液晶表示装置に関するものである。
トラストが高い、解像度が高い等が挙げられる。反面、真空を保持するための容器が重く
なる、一つの光源を用いているため奥行きを占める等の欠点がある。これらの問題を解決
する新しい表示装置の一つとして、液晶ディスプレイが開発された。
発初期に用いられた単純マトリクス駆動方式では、高いコントラストが得られなかった。
そこで、液晶ディスプレイを駆動するのために、アクティブマトリクス回路を用いる方式
が注目されている。
サを形成して、薄膜トランジスタ(以下、TFTと略す)によって、このコンデンサに出
入りする電荷を制御するものである。画像を安定に表示するためには、このコンデンサの
両電極間の電圧が一定に保たれることが要求されている。
最大の問題は、TFTがオフ状態でも電荷がリークすることである。その他にも、コン
デンサ内部で電荷がリークすることもあるが、一般には前者のTFTからのリークの方が
1桁程度大きい。このリークがはなはだしい場合には、フレーム周波数と同じ周期で画像
の明暗が変化するフリッカーと呼ばれる現象が生じてしまう。
列に、配線金属でコンデンサを形成する方法が考えられている。この方法では、画素の開
口率が低下する、コンデンサを充電する時間が増加する、動作速度が遅くなる等の欠点が
生ずる。
体膜の活性層を結晶化させる技術が採用されている。主な方法に、加熱による固相成長法
や、何らかの触媒作用によって結晶化の障壁エネルギーを低下させる方法がある。後者の
方法は、触媒作用によって、半導体膜の活性層は結晶成長が連続的に進行するので、略単
結晶と見なせうる構造となるので、TFT、ダイオード、抵抗に利用するのに好適である
。
最初に添加された領域と、結晶成長の終点に高濃度に存在することになる。結晶化に要す
る時間を考えると、チャネル領域の近辺に触媒元素が存在することになる。しかしながら
、触媒元素が真性半導体とすべきチャネル部分に存在するとTFTの特性を劣化させる。
従って、選択的に触媒を添加することにより、結晶成長の進行方向を制御する必要がある
。
るTFTと同一の基板上に製造する流れにある。この場合、画素マトリクスのほかに、信
号線駆動回路、走査線駆動回路が、TFTで構成される。図1に示す線順次走査型信号線
駆動回路は、シフトレジスタ回路、サンプリング回路、トランスファ回路、アナログバッ
ファ回路で構成される。シフトレジスタには、ビデオ信号(101)に同期したスタート
パルスが入力端子(102)に入力され、クロックパルス(103)によって、順次にシ
フトされる。シフトレジスタの出力は、インバータ形式のバッファ回路(104)を介し
てサンプリング回路に入力される。
容量(106)で構成される。トランスミッションゲイトは、前記のバッファ回路(10
4)によってオン、オフが制御され、オン状態では、ビデオ信号線(101)と保持容量
(106)がショートされ、保持容量(106)に電荷が蓄電される。スタートパルスが
シフトレジスタを通過すると、バッファ回路(104)の出力は反転し、スイッチ(10
5)はオフとなる。保持容量(106)の電荷はそのまま保持され、次にスイッチ(10
5)がオンになるまで、電位は保たれる。
ンスファ信号入力端子(107)からトランスファ信号が入力される。これによって、ス
イッチ(108)がオンになり、保持容量(106)とアナログバッファの入力電位を保
持する保持容量(109)がショートされ、電位が伝達される。このとき保持容量(10
6)の値が保持容量(109)より十分大きければ、ショートしたことによる電位の変化
は小さい。保持容量(109)には、アナログバッファが接続され、アナログバッファを
介して、信号線(110)〜(112)は駆動される。アナログバッファは、入力側の電
位に影響を与えずに信号線(110)〜(112)を駆動するために必要である。
ないことになり、画質の低下につながる。更に、TFTのリーク電流はアナログバッファ
におけるノイズ発生源となる。
にコンデンサを並列に接続しないで可能になる。さらに、TFTのリーク電流を低減する
ことにより、液晶の駆動回路を、画素を構成するTFTと同一の基板上に製造する場合に
も、画質の向上という点で有効となる。
ける画素は図2の構造となる。(201)はゲイト電極と配線を構成する金属配線であり
、(202)はソース電極に接続される金属配線である。(203)は半導体膜の活性層
であり、(204)は液晶を挟みこむコンデンサの電極の片側をなす透明電極である。ま
た、(205)はコンタクトホールである。
半導体膜の活性層である。ここで、リーク電流はエッジ部(303)で発生するとされて
いる。この原因として、このエッジ部(303)において、ゲイト電極(301)の絶縁
不良のために、ゲイト電極(301)によりソース電極とドレイン電極とが短絡されてし
まう。或いは、エッチングやイオンドーピングによるダメージで半導体膜の活性層(30
2)の周囲が結晶構造になっていないことがあげられる。以下に、ゲイト電極による短絡
について説明する。
全に覆っている場合を考える。チャネルが形成されていない状態で、ゲイト電極(403
)にしきい値以下の電圧を印加した場合には、半導体膜の活性層(401)は高抵抗なた
め、電流はほとんど流れない。従って、ドレイン電極(例えば手前の領域)とソース電極
(例えば奥の領域)間に電流は流れない。
全に覆っていない場合を考える。ゲイト電極(406)と半導体膜の活性層(404)を
絶縁するために、活性層(404)の表面に絶縁膜(405)を形成する際に、段差のた
めに、側面(407)には絶縁膜(405)が形成されにくく、側面(407)が露出し
てしまうことがある。この状態では、側面(407)において、ゲイト電極(406)と
半導体膜の活性層(404)とが短絡してしまう。このため、ゲイト電極(406)にし
きい値以下の電圧を印加した場合には、チャネルが形成されていない状態でも、ドレイン
電極とソース電極はゲイト電極によって常に短絡されて、リーク電流が発生してしまう。
図4(b)のように活性層(404)の側面が絶縁膜(405)で完全に覆われないこと
が発生しやすい。このため、図3におけるエッジ部(303)を通してリーク電流は流れ
てしまう。逆にいえば、図3のエッジ部(303)のような部分を構造的に持たなければ
リーク電流は削減できる。
コントラスト良く、安定に表示することが可能な液晶表示装置を提供することにある。特
に、TFTの電極構造を工夫することにより、リーク電流の発生源を抑える方法を提案す
る。
生源を抑えると共に、触媒を選択的に添加して、TFTの活性層を結晶化させることによ
り、TFTの特性を向上させて、液晶表示装置の性能を向上させることにある。
イン電極とを結ぶ線と合致しない構造とすることで、リーク電流を低減する。具体的には
、図5(a)に示すようなTFTの電極構造とする。
を対称中心とするように、ゲイト電極(502)、電極(501)、(503)が配置さ
れている。また、これらの電極(501)〜(503)の外形を互いに略相似形となるよ
うにし、電極(501)、(503)のいずれか一方をソース電極とし、他方をドレイン
電極とすることにより、活性層(504)のエッジがソース電極とドレイン電極とを結ぶ
線上に存在しない構成とする。それにより、ドレイン電極とソース電極とがゲイト電極に
よって短絡されない構成とされ、リーク電流を減少させることができる。
、前記ゲイト電極をほぼ囲むようにソース電極が配置された構造の薄膜トランジスタを画
素薄膜トランジスタとして有することを特徴とする。
側に、前記ゲイト電極をほぼ囲むようにソース電極が配置された構造の薄膜トランジスタ
を画素薄膜トランジスタとして有することを特徴とする。
、前記ゲイト電極を囲むようにソース電極が配置された構造の薄膜トランジスタを画素薄
膜トランジスタとして有することを特徴とする。
側に、前記ゲイト電極を囲むようにソース電極が配置された電極構造の薄膜トランジスタ
を画素薄膜トランジスタとして有することを特徴とする。
、前記ゲイト電極をほぼ囲むようにソース電極が配置された電極構造であり、前記ドレイ
ン電極が透明導電体で構成された薄膜トランジスタを画素薄膜トランジスタとして有する
ことを特徴とする。
側に、前記ゲイト電極をほぼ囲むようにソース電極が配置された電極構造であり、前記ド
レイン電極が透明導電体で構成された薄膜トランジスタを画素薄膜トランジスタとして有
することを特徴とする。
、前記ゲイト電極を囲むようにソース電極が配置された電極構造であり、前記ドレイン電
極が透明導電体で構成された薄膜トランジスタを画素薄膜トランジスタとして有すること
を特徴とする。
側に、前記ゲイト電極を囲むようにソース電極が配置された電極構造であり、前記ドレイ
ン電極が透明導電体で構成された薄膜トランジスタを画素薄膜トランジスタとして有する
ことを特徴とする。
、前記ゲイト電極をほぼ囲むようにソース電極が配置された電極構造を有する薄膜トラン
ジスタにより、周辺駆動回路を構成することを特徴とする。
側に、前記ゲイト電極をほぼ囲むように、ソース電極が配置された電極構造の薄膜トラン
ジスタにより、周辺駆動回路を構成することを特徴とする。
、前記ゲイト電極を囲むようにソース電極が配置された電極構造を有する薄膜トランジス
タにより、周辺駆動回路を構成することを特徴とする。
側に、前記ゲイト電極を囲むようにソース電極が配置された電極構造を有する薄膜トラン
ジスタにより、周辺駆動回路を構成することを特徴とする。
前記ゲイト電極をほぼ囲むようにドレイン電極が配置された電極構造を有する薄膜トラン
ジスタを画素薄膜トランジスタとして有することを特徴とする。
に、前記ゲイト電極をほぼ囲むようにドレイン電極が配置された電極構造を有する薄膜ト
ランジスタを画素薄膜トランジスタとして有することを特徴とする。
前記ゲイト電極を囲むように、ドレイン電極が配置された電極構造を有する薄膜トランジ
スタを画素薄膜トランジスタとして有することを特徴とする。
に、前記ゲイト電極を囲むようにドレイン電極が配置された電極構造を有する薄膜トラン
ジスタを画素薄膜トランジスタとして有することを特徴とする。
前記ゲイト電極をほぼ囲むように、ドレイン電極が配置された構造の薄膜トランジスタに
より周辺駆動回路を構成することを特徴とする。
に、前記ゲイト電極をほぼ囲むようにドレイン電極が配置された電極構造を有する薄膜ト
ランジスタにより、周辺駆動回路を構成することを特徴とする。
前記ゲイト電極を囲むようにドレイン電極が配置された電極構造を有する薄膜トランジス
タにより、周辺駆動回路を構成することを特徴とする。
に、前記ゲイト電極を囲むようにドレイン電極が配置された電極構造を有する薄膜トラン
ジスタにより、周辺駆動回路を構成することを特徴とする。
周辺駆動回路を構成する薄膜トランジスタにおいて、前記ゲイト電極と、前記ドレイン電
極と、前記ソース電極とがほぼ同心円状に配置された電極構造を有することを特徴とする
。
周辺駆動回路を構成する薄膜トランジスタにおいて、前記ゲイト電極と、前記ドレイン電
極と、前記ソース電極とがほぼ同一の点を対称中心とする矩形、あるいは多角形の電極構
造を有することを特徴とする。
周辺駆動回路を構成する薄膜トランジスタにおいて、前記ドレイン電極又は前記ソース電
極と相似形又はそれに近い形状の触媒添加領域によって、結晶化されていることを特徴と
する。
分をゲイト電極が横切るようにしても、ゲイト電極が横切る半導体膜のエッジ部分の電位
を等しくし、かつ、このエッジ部分がソース電極とドレイン電極を結ぶ線上にないように
して、ゲイト電極により、ソース電極とドレイン電極が短絡されないようにしたため、半
導体膜のエッジ部分で生ずるリーク電流を低減することができる。TFTにおいて、リー
ク電流を低減することによって、画素部のコンデンサが電位を確実に保持することができ
る。電位が保持できれば、次の電位更新まで映像信号の入力状態を恒常的に維持すること
ができる。従って、液晶表示装置において、コントラストの低下やフリッカーの発生を回
避することができる。
図5(a)において、TFTの電極が同心円状に配置され、ドレイン電極又はソース電
極とすべき電極をゲイト電極で周囲をすべて囲むことを特徴とする。矩形状の半導体膜の
活性層(504)には、円形の電極(501)の外側を囲むように、ゲイト電極(502
)、円環状の電極(503)が配置されている。なお、電極(501)と電極(503)
は、いずれか一方をソース電極とし、他方をドレイン電極とすればよい。これらの電極(
501)〜(503)は活性層(504)の中心に中心を有する同心円状に配置されてい
る。
ため、電極(501)とゲイト電極(502)とが重なってもよい。他方、電極(501
)と電極(503)は同一層の配線金属で構成される。従って、短絡を避けるために、電
極(503)は円環の一部が欠けた形状とされている。
層(504)のエッジを横切る部分がある。しかしながら、短絡する半導体膜の活性層(
504)のエッジの両側は電気的に同電位であるので、問題はない。
Tと配線とを形成した後に、保護膜を形成し、さらに画素電極を透明導電体で形成すれば
よい。図5(a)において、電極(501)、ゲイト電極(502)、電極(503)を
それぞれ異なる層に配線し、かつ電極(501)をドレイン電極として透明導電体で電極
(501)を作成し、電極(503)をソース電極として配線金属を形成することにより
、画素TFTを作成することができる。このような構造を採用することにより、リーク電
流を減少できると共に、ドレイン電極として用いられる電極(501)とゲイト電極(5
02)との配線容量を減少することができる。
造において、電荷を確実に保持することに効果がある。電荷の損失が少なくなれば、許容
電位変位まで、容量を減らすことが可能であり、面積縮小や微細加工につながる。また、
電極(501)をソース電極とし、電極(503)をドレイン電極とした場合には、ソー
ス領域とチャネル形成領域との間における接触面積(ソース領域とチャネル形成領域との
接触面積)と比較して、ドレイン領域とチャネル形成領域との接触面積を大きくすること
ができるので、実質的にドレイン−チャネル間における電界強度を小さくすることができ
る。従って、LDD構造を採用した場合と同様に、リーク電流を減少させるという効果を
得ることができる。
3層金属配線ができ、かつ配線容量を無視することができる場合には、ソース電極とドレ
イン電極とが短絡することがないので、電極(503)に切り欠きを形成しないで、図5
(b)に示すようなTFTを構成することもできる。
)、円環状の電極(507)が配置される。電極(505)と(507)は相異なる層に
形成されるため、電極(507)には切り欠きが形成されていない。なお、電極(505
)又は(507)のいずれか一方をソース電極として用いて、他方をゲイト電極として用
いればよい。特に、電極(507)をソース電極として金属配線で形成して、電極(50
5)をドレイン電極として透明導電体で形成した構造のTFTを画素TFTとして用いる
とリーク電流に対して有効となる。
同心円状に配置したことを特徴とする。
側を囲むように、略同心円状に、円環状のゲイト電極(602)、円環状の電極(603
)が配置されている。電極(601)は、ゲイト電極(602)を構成する配線金属とは
異なる金属配線層で構成され、電極(601)と電極(603)は同一層の配線金属で構
成される。
されてしまうため、このコンデンサの形成を回避するために、ゲイト電極(602)の形
状を円環の一部が欠けた形状としている。従って、[実施例1]はこのコンデンサを無視
できる場合に利用すればよく、本実施例は、コンデンサを無視できない場合に利用すれば
よい。
03)も円環の一部が欠けた形状とされる。なお、電極(601)と電極(603)はい
ずれか一方をソース電極とし、他方をドレイン電極とすればよい。
性層(604)のエッジを横切る部分がある。しかしながら、短絡する半導体膜の活性層
(604)のエッジの両側は、電気的に同電位であるので問題はない。
した後に、保護膜を形成し、さらに電極を透明導電体で形成すればよい。図6(a)にお
いて、ドレイン電極として透明導電体で電極(601)を作成し、ソース電極として配線
金属で電極(603)を形成して、かつ電極(601)、ゲイト電極(602)、電極(
603)をそれぞれ異なる層に配線することにより、画素TFTを作成することができる
。このような電極構造を採用することにより、リーク電流を減少できると共に、ドレイン
電極として用いられる電極(601)とゲイト電極(602)との配線容量も減少できる
。
b)に示すような電極構造を有するTFTを構成することもできる。円形の電極(605
)の外側を囲むように、略同心円状にゲイト電極(606)、円環状の電極(607)が
配置される。電極(605)と(607)は相異なる層に形成されるため、電極(607
)には切り欠きが形成されていない。なお、電極(605)、(607)のいずれか一方
をソース電極として用いて、他方をゲイト電極として用いればよい。特に、電極(607
)をソース電極として金属配線で形成して、電極(605)をドレイン電極として透明導
電体で形成することにより、画素TFTとして使用することができ、このような電極構造
を有する画素TFTはリーク電流に対して有効である。
クに用いて、不純物をドーピングすると、不純物がドーピングされた半導体膜の活性層(
604)を介して、ドレイン電極とソース電極が短絡してしまう。このため、半導体膜の
活性層(604)をドレイン領域とソース領域に分離するパターンをマスクに加える等の
工夫が必要になる。
、略同心円状に配置されているため、半導体の活性層に円環状のチャネル領域を電極と同
心円状に形成することが要求される。更に、TFTの特性を向上するために、半導体材料
の結晶性を高めることも要求されている。ここでは、結晶性の良好な半導体材料を形成す
る方法として、結晶化を助長する触媒元素を選択的に活性層に添加する方法を採用する。
図7(a)、図7(b)に基づいて、結晶化を助長する触媒元素を選択的に活性層に添加
して、結晶成長させ、かつ電極と同心円状のチャネル領域を形成する方法について説明す
る。
して島状の活性層(704)を形成する。活性層(704)の中心部の円状の領域(70
1)内に結晶化を助長する触媒元素を添加する。加熱処理等により、矢印(702)で示
すように同心円の半径が拡大する方向に活性層(702)の結晶成長が進行するようにす
る。
エッチングして島状の活性層(708)を形成する。活性層(708)の外縁の島状の活
性層(708)の中心に中心を有する円環状の領域(705)に、結晶化を助長する触媒
元素を添加する。加熱処理等により、矢印(706)で示すように領域(705)の半径
が縮小する方向に結晶成長が進行するようにする。
と終点とに高濃度に存在していることが明らかになっている。チャネル領域は触媒元素が
高濃度に存在する領域を避けて形成する必要があるため、チャネルとなる領域(703)
、(707)は結晶成長の起点と終点の略中間に形成して、その形状を活性層(704)
、(708)の中心に対称中心を有し、図5、図6に示す電極と略相似形になるように、
円環状に形成する。
でも、触媒元素が高濃度に存在する領域を避けて円環状のチャネル領域(703)、(7
07)を形成できる。従って、[実施例1]、[実施例2]の電極構造を有するTFTの
製造工程に、結晶化を助長する触媒元素を用いて、半導体材料を選択的に結晶化する工程
を採用することが可能である。
みでなく、周辺駆動回路を構成するTFTとして使用することができる。例えば、図8に
示すように、信号線駆動回路に使用されるアナログバッファ回路図において、作動増幅回
路入力段のTFT(801)、(802)に用いることができる。作動増幅回路入力段の
TFT(801)、(802)がリーク電流が大きいと、ノイズの発生源となる。従って
、TFT(801)、(802)を[実施例1]或るいは[実施例2]の電極構造を有す
るTFTを用いることにより、アナログバッファの性能を向上することができる。
を図5(a)に示す電極構造を有するTFT(901)、(902)で構成して、ノイズ
対策を図るようにしている。
る構造において、リーク電流を低減することにより、コンデンサに電荷を確実に保持させ
ることが可能になる。電荷の損失が減少すれば、許容電位変位まで、容量を削減すること
が可能になり、面積縮小や微細加工につながる。
極が配置されることを特徴とする。半導体膜の活性層(1004)において、矩形の電極
(1001)の外側を囲むように、電極(1001)の中心を対称中心となるように、ゲ
イト電極(1002)、電極(1003)が配置され、且つ、電極(1001)、ゲイト
電極(1002)、電極(1003)はそれぞれ外形を略相似な矩形とされて、活性層(
1004)の中心に対称中心を有するように形成されている。本実施例では、電極の外形
を矩形とした例を示したが、電極の外形は多角形でもよい。
れているため、ゲイト電極(1002)と重なってもよい。電極(1001)と電極(1
003)は、同一層の配線金属で構成されているので、短絡をさけるために、電極(10
03)を矩形の一部が欠けた形状にする。なお、電極(1001)、(1003)はいず
れか一方をソース電極とし、他方をドレイン電極として使用すればよい。
層(1004)のエッジを横切る部分がある。しかしながら、短絡する半導体膜の活性層
のエッジの両側は、電気的に同電位であるので問題はない。
した後に、保護膜を形成し、さらに電極を透明導電体で形成すればよい。図10(a)に
おいて、電極(1001)、ゲイト電極(1002)、電極(1003)をそれぞれ異な
る層に配線し、かつ電極(1001)をドレイン電極として透明導電体で形成し、電極(
1003)をソース電極として配線金属で形成することにより、画素TFTを作成するこ
とができる。このような電極構造を採用することにより、リーク電流を減少できると共に
、ドレイン電極として用いられる電極(1001)とゲイト電極(1002)との配線容
量を減少することができる。
電極とドレイン電極とが短絡することがないので、電極(1003)に切り欠きを形成し
ないで、図10(b)に示すような電極構造を有するTFTを構成することもできる。半
導体の活性層(1008)において、矩形の電極(1005)の外側を囲むように、ゲイ
ト電極(1006)、矩形環状の電極(1007)が配置され、かつ電極(1005)、
ゲイト電極(1006)、電極(1007)はそれぞれ外形を略相似な矩形とされ、活性
層(1008)の中心に対称中心を有するように形成されている。
7)には切り欠きが形成されていない。なお、電極(1005)、(1007)のいずれ
か一方をソース電極として用いて、他方をゲイト電極として用いればよい。特に、(10
07)をソース電極として金属配線で形成して、(1005)をドレイン電極として透明
導電体で形成した構造のTFTを画素TFTとして使用すれば、リーク電流に対して有効
である。
を低減することは、コンデンサに電荷を確実に保持させることに効果がある。電荷の損失
が減少すれば、許容電位変位まで容量を減らすことが可能になり、面積縮小や微細加工に
つながる。
(1104)において、電極(1101)の周囲には、ゲイト電極(1102)、電極(
1103)が配置されている。電極(1101)、ゲイト電極(1102)、電極(11
03)はそれぞれ外形を略相似な矩形とされ、活性層(1104)の中心に対称中心を有
するように形成されている。本実施例では、電極の外形を矩形とした例を示したが、電極
の外形は多角形でもよい。
されているので、ゲイト電極(1102)と重なることで、コンデンサが形成される。こ
のコンデンサの形成を回避するために、電極(1102)を矩形環の一部が欠けた形状と
し、電極(1101)との重なりを回避するようにしている。[実施例3]のTFTはこ
のコンデンサを無視できる場合に使用して、[実施例4]のTFTはコンデンサを無視で
きない場合に使用すればよい。
絡をさけるために、電極(1103)は、矩形の一部が欠けた形状となる。また、電極(
1101)、(1103)のいずれか一方をソース電極として用いて、他方をドレイン電
極として用いればよい。
活性層(1104)のエッジを横切る部分がある。しかし短絡する半導体膜の活性層(1
104)のエッジの両側は電気的に同電位であるので、問題はない。
)をマスクに用いて、不純物をドーピングすると、不純物がドーピングされた半導体膜の
活性層(1104)を介して、ドレイン電極とソース電極が短絡してしまう。このため、
半導体膜の活性層(1104)をドレイン領域とソース領域に分離するパターンをマスク
に加える等の工夫が必要になる。
、保護膜を形成し、さらに電極を透明導電体で形成すればよい。図11(a)において、
電極(1101)、ゲイト電極(1102)、電極(1103)をそれぞれ異なる層に配
線し、かつ電極(1101)をドレイン電極として透明導電体で作成して、電極(110
3)をソース電極として配線金属で形成することにより、画素TFTを作成することがで
きる。このような電極構造を採用することにより、リーク電流を減少できると共に、ドレ
イン電極として用いられる電極(1101)とゲイト電極(1102)との配線容量を減
少することができる。
電極とドレイン電極とが短絡することがないので、電極に切り欠きを形成しないで、図1
1(b)に示すような電極構造を有するTFTを構成することもできる。半導体の活性層
(1108)において、矩形の電極(1105)の外側を囲むように、ゲイト電極(10
06)が配置され、矩形環状の電極(1107)が配置されている。電極(1105)と
(1107)は相異なる層に形成されるため、電極(1107)には切り欠きが形成され
ていない。
方をドレイン電極として用いればよい。特に、(1107)をソース電極として金属配線
で形成して、(1105)をドレイン電極として透明導電体で形成した構造のTFTを画
素TFTとして用いると、リーク電流に対して有効となる。
極が同一点を対称中心とするように配置されているため、半導体の活性層に、チャネル領
域を電極と略相似形に形成する必要がある。更に、TFTの特性を向上するために、半導
体材料の結晶性を高めることも要求されている。ここでは、結晶性の良好な半導体材料を
形成する方法として、結晶化を助長する触媒元素を選択的に活性層に添加する方法を採用
する。図12(a)、図12(b)に基づいて、結晶化を助長する触媒元素を選択的に活
性層に添加して、結晶成長させ、かつ電極と相似形のチャネル領域を形成する方法ついて
説明する。
グして島状の活性層(1204)を形成する。活性層(1204)の中心部の矩形状の領
域(1201)内に結晶化を助長する触媒元素を添加する。加熱処理等により、矢印(1
202)で示すように、矩形状の領域(1201)が拡大する方向に活性層(1204)
の結晶成長が進行するようにする。
をエッチングして島状の活性層(1208)を形成する。活性層(1208)の外縁付近
の、活性層(1208)の中心に中心を有する矩形環状の領域(1205)に、結晶化を
助長する触媒元素を添加する。加熱処理等により、矢印(1206)で示すように、矩形
環状の領域(1205)が縮小する方向に結晶成長が進行するようにする。
点と終点とに高濃度に存在することが明らかになっている。従って、この領域を避けてチ
ャネル領域を形成する必要があるため、チャネルとなる領域(1203)、(1207)
を結晶成長の起点と終点の略中間に形成して、その形状が島状の活性層(1204)、(
1208)の中心に対称中心を有し、図10、図10、図11に示す電極と略相似形にな
るように矩形環状に形成する。
た場合でも、触媒元素が高濃度に存在する領域を避けて、電極と相似な矩形環状のチャネ
ル領域(1203)、(1207)を形成できる。従って、[実施例3]、[実施例4]
の電極配置を有するTFTの製造工程に、結晶化を助長する触媒元素を用いて、活性層を
選択的に結晶化する工程を採用することが可能になる。
(502)、(506)・・・ゲイト電極
(504)、(508)・・・半導体膜の活性層
(601)、(603)、(605)、(607)・・・電極
(602)、(606)・・・ゲイト電極
(604)、(608)・・・半導体膜の活性層
(701)、(705)・・・触媒添加領域
(702)、(706)・・・成長方向
(703)、(707)・・・ゲイト電極
(704)、(708)・・・半導体膜の活性層
Claims (4)
- 島状の半導体層と、前記半導体層上に設けられたゲイト絶縁膜と、前記ゲイト絶縁膜上に設けられたゲイト電極と、前記ゲイト電極より上層に設けられ且つ前記半導体層上に接する部分を有するソース電極及びドレイン電極と、を有する薄膜トランジスタを有し、
前記ソース電極またはドレイン電極の一方は、前記半導体層上に接する切り欠きを有する環状の形状を有し、
前記ゲイト電極は、切り欠きを有する環状の形状を有し、
前記ゲイト電極の切り欠きを有する環状の形状は、前記ソース電極またはドレイン電極の一方の切り欠きを有する環状の形状に囲われて配置されており、
前記ソース電極またはドレイン電極の他方は、前記ゲイト電極の切り欠きを有する環状の形状に囲われて配置されているとともに、前記ゲイト電極の環状の部分を横切らず且つ前記ゲイト電極の切り欠きの部分を横切って配置されていることを特徴とする液晶表示装置。 - 請求項1において、
前記ソース電極またはドレイン電極の一方、並びに、前記ゲイト電極の環状の部分とは、円環状、矩形環状、又は多角形環状であることを特徴とする液晶表示装置。 - 請求項1又は請求項2において、
前記半導体層は、前記島の中心部に選択的に半導体の結晶化を助長する触媒元素を添加した後に結晶成長を行うことにより形成されたものであることを特徴とする液晶表示装置。 - 請求項1又は請求項2において、
前記半導体層は、前記島の中心部を中心とする環状の領域に選択的に半導体の結晶化を助長する触媒元素を添加した後に結晶成長を行うことにより形成されたものであることを特徴とする液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006132763A JP4293463B2 (ja) | 1994-08-31 | 2006-05-11 | 液晶表示装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23241394 | 1994-08-31 | ||
JP27056394 | 1994-10-07 | ||
JP2006132763A JP4293463B2 (ja) | 1994-08-31 | 2006-05-11 | 液晶表示装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23621095A Division JPH08160469A (ja) | 1994-08-31 | 1995-08-22 | 液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006222462A JP2006222462A (ja) | 2006-08-24 |
JP4293463B2 true JP4293463B2 (ja) | 2009-07-08 |
Family
ID=36984512
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006132763A Expired - Fee Related JP4293463B2 (ja) | 1994-08-31 | 2006-05-11 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4293463B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5470054B2 (ja) * | 2009-01-22 | 2014-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
CN108447871B (zh) | 2018-03-13 | 2020-12-25 | 深圳市华星光电半导体显示技术有限公司 | 像素单元及其制作方法、显示装置 |
GB2615936A (en) * | 2021-04-23 | 2023-08-23 | Boe Technology Group Co Ltd | Pixel circuit and driving method therefor, and display device |
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- 2006-05-11 JP JP2006132763A patent/JP4293463B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2006222462A (ja) | 2006-08-24 |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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