JP4291577B2 - 相互接続構成を製作する方法 - Google Patents
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Description
相互接続構成を製作する方法は、絶縁膜が[4]から公知である。ここでは、互いに隣接して構成される相互接続の上に、隣接し合う相互接続の間隔を充填するスペーサ材料を用いることによって絶縁膜が付与され、その後、小さいスルーホール、いわゆる「ピンホール」がリソグラフィおよびエッチング法を用いることによって絶縁膜に形成され、スペーサ材料が、エッチングによって小さいスルーホールを通じて再び除去される。絶縁層が、その後、絶縁膜上に付与された場合、小さいスルーホールを有する絶縁膜は、それぞれ2つの隣接し合う相互接続間にキャビティを形成することを可能にする。
2つの相互接続間のキャビティを生成する方法も[5」から公知である。ここで、絶縁層は、基板上に構成された2つの隣接し合う相互接続間に付与され、エッチングストップ層は、相互接続および絶縁層の上に付与され、リソグラフィおよびエッチング法により2つの相互接続間の領域にスルーオープニングがエッチングストップ層にて生成され、基板の一部分が露出されるまで、絶縁層がスルーオープニングを通じて等方的にエッチングされ、その後、絶縁被覆がエッチングストップ層上に付与され、絶縁層が等方的にエッチングされるので、キャビティは、隣接し合う相互接続間に形成される。
さらなる相互接続構成は、[6]および[7]から公知である。ここで、組み合わされた絶縁−エッチングストップ層、または相互接続構成の下の基板において既に利用可能な相互接続が用いられる。
[2]J.G.Flemingらによる「Conference Proceedings ULSI XII」Materials Research Society、471〜477ページ、1997年
[3]T.Uedaらによる「IEEE Proc.1998 Symp.VLSI Techn.」Digest of Technical Papers、1998年46〜47ページ、1998年
[4]JP 10 116903 A
[5]US 6 130 151 A
[6]EP 0 687 004 A1
[7]US 5 759 913 A
[8]T.Kusukiらによる「Extended Abstracts of the Electrochemical society」Vol.93〜1、375ページ、1993年
[9]S.Sutoらによる「Proceedings of the Electrochemcial Society」Vol.88〜94ページ、1988年
101 第1の層
102 第1の層表面
103 中間層
104 相互接続
105 第2の層表面
106 第2の層
107 第3の層
108 側壁
109 キャビティ
110 被覆
111 終端キャビティ
112 終端絶縁層
200 第1の製造時点における第1の例示的実施形態による未完成の相互接続構成
300 第2の製造時点における第1の例示的実施形態による未完成の相互接続構成
301 スペーサ
302 エアギャップ
400 第3の製造時点における第1の例示的実施形態による未完成の相互接続構成
500 第4の製造時点における第1の例示的実施形態による未完成の相互接続構成
501 開口部
502 すきま
600 第1の製造時点における第2の例示的実施形態による未完成の相互接続
601 上部部分層
602 エッチングストップ層
603 下部部分層
604 トレンチ
Claims (8)
- 相互接続構成を製作する方法であって、
少なくとも2つの相互接続を第1の層の第1の層表面上に付与することであって、該相互接続は、該第1の層表面と実質的に平行の相互接続表面と、該第1の層表面と該相互接続表面との間に位置する側壁とを有し、該相互接続は、導電性の第1の材料を有し、該第1の層は、第1の絶縁材料を有する、ことと、
スペーサ材料から成るスペーサを該相互接続の側壁上に生成することであって、該スペーサの生成は、最初に、該スペーサ材料を該第1の層および該相互接続の上にコンフォーマルに堆積させ、その後、隣接し合う相互接続の該スペーサが互いに接触しないように、該第1の層表面と平行に、選択的および異方的にエッチングすることによって行われる、ことと、
各相互接続に対して、第1の絶縁材料から成る第2の層を該相互接続表面および該スペーサ上に形成することであって、各第2の層は、該第2の層が該相互接続を超えて突き出し、隣接する第2の層には依然として接触しないように構成されている、ことと、
該第2の層の下方にある該スペーサを除去することと、
該スペーサを除去した後に、第3の絶縁材料から成る第3の層を該第2の層の上方に形成することであって、その結果、キャビティが、該第1の層と、該隣接し合う相互接続と、該第2の層と、該第3の層との間に形成される、ことと
を包含する、方法。 - 前記相互接続を前記第1の層表面上に形成する前に、第2の材料から成る少なくとも1つの中間層を第1の層表面上に形成することをさらに包含する、請求項1に記載の方法。
- 少なくとも部分的に前記第1の層に達するトレンチを前記隣接し合う相互接続間に形成することをさらに包含する、請求項1または2に記載の方法。
- 前記第1の層は、上部部分層、エッチングストップ層および下部部分層から形成され、前記相互接続をマスクとして用いて、該上部部分層が前記隣接し合う相互接続間の領域の下方で除去されて、該エッチングストップ層が露出されるという事実によって、前記トレンチが、前記隣接し合う相互接続間に形成される、請求項3に記載の方法。
- 前記第2の層は、コンフォーマルでない方法により、前記相互接続表面および前記スペーサの上方の前記第1の層表面と実質的に平行に形成される、請求項1〜4のいずれか1つに記載の方法。
- 前記第2の層が形成された後、選択的エッチングプロセスを用いることによって前記第3の層が形成される前に、前記スペーサの前記スペーサ材料をエッチングにより除去することをさらに包含する、請求項1〜5のいずれか1つに記載の方法。
- 前記選択的エッチングプロセスは、等方性である、請求項6に記載の方法。
- 前記第3の層は、最初に、前記第1の層と、前記隣接し合う相互接続と、前記第2の層と、前記第3の層との間にキャビティが形成されるまで、第3の絶縁材料が、コンフォーマルでない方法によって前記第2の層上に堆積され、次に、第3の絶縁材料が、コンフォーマルな標準的方法によって堆積されるように形成される、請求項1〜7のいずれか1つに記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10109877A DE10109877A1 (de) | 2001-03-01 | 2001-03-01 | Leiterbahnanordnung und Verfahren zur Herstellung einer Leiterbahnanordnung |
PCT/DE2002/000758 WO2002071483A2 (de) | 2001-03-01 | 2002-03-01 | Leiterbahnanordnung und verfahren zur herstellung einer leiterbahnanordnung |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004525514A JP2004525514A (ja) | 2004-08-19 |
JP4291577B2 true JP4291577B2 (ja) | 2009-07-08 |
Family
ID=7675941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002570300A Expired - Fee Related JP4291577B2 (ja) | 2001-03-01 | 2002-03-01 | 相互接続構成を製作する方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6888244B2 (ja) |
EP (1) | EP1366522B1 (ja) |
JP (1) | JP4291577B2 (ja) |
KR (1) | KR100531338B1 (ja) |
DE (2) | DE10109877A1 (ja) |
TW (1) | TW556331B (ja) |
WO (1) | WO2002071483A2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005039323B4 (de) * | 2005-08-19 | 2009-09-03 | Infineon Technologies Ag | Leitbahnanordnung sowie zugehöriges Herstellungsverfahren |
US7649239B2 (en) * | 2006-05-04 | 2010-01-19 | Intel Corporation | Dielectric spacers for metal interconnects and method to form the same |
KR100861839B1 (ko) * | 2006-12-28 | 2008-10-07 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
DE102008026134A1 (de) * | 2008-05-30 | 2009-12-17 | Advanced Micro Devices, Inc., Sunnyvale | Mikrostrukturbauelement mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten zwischen dichtliegenden Metallleitungen |
WO2013101204A1 (en) | 2011-12-30 | 2013-07-04 | Intel Corporation | Self-enclosed asymmetric interconnect structures |
US8772938B2 (en) | 2012-12-04 | 2014-07-08 | Intel Corporation | Semiconductor interconnect structures |
CN113611655A (zh) * | 2021-06-11 | 2021-11-05 | 联芯集成电路制造(厦门)有限公司 | 半导体结构及其制作方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5494858A (en) * | 1994-06-07 | 1996-02-27 | Texas Instruments Incorporated | Method for forming porous composites as a low dielectric constant layer with varying porosity distribution electronics applications |
JPH11307633A (ja) * | 1997-11-17 | 1999-11-05 | Sony Corp | 低誘電率膜を有する半導体装置、およびその製造方法 |
US5759913A (en) * | 1996-06-05 | 1998-06-02 | Advanced Micro Devices, Inc. | Method of formation of an air gap within a semiconductor dielectric by solvent desorption |
JPH10116903A (ja) * | 1996-10-11 | 1998-05-06 | Nippon Steel Corp | 半導体装置の製造方法 |
US6130151A (en) * | 1999-05-07 | 2000-10-10 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing air gap in multilevel interconnection |
JP2003503854A (ja) * | 1999-06-29 | 2003-01-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体デバイス |
-
2001
- 2001-03-01 DE DE10109877A patent/DE10109877A1/de not_active Ceased
-
2002
- 2002-03-01 DE DE50213004T patent/DE50213004D1/de not_active Expired - Lifetime
- 2002-03-01 TW TW091103754A patent/TW556331B/zh not_active IP Right Cessation
- 2002-03-01 US US10/469,272 patent/US6888244B2/en not_active Expired - Lifetime
- 2002-03-01 WO PCT/DE2002/000758 patent/WO2002071483A2/de active IP Right Grant
- 2002-03-01 EP EP02717985A patent/EP1366522B1/de not_active Expired - Fee Related
- 2002-03-01 KR KR10-2003-7011396A patent/KR100531338B1/ko not_active IP Right Cessation
- 2002-03-01 JP JP2002570300A patent/JP4291577B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20030080243A (ko) | 2003-10-11 |
DE50213004D1 (de) | 2008-12-24 |
WO2002071483A3 (de) | 2003-03-06 |
US20040113274A1 (en) | 2004-06-17 |
EP1366522B1 (de) | 2008-11-12 |
DE10109877A1 (de) | 2002-09-19 |
JP2004525514A (ja) | 2004-08-19 |
EP1366522A2 (de) | 2003-12-03 |
WO2002071483A2 (de) | 2002-09-12 |
KR100531338B1 (ko) | 2005-11-29 |
TW556331B (en) | 2003-10-01 |
US6888244B2 (en) | 2005-05-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060530 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070525 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070601 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070601 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070608 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070827 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090316 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090403 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130410 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140410 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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|
LAPS | Cancellation because of no payment of annual fees |