KR100531338B1 - 도체 트랙 장치 및 도체 트랙 장치의 제조 방법 - Google Patents

도체 트랙 장치 및 도체 트랙 장치의 제조 방법 Download PDF

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Abstract

본 발명에 따른 도체 트랙 장치(100)는 제 1 층(101)상의 제 1 층 표면(102) 및, 상기 제 1 층 표면상에 배치되며 상기 제 1 층 표면(102)에 대해 실질적으로 평행한 제 2 층 표면(105)을 가진 적어도 2개의 도체 트랙(104)을 포함한다. 제 2 층(106)은 각각의 도체 트랙(104)의 제 2 층 표면에 배치되며, 인접한 도체 트랙의 제 2 층(106)은 인접한 도체 트랙(104) 사이의 영역을 커버한다. 제 3 층(107)은 상기 제 2 층상에 배치되어 그것을 커버함으로써 인접한 도체 트랙(104) 사이의 영역을 완전히 폐쇄한다.

Description

도체 트랙 장치 및 도체 트랙 장치의 제조 방법{CONDUCTOR TRACK ARRANGEMENT AND METHOD FOR PRODUCING A CONDUCTOR TRACK ARRANGEMENT}
본 발명은 도체 트랙 장치 및 도체 트랙 장치의 제조 방법에 관한 것이다.
집적 회로 장치는 보다 더 높은 패킹 밀도로 제조된다. 그 결과, 도체 트랙(interconnect)들은 금속화 평면에서 보다 더 작은 상호 간격을 갖는다. 이로 인해, 도체 트랙들 사이에 형성되어 긴 신호 전파 시간, 큰 전력 손실 및 크로스토크(crosstalk)를 야기하는 커패시턴스가 커진다. 지금 까지는 도체 트랙들 사이의 절연을 위해, 주로 상대 유전 상수 εr = 3.9 를 가진 SiO2가 유전체로서 사용되었다.
상대 유전 상수 εr를 낮추고 그에 따라 하나의 도체 트랙 평면 내의 도체 트랙들 사이의 커패시턴스를 낮추기 위한 몇 가지 방법이 예컨대 [1], [2] 또는 [3]에 공지되어 있다.
인용된 선행 기술에 따르면, 하나의 도체 트랙 평면 내의 도체 트랙들 사이에 공동부가 형성된다. 따라서, 도체 트랙들 사이의 커패시턴스를 결정하는 절연 유전체가 거의 1의 상대 유전 상수 εr를 갖는다. 도체 트랙 자체는 절연을 위해 상부 및 하부에서 SiO2-층에 의해 둘러싸여 있다.
아래 및 위에 놓인 절연 층들의 커패시턴스가 하나의 층 내부에서 인접한 도체 트랙들 사이의 전체 커패시턴스에 상당히 기여하고 상기 절연층들이 여전히 SiO2-고체 재료로 이루어지기 때문에, 상기 절연층의 높은 상대 유전 상수 εr는 인접한 도체 트랙들 사이의 전체 커패시턴스에 많은 영향을 준다.
도체 트랙 위의 절연층에 저-k 재료의 사용 시, 저-k 재료의 낮은 점도로 인해 인접한 도체 트랙들 사이의 공동부가 다시 채워진다. 따라서, 다시 높은 상대 유전 상수 εr 및 그에 따라 인접한 도체 트랙 사이의 큰 전체 커패시턴스가 얻어진다.[4]에는 도체 트랙 장치의 제조 방법이 공지되어 있는데, 여기서는 서로 나란히 배치된 도체 트랙 사이의 사이공간을 채우는 스페이서 재료를 사용해서 나란히 배치된 도체 트랙 위에 절연막이 제공되고, 상기 절연막 내에 작은 관통 홀, 소위 "핀 홀"이 리소그래피 및 에칭 방법에 의해 형성되고 상기 스페이서 재료가 작은 관통 홀을 통한 에칭에 의해 다시 제거된다. 그리고 나서, 절연층이 상기 절연막 상에 가해지면, 작은 관통 홀을 가진 절연막이 각각 2개의 인접한 도체 트랙 사이의 공동부 형성을 가능하게 한다.2개의 도체 트랙 사이의 공동부를 형성하는 방법은 [5]에 공지되어 있다. 여기서는 기판 상에 배치된 2개의 인접한 도체 트랙 사이에 절연층이 그리고 도체 트랙과 절연층 위에 에칭 스톱층이 가해진다. 상기 에칭 스톱 층 내에 리소그래피 및 에칭 방법에 의해 2개의 도체 트랙 사이의 영역에 관통홀이 형성된다. 상기 절연층은, 기판의 일부가 노출될 때까지 관통홀을 통해 등방성 에칭된다. 에칭 스톱층 위에는 절연 커버층이 가해진다. 등방성 에칭된 절연층으로 인해 인접한 도체 트랙들 사이에 공동부가 형성된다.[6] 및 [7]에는 다른 도체 트랙 장치가 공지되어 있는데, 여기서 조합된 절연-에칭 스톱층 또는 기판에서 도체 트랙 장치 하부에 이미 존재하는 도체 트랙이사용된다.
도 1은 본 발명의 제 1 실시예에 따른 도체 트랙 장치의 횡단면도.
도 2는 본 발명의 제 1 실시예에 따른 제조 방법을 실시하는 동안, 제 1 시점에서의 도 1에 따른 아직 완성되지 않은 도체 트랙 장치의 횡단면도.
도 3은 본 발명의 제 1 실시예에 따른 제조 방법을 실시하는 동안, 제 2 시점에서의 도 1에 따른 아직 완성되지 않은 도체 트랙 장치의 횡단면도.
도 4는 본 발명의 제 1 실시예에 따른 제조 방법을 실시하는 동안, 제 3 시점에서의 도 1에 따른 아직 완성되지 않은 도체 트랙 장치의 횡단면도.
도 5는 본 발명의 제 1 실시예에 따른 제조 방법을 실시하는 동안, 제 4 시점에서의 도 1에 따른 아직 완성되지 않은 도체 트랙 장치의 횡단면도.
도 6은 본 발명의 제 2 실시예에 따른 제조 방법을 실시하는 동안, 제 1 시점에서의 아직 완성되지 않은 도체 트랙 장치의 횡단면도.
본 발명의 목적은 도체 트랙들 사이의 공동부가 도체 트랙을 커버하는 절연층에 사용되는 재료와 무관하게 가급적 큰 공간을 차지함으로써, 낮은 상대 유전 상수 εr로 인해 도체 트랙들 사이에 가급적 작은 커패시턴스가 얻어지며, 공동부의 형성이 종래 기술에 비해 단순화되는, 도체 트랙 장치 및 도체 트랙 장치의 제조 방법을 제공하는 것이다.
상기 목적은 독립 청구항의 특징을 가진 도체 트랙 장치 및 도체 트랙 장치의 제조 방법에 의해 달성된다.
도체 트랙 장치는 제 1 층 표면을 가진 제 1 층, 및 상기 제 1 층 표면상에 배치되며 제 1 층 표면에 대해 실질적으로 평행한 제 2 층 표면을 가진 적어도 2개의 도체 트랙을 포함한다. 상기 제 1 층은 제 1 절연 재료를 포함한다. 도체 트랙들은 도전성의 제 1 재료를 포함한다. 또한, 도체 트랙 장치는 각각의 도체 트랙의 제 2 층 표면상에 형성된 제 2층을 포함하며, 상기 제 2 층은 도체 트랙 위로 돌출하며 제 2 절연 재료로 이루어진다. 인접한 도체 트랙의 제 2 층들은 인접 도체 트랙 사이의 영역을 커버한다. 또한, 도체 트랙 장치에서 제 3 층은 제 2 층을 커버한다. 제 3 층은 제 3 절연 재료를 포함하며 인접한 도체 트랙들 사이의 영역을 커버함으로써 완전히 폐쇄한다.
도체 트랙 장치는 제 3층이 부분적으로 인접한 도체 트랙들 사이의 영역에 배치되도록 형성될 수 있다. 그러나, 인접한 도체 트랙 사이의 공동부를 가급적 최대로 형성하기 위해, 인접한 도체 트랙들 사이의 영역 내에 제 3 층의 부분이 배치되지 않는 도체 트랙 장치가 바람직하다.
도체 트랙 장치를 제조하기 위한 방법에서, 제 1 층의 제 1 층 표면상에 적어도 2개의 도체 트랙이 가해진다. 상기 도체 트랙들은 제 1 층 표면에 대해 실질적으로 평행한 제 2 층 표면, 상기 제 1 층 표면과 제 2 층 표면 사이에 배치된 측벽 및 제 1 도전 재료를 포함하고, 상기 제 1 층은 제 1 절연 재료를 포함한다. 도체 트랙마다 제 1 절연 재료로 이루어진 제 2 층이 제 2 층 표면상에 형성되고, 각각의 제 2 층은 그것이 도체 트랙 위로 돌출하고 인접한 제 2 층과 접촉하지 않도록 배치된다. 끝으로, 제 2 층 위에는 제 3 절연 재료로 이루어진 제 3 층이 형성됨으로써, 제 1 층, 인접한 도체 트랙, 제 2 층들 및 제 3 층 사이에 도체 트랙 장치가 형성된다.
본 발명의 장점은 인접한 도체 트랙 사이의 절연층으로서 가급적 큰 공동부에 의해 인접한 도체 트랙들 사이의 절연층의 상대 유전 상수 εr가 거의 1이어서 상기 도체 트랙들 사이의 커패시턴스가 감소된다는 것이다. 상기 도체 트랙 장치는 집적 회로 내부의 전체 커패시턴스의 현저한 감소를 가능하게 한다. 도체 트랙 장치의 상부 및 하부의 표유 전계(leakage fields)로 인해, 전체 도체 트랙 장치에 대한 유효 상대 유전 상수 εr는 대략 2이다. 유효 상대 유전 상수 εr의 값은 전체 도체 트랙 장치의 구조에 의존한다.
본 발명에 따른 도체 트랙 장치의 또 다른 장점은 도체 트랙들 사이의 공동부가 상기 공동부를 커버하는 절연 재료 층의 선택적 디포지션에 의해 제조될 필요가 없다는 것이다. 따라서, 그러한 선택적 디포지션 프로세스를 위한 많은 시간을 소요하는 프로세스 최적화도 필요 없다. 특히, 본 발명에 의해, 공동부의 영역에 절연 재료로 만들어지는 메니스커스(meniscus)가 형성되지 않아도 된다.
바람직하게는 인접한 도체 트랙들 사이에서 전기 절연 작용을 하는 공동부가 제 1 층, 인접한 도체 트랙들, 제 2 층들 및 제 3 층 사이에 배치된다. 따라서, 도체 트랙 장치의 완성 후에 공기, 진공 또는 절연 가스, 예컨대 황 헥사플루오라이드(SF6)가 주어지는 상기 공동부는 거의 1의 상대 유전 상수 εr를 갖는다. 따라서, 도체 트랙 장치의 커패시턴스 효과가 작다.
본 발명에 따른 도체 트랙 장치의 바람직한 개선예에서는 제 1 층과 도체 트랙 사이에 제 2 재료로 이루어진 적어도 하나의 중간층이 배치된다. 상기 중간층은 예컨대 도체 트랙 장치의 제조 동안 에칭 프로세스용 배리어를 제공하여 대개 실리콘 이산화물(SiO2)를 포함하는 제 1 층이 손상되지 않도록 하기 위해 제공될 수 있다.
바람직하게는 제 3 절연 재료는 1 내지 4 범위의 상대 유전 상수 εr를 가진 저-k 재료이다. 도체 트랙 장치를 완전히 커버하며 제 1 층 표면에 대해 수직 방향으로 절연 차폐하는 제 3 층이 인접한 도체 트랙들 사이의 전체 커패시턴스에 기여하기 때문에, 상기 제 3 층에 사용되는 제 3 절연 재료가 낮은 상대 유전 상수 εr 를 갖는다는 것에 유의해야 한다.
본 발명에 따른 도체 트랙 장치의 바람직한 개선예에서, 제 3 절연 재료는 1.5 내지 3 범위의 상대 유전 상수 εr를 가진 저-k 재료이다.
도체 트랙 장치의 제 2 절연 재료 및/또는 제 3 절연 재료는 바람직하게는 실리콘 이산화물(SiO2)을 포함한다. 대안으로서, 제 2 절연 재료 및/또는 제 3 절연 재료는 실리콘 질화물(Si3N4) 또는 유기 물질을 포함할 수 있다. 또한, 제 2 절연 재료 및/또는 제 3 절연 재료로는 실리콘을 기초로 하는 산화물-질화물이 사용될 수 있다. 상기 절연 재료를 사용할 때 낮은 상대 유전 상수 εr를 얻기 위해, 각각의 절연 재료가 다공 형태로 제공되어야 한다. 유기 물질의 사용 시에, 바람직하게는 폴리머가 PECVD-프로세스(PECVD = plasma enhanced chemical vapor depositon) 동안 메탄 환경에서 적용된다.
본 발명에 따른 도체 트랙 장치의 바람직한 개선예에서, 제 1 층은 상하로 배치된 적어도 2개의 부분층을 포함한다. 상부 부분층은 도체 트랙들 사이의 영역에 따라, 상부 부분층이 도체 트랙들 하부에 배치되며 도체 트랙 사이의 영역 아래에는 적어도 부분적으로 없도록 패터닝된다. 따라서, 인접한 도체 트랙들 사이에서 트렌치가 제 1 절연층 내에 형성된다. 이러한 배치는 도체 트랙들을 가장 짧은 거리로 연결시키는 절연층 상에 도체 트랙들이 직접 가해지지 않는다는 장점을 갖는다. 도체 트랙들을 가장 짧은 거리로 연결시키는 절연층은 인접한 도체 트랙들 사이의 표유 전계에 유리하게 작용한다. 그 결과, 유효 상대 유전 상수 εr 및 인접한 도체 트랙들 사이의 전체 커패시턴스에 대한 만족스럽지 못한 값이 주어진다. 패터닝된 상부 부분층에 의해, 인접한 도체 트랙들 사이의 접속 거리가 확대됨으로써, 유효 상대 유전 상수 εr 가 더욱 감소될 수 있다. 따라서, 패터닝된 상부 부분층은 인접한 도체 트랙들 사이의 전체 커패시턴스를 더욱 감소시킬 수 있다.
2개의 부분층이 동일한 절연 재료를 포함하면, 상부 부분층과 하부 부분층 사이에 바람직하게는 제 3 재료로 이루어진 에칭 스톱 층이 배치된다. 상기 제 3 재료는 바람직하게는 제 1 절연 재료에 작용하는 에천트에 대한 내성을 갖는다. 따라서, 상부 부분층의 패터닝이 마스크로서 도체 트랙을 이용한 상부 부분층의 에칭에 의해 이루어질 수 있다. 인접한 도체 트랙들 사이의 영역 아래 에칭 스톱 층이 노출되면, 에칭이 종료된다. 따라서, 상부 부분층의 두께에 의해 인접한 도체 트랙들 사이의 트렌치의 깊이가 조정될 수 있다.
도체 트랙 장치의 제조 방법에서는 도체 트랙을 제 1 층 표면상에 제공하기 전에, 바람직하게는 제 2 재료로 이루어진 적어도 하나의 중간층이 제 1 층 표면에 형성된다. 중간층이 도체 트랙 장치의 제조 동안 에칭 프로세스용 배리어로서 제공되므로, 대개 실리콘 이산화물(SiO2)을 포함하는 제 1 층이 손상되지 않는다. 제 1 층에 대한 제 1 절연 재료로서 산소 화합물이 선택되면, 중간층에 대한 제 2 재료로서 바람직하게는 질소 화합물, 예컨대 티탄-질소 화합물이 사용된다. 티탄-질소 화합물이 사용되면, 중간층은 도체 트랙에 의해 커버되지 않은 제 1 층 표면의 영역에서 제거되어야 한다. 이것은 대개 에칭 프로세스에 의해 이루어지며, 이때 도체 트랙은 중간층에 대한 마스크로서 사용된다. 제 1 층에 대한 제 1 절연 재료로서 질소 화합물이 사용되면, 중간층에 대한 제 2 재료로는 산소 화합물이 바람직하다. 중간층과 후속해서 제조되는 스페이서에 동일한 재료가 사용되면, 중간층 위에 직접, 바람직하게는 다른 재료로 이루어진 또 다른 얇은 중간층이 제공된다.
바람직하게는 인접한 도체 트랙들 사이에 트렌치가 형성되며, 상기 트렌치는 적어도 부분적으로 제 1 층 내에 이른다. 따라서, 인접한 도체 트랙들 사이의 접속 거리가 늘어나고, 전체 커패시턴스에 좋지 않은 영향을 주는 표유 전계의 발생이 감소한다.
제 1 층은 바람직하게는 상부 부분층, 에칭 스톱층 및 하부 부분층으로 구성된다. 인접한 도체 트랙들 사이의 트렌치는, 마스크로서 도체 트랙을 이용해서 인접한 도체 트랙들 사이의 영역 아래 상부 부분 층이 제거됨으로써 형성된다. 이때 에칭 스톱층이 노출된다. 제 1 층에 대한, 따라서 상부 부분층 및 하부 부분층에 대한 제 1 절연 재료로서 실리콘 이산화물(SiO2)이 선택되면, 에칭 스톱층에는 예컨대 실리콘 질화물(Si3N4)이 사용될 수 있다.
본 발명에 따른 방법의 바람직한 실시예에서 도체 트랙의 측벽에는 스페이서가 형성된다. 상기 스페이서는 스페이서 재료를 포함하며 스페이서가 인접한 도체 트랙과 서로 접촉하지 않도록 배치된다. 이 경우, 스페이서는 도체 트랙 위로 돌출한 제 2 층의 제조를 위한 보조 지지물로서 사용된다. 스페이서 재료로는 바람직하게는 실리콘 질화물(Si3N4)이 사용되며, 이것은 도체 트랙의 측벽에 컨포멀하게(conformally) 가해진다. 대안으로서, 다른 스페이서 재료도 사용될 수 있고, 이 재료는 컨포멀하게 가해지며 제 2 층 및 제 1 층에 대해 선택적으로 에칭될 수 있다.
본 발명에 따른 방법의 바람직한 실시예에서 스페이서는, 스페이서 재료의 컨포멀 디포지션(conformal deposition) 및 스페이서 재료의 선택적 및 이방성 에칭에 의해 도체 트랙의 측벽에 형성된다. 먼저, 도체 트랙 위에 그리고 상기 도체 트랙에 의해 커버되지 않는 제 1 층 표면 영역 위에 스페이서 재료가 컨포멀하게 디포짓된다. 그리고 나서, 스페이서 재료가 제 2 층 표면에 대해 평행하게 선택적 및 이방성 에칭된다. 따라서, 스페이서 형상이 의도한 바대로 제조되고 조정될 수 있다. 디포짓된 스페이서 재료의 두께는 바람직하게는 2개의 인접한 도체 트랙 사이에 남아 있는 갭이 폐쇄되지 않도록 설정된다. 따라서, 인접한 도체 트랙들 또는 그 측벽에 있는 스페이서 사이에 얇은 에어 갭이 남는다.
본 발명에 따른 방법에서 바람직하게는 제 2 층 아래 스페이서가 다시 제거된다. 스페이서가 제 2 층의 제조를 위한 보조 지지물로만 사용되며 도체 트랙들 사이의 가급적 큰 공동부 형성을 막기 때문에, 상기 스페이서는 제 2 층의 제조 후에 다시 제거된다.
바람직하게는 제 2 층이 비-컨포멀 방법에 의해 제 1 층 표면에 대해 실질적으로 평행하게 제 2 층 표면 및 스페이서 위에 형성된다. 이것을 위해, 제 2 층의 제 2 절연 재료가 CVD(chemical vapour deposition) 프로세스에 의해 가급적 작은 에지 커버링으로 주로 스페이서 만큼 확대된 도체 트랙 상에 디포짓된다. 이를 위해, CVD-프로세스가 확산 결정된 레이짐(diffusion-determined regime)으로, 바람직하게는 압력 상승을 이용해서 이루어진다. CVD-프로세스 대신에, 제 2 층을 제조하기 위한 제 2 절연 재료가 스퍼터링 프로세스에 의해서도 제조될 수 있다. 에어 갭 내로 가급적 깊게 침투한 제 2 절연 재료는 단시간의 등방성 에칭에 의해, 예컨대 습식-화학적으로 또는 다운스트림 에칭 프로세스에서 건식으로 다시 제거된다. 상기 다운스트림 에칭 프로세스는 [8]에 개시되어 있다.
본 발명에 따른 방법의 바람직한 실시예에서, 스페이서의 스페이서 재료는 제 2 층의 형성 후에 에칭된다. 즉, 선택적 에칭 프로세스가 적용된다. 상기 선택적 에칭 프로세스는 바람직하게는 등방성이다. 이 경우, 인접한 스페이서 사이에 있는 에어 갭은 스페이서의 제거를 위해 스페이서의 부식면에 에천트를 제공하기 위해 필요하다. 가능한 에칭 프로세스는 예컨대 습식-화학적 에칭 프로세스 또는 [9]에 실리콘 이산화물(SiO2)에 대해 개시된 높은 선택성을 가진 다운스트림 건식-에칭 프로세스이다.
제 3 층의 형성은 바람직하게는 먼저 제 3 절연 재료가 비-컨포멀 방법에 의해, 제 1 층, 인접한 도체 트랙들, 제 2 층들 및 제 3 층 사이에 공동부가 형성될 때까지 제 2 층 위에 디포짓됨으로써 이루어진다. 그리고 나서, 제 3 절연 재료는 컨포멀 표준 방법에 의해 디포짓된다. 비-컨포멀 방법 동안, 차폐물로 작용하는 제 2 층으로 인해 제 3 절연 재료가 공동부 내로 침투하지 않는다. 따라서, 도체 트랙의 측벽이 제 3 절연 재료로만 매우 적게 커버링되고, 이로 인해 전체 도체 트랙 장치의 상대 유전 상수 εr가 미미하게 영향을 받는다. 예컨대 고집적 회로(VLSI 회로 = very large scale integration)의 작은 피처 크기에서는 제 3 절연 재료에 의한 도체 트랙 측벽의 커버링이 더 이상 나타나지 않을 수 있다.
본 발명의 실시예가 도면에 도시되며 하기에서 상세히 설명된다. 동일한 도면 부호는 동일한 구성요소를 표시한다.
도 1은 본 발명의 제 1 실시예에 따른 도체 트랙 장치(100)의 횡단면도를 도시한다.
도체 트랙 장치(100)는 제 1 층 표면(102)으로서 형성된 기판 표면을 가진 기판을 제 1 층(101)으로서 포함한다. 기판 재료로는 절연 재료, 이 실시예에 따르면 실리콘 이산화물(SiO2)이 선택된다.
제 1 층 표면(102)상에는 각각 티탄-질소 화합물로 이루어진 각각의 중간층(103)을 가진 알루미늄 또는 구리로 이루어진 도체 트랙(104)이 제 1 층 표면(102)과 도체 트랙(104) 사이에 배치된다. 도체 트랙(104)은 제 1 층 표면(102)에 대해 평행하게 배치된 제 2 층 표면(105) 및 제 1 층 표면(102)과 제 2 층 표면(105)을 연결시키는 측벽(108)에 의해 한정된다.
각각의 도체 트랙(104)의 제 2 층 표면(105)상에는 실리콘 이산화물(SiO2)로 이루어진 제 2 층(106)이 배치되고, 상기 제 2 층(106)은 각각의 도체 트랙(104) 위로 돌출한다. 본 발명의 상기 실시예에서, 제 2 층(106)은 도체 트랙(104)을 커버하는 차폐물(screen)의 형상을 갖는다. 제 2 층(106)은 인접한 도체 트랙(104) 사이의 영역을 커버한다. 인접한 도체 트랙(104)의 제 2 층(106)들이 접촉되지 않기 때문에, 인접한 도체 트랙(104) 사이의 영역이 제 2 층(106)에 의해 완전히 폐쇄되지 않는다.
실리콘 이산화물(SiO2)로 이루어진 제 3 층(107)은 제 2 층(106)을 커버함으로써, 인접한 도체 트랙(104) 사이의 영역을 완전히 폐쇄한다. 따라서, 인접한 도체 트랙(104) 사이에는, 제 1 층 표면(102), 도체 트랙(104)의 측벽들(108), 제 2 층들(106) 및 제 3 층(107)에 의해 둘러싸인 공동부(109)가 배치된다.
제 3 층(107)을 제조하는 동안에는, 실리콘 이산화물(SiO2)이 인접한 도체 트랙(104) 사이의 완전히 폐쇄되지 않은 영역 내로 침투할 수 있었다. 따라서, 실리콘 이산화물(SiO2)로 이루어진 얇은 커버링(110)이 도체 트랙(104)의 측벽(108) 및, 도체 트랙(104)에 의해 커버되지 않은 제 1 층 표면(102)의 부분에 형성되었다. 인접한 제 2 층(106)들 사이의 간격이 작으면 작을수록, 도체 트랙(104)의 측벽(108) 및, 도체 트랙(104)에 의해 커버되지 않은 제 1 층 표면(102)의 부분의 커버링(110)이 작아진다. 본 발명의 다른 실시예에서(도면에 도시되지 않음), 제 2 층(106)들은 커버링(110)이 형성되지 않을 정도의 작은 간격으로도 제조될 수 있다.
도체 트랙 장치(100)의 단부에서, 마지막 도체 트랙(104)은 한 측면에만 인접한 도체 트랙(104)을 갖는다. 인접한 도체 트랙(104)이 없는 측면에서는, 마지막 도체 트랙(104)이 주변에 대한 전기 절연을 필요로 한다. 이 경우, 커패시턴스 부족 때문에 낮은 상대 유전 상수 εr를 가진 부가의 도전 소자가 생략될 수 있다. 따라서, 마지막 도체 트랙(104)은 인접한 도체 트랙(104)들 사이에서와 같이 공동부(109)에 의해서가 아니라 종단(terminating) 공동부(111) 및 종단 절연층(112)에 의해 전기 절연된다.
인접한 도체 트랙(104)들의 간격 및 도체 트랙(104)의 두께는 바람직하게는 도체 트랙 장치(100)가 도체 트랙 장치(100) 위에 배치된 부가의 층 및 금속화 평면에 대한 충분히 양호한 수용력(carrying capability)을 갖도록 선택된다. 상기 실시예에 따라, 도체 트랙(104) 각각은 인접한 도체 트랙(104)들의 간격과 거의 동일한 폭을 갖는다. 도체 트랙(104)은 상기 실시예에 따라 도체 트랙(104)의 폭의 2배에 상응하는 높이를 갖는다.
대안으로서, 도체 트랙(104)의 폭, 높이 및/또는 간격에 대한 다른 치수도 다르게 선택될 수 있다.
하기에서, 본 발명의 제 1 실시예에 따라 도체 트랙 장치(100)를 형성하기 위한 방법이 단계적으로 설명된다.
도 2에는 본 발명의 제 1 실시예에 따른 제조 방법을 실시하는 동안, 제 1 시점에서의 아직 완성되지 않은 도체 트랙 장치(200)의 횡단면도가 도시된다.
제 1 층(101)으로는 제 1 층 표면(102)으로서 형성된 기판 표면을 가진 기판이 사용된다. 기판 재료는 실리콘 이산화물(SiO2)이다. 제 1 층 표면(102)상에 티탄-질소 화합물로 이루어진 중간층(103)이 통상의 표준 방법에 의해 가해진다. 중간층(103)은, 도체 트랙 재료가 알루미늄일 때, 제 1 층(101)상의 도체 트랙(104)에 대한 접착층으로서, 그리고 도체 트랙 재료가 구리일 때는 구리 확산으로부터 제 1 층(101)을 보호하기 위한 배리어로서 사용된다. 도체 트랙 재료가 구리이면, 중간층(103)은 탄탈 또는 탄탈-질소 화합물을 포함할 수 있다.
중간층(103) 위에는 공지된 감법(subtractive method)을 이용하여 알루미늄 또는 구리로 이루어진 다수의 도체 트랙(104)들이 형성된다. 도체 트랙(104)은 제 1 층 표면(102)에 대해 평행하게 제 2 층 표면(105)으로 끝나고, 제 2 층 표면(105)과 제 1 층 표면(102)을 연결시키는 측벽(108)을 갖는다.
구리로 도체 트랙(104)을 제조하는 동안에는, 소위 다마신(damascene) 기술이 채택될 수 있는 것이 바람직하다. 중간층(103)에 의해 커버된 제 1 층 표면(102)상에 먼저 실리콘 이산화물(SiO2)로 이루어진 보조층이 가해진다. 이 경우, 상기 보조층의 두께는 제조될 도체 트랙(104)에 대한 소정 높이에 따라 설정된다. 상기 보조층 내에서 도체 트랙(104)이 형성되어야 할 장소에 통상의 리소그래피 및 에칭 기술에 의해 트렌치가 에칭된다. 상기 트렌치는 제조될 도체 트랙(104)에 따라 소정 폭 및 소정 상호 간격을 가지며 중간층(103)에 까지 이른다.
트렌치를 가진 보조층 위에 통상의 금속화 방법에 의해 예컨대 탄탈-질소 화합물로 이루어진 배리어 층이 그리고 구리가 디포짓된다. 이때, 상기 트렌치는 과도하게 채워진다. 제 1 층 표면(102)에 대해 평행하게 제 2 층 표면(105)을 제조하기 위해, 트렌치를 과도하게 충전시킨 구리 및 배리어 층이 화학적-기계적 폴리싱에 의해 평면으로 제거된다. 끝으로, 실리콘 이산화물(SiO2)로 이루어진 보조층이 중간층(103)에 이를 때까지 에칭에 의해 구리에 대해 선택적으로 제거된다. 이 경우, 티탄-질소 화합물로 이루어진 중간층(103)이 에칭 스톱 층으로 작용한다. 제 1 층 표면(102) 및 중간층(103)상에 형성된 도체 트랙(104)이 남는다.
도체 트랙(104)의 제조 프로세스에는 도체 트랙(104)에 의해 커버되지 않은 모든 장소에 있는 중간층(103)의 최종 에칭이 포함된다. 이 때, 도체 트랙(104)은 상기 최종 에칭을 위한 마스크로서 사용된다. 이로 인해, 도체 트랙(104)들 사이에서 제 1 층 표면(102)이 다시 노출된다. 따라서, 중간층(103)이 도체 트랙(104)과 제 1 층 표면(102) 사이에만 배치된다.
도 3은 본 발명의 제 1 실시예에 따른 제조 방법을 실시하는 동안, 제 2 시점에서의 아직 완성되지 않은 공동부 구조물(300)의 횡단면도를 도시한다.
도체 트랙(104)의 측벽(108)에는 실리콘 질화물(Si3N4)로 이루어진 스페이서(301)가 컨포멀 디포지션 및 후속하는 에칭에 의해 컨포멀하게 형성된다. 상기 스페이서(301)는 인접한 도체 트랙(104)들의 스페이서(301)가 서로 접촉되지 않도록 배치된다. 이 경우, 스페이서(301)는 도체 트랙(104) 위로 돌출하는 제 2 층(106)[도4에 도시]의 후속 제조를 위한 보조층으로서 사용된다.
컨포멀하게 디포짓된 스페이서 재료의 선택적 및 이방성 에칭에 의해, 스페이서(301)의 형상이 의도한 바대로 제조되고 설정될 수 있다. 디포짓된 스페이서 재료의 두께는 바람직하게는 2개의 인접한 도체 트랙(104) 사이에 남아 있는 갭이 폐쇄되지 않도록 설정된다. 따라서, 인접한 도체 트랙(104)들 또는 그 측벽(108)들에 배치된 스페이서(301)들 사이에는 좁은 에어 갭(302)이 남는다.
도 4에는 본 발명의 제 1 실시예에 따른 제조 방법을 실시하는 동안, 제 3 시점에서의 아직 완성되지 않은 도체 트랙 장치(400)의 횡단면도가 도시된다.
실리콘 이산화물(SiO2)로 이루어진 제 2 층(106)은 비-컨포멀 방법에 의해 제 1 층 표면(102)에 대해 실질적으로 평행하게 제 2 층 표면(105) 및 스페이서(301) 위에 형성된다. 이것을 위해, 실리콘 이산화물(SiO2)이 가급적 적은 에지 커버링을 가진 CVD 프로세스에 의해 스페이서(301) 만큼 확대된 도체 트랙(104) 상에 주로 디포짓된다. 이것을 위해, CVD 프로세스는 확산 결정된 레이짐 내에서 압력 상승에 의해 수행된다. 다운스트림-에칭 프로세스 중에 짧은 등방성 에칭에 의해, 에어 갭(302)내로 가급적 깊게 침투한 실리콘 이산화물(SiO2)이 다시 제거된다.
도 5는 본 발명의 제 1 실시예에 따른 제조 방법을 수행하는 동안, 제 4 시점에서의 아직 완성되지 않은 도체 트랙 장치(500)의 횡단면도를 도시한다.
도 3 또는 4에 도시된 스페이서(301)가 제 2 층(106)을 제조하기 위한 보조 지지물로서 사용되고 도체 트랙(104) 사이에 가급적 큰 공동부(109)[도1에 도시]의 형성을 막기 때문에, 상기 스페이서(301)는 제 2 층(106)의 제조 후에 다시 제거된다. 이것을 위해, 스페이서(301)의 실리콘 질화물(Si3N4)이 제 2 층(106)의 형성 후에 에칭되며, 선택적, 등방성 에칭 프로세스가 적용된다. 이 경우, 인접한 스페이서(301) 사이에 있는 에어 갭(302)[도3 또는 4에 도시]은 스페이서(301)의 제거를 위해 스페이서(301)에 있는 부식면에 에천트를 제공하기 위해 필요하다.
인접한 도체 트랙(104)의 측벽(108)들, 제 1 층 표면(102) 및 제 2 층(106)들 사이에는 가급적 큰 사이공간(502)이 있다. 각각 인접한 제 2 층(106)들은 그들 상호 간격으로 인해 상기 사이공간(502)에 대한 개구(501)를 형성함으로써, 사이공간(502)이 완전히 폐쇄되지 않는다.
사이공간(502)으로부터 공동부(109)[도1에 도시]를 형성하기 위해, 개구(501)가 폐쇄되어야 한다. 따라서, 2개의 별도의 단계에서 제 3층(107)[도1에 도시]이 형성된다. 먼저, 실리콘 이산화물(SiO2)은 비-컨포멀 방법에 의해, 개구(501)가 폐쇄되고 제 1 층(101), 인접한 도체 트랙(104), 제 2 층(106)들 및 제 3 층(107)[도1에 도시] 사이에 공동부(109)[도1에 도시]들이 형성될 때까지, 제 2 층(106)들 위에 디포짓된다. 그리고 나서, 실리콘 이산화물(SiO2)이 컨포멀 표준 방법에 의해 도 1에 도시된 바와 같이 두껍고 절연의 제 3 층(107) 형성을 위해 디포짓된다.
비-컨포멀 방법 동안, 차폐물로 작용하는 제 2 층(106)으로 인해 실리콘 이산화물(SiO2)이 공동부(109)[도1에 도시]내로 결코 침투하지 않는다. 이로 인해, 도체 트랙(104)의 측벽(108)이 실리콘 이산화물(SiO2)로 매우 적게 커버링되기 때문에, 전체 도체 트랙 장치(100)[도1에 도시]의 상대 유전 상수(εr)가 미미하게 영향을 받는다.
도체 트랙 장치(100)[도1에 도시], 즉 인접한 도체 트랙(104)이 없는 마지막 도체 트랙(104)은 그것의 양 측벽(108) 중 하나에 주변에 대한 전기 절연을 필요로 한다. 따라서, 제 3 층(107)[도1에 도시]이 전체 도체 트랙 장치(100)[도1에 도시] 위에 형성된다. 마지막 도체 트랙(104)이 그것의 양 측벽(108) 중 하나에만 인접한 도체 트랙(104)를 갖기 때문에, 마지막 도체 트랙(104)은 인접한 도체 트랙(104) 사이에서와 같이 공동부(109)[도1에 도시]에 의해 전기 절연되지 않고, 종단 공동부(111)[도1에 도시] 및 종단 절연층(112)[도1에 도시]에 의해 전기 절연된다. 상기 종단 절연층(112)[도1에 도시]은 제 3 층(107)[도1에 도시]의 형성 동안 부작용으로서 형성되고, 마찬가지로 실리콘 이산화물(SiO2)를 포함한다.
도 6에는 본 발명의 제 2 실시예에 따른 제조 방법을 실시하는 동안, 제 1 시점에서의 아직 완성되지 않은 도체 트랙 장치(600)의 횡단면도가 도시된다.
제 2 실시예의 아직 완성되지 않은 도체 트랙 장치(600)는 제 1 층(101)의 상이한 구조만이 제 1 실시예의 아직 완성되지 않은 도체 트랙 장치(200)와 다르다.
이 실시예에서, 제 1 층(101)은 실리콘 이산화물(SiO2)로 이루어진 상부 부분층(601), 실리콘 질화물(Si3N4)로 이루어진 에칭 스톱층(602) 및 실리콘 이산화물(SiO2)로 이루어진 하부 부분층(603)을 포함한다. 하지만, 상기 제 1 층(101)은 상이한 절연 재료를 가진 층들로도 구성될 수 있다. 에칭 프로세스에서 상이한 특성을 가진 상이한 절연 재료가 상부 부분층(601) 및 하부 부분층(603)에 사용되면, 에칭 스톱층(602)이 생략될 수 있다.
상부 부분층(601)은 그것이 도체 트랙(104) 하부에 배치되며 도체 트랙 사이의 영역 아래에는 없도록 패터닝된다. 상부 부분층(601)에는 트렌치(604)가 배치되며, 상기 트렌치(604)는 도체 트랙(104) 사이에서 제 2 층 표면(105)으로부터 에칭 스톱층(602)까지 일정한 폭으로 연장된다.
상부 부분층(601)의 패터닝은 다음과 같이 이루어진다: 먼저, 상부 부분층(601)용 실리콘 이산화물(SiO2)이 평면으로 디포짓된다. 그 다음에, 도 2에 대한 설명에서 이미 설명한 바와 같은 도체 트랙(104)이 제조된다. 그리고 나서, 트렌치(604)가 평면 디포짓된 절연 제료 내로 에칭된다. 이 때, 상기 도체 트랙은 에칭 마스크로서 사용된다. 예컨대, 습식-화학적 다운스트림 에칭 프로세스가 적용될 수 있다. 적용될 에칭 프로세스의 선택 시에, 에천트가 바람직하게는 실리콘 이산화물(SiO2)에 작용하고, 도체 트랙 재료에 작용하지 않아야 한다는 것을 주의해야 한다. 에칭 스톱층(602)이 노출되자 마자, 에칭 프로세스가 종료된다.
상기 실시예에 따라, 트렌치(604)는 도체 트랙(104)의 폭의 0.5배 내지 2배에 상응하는 깊이를 갖는다.
제 2 실시예에 따른 도체 트랙 장치의 다른 제조 단계는 제 1 실시예에 대해 전술한 제조 단계에 상응한다. 따라서, 제 2 실시예에 따른 도체 트랙 장치는 실질적으로 제 1 실시예에 따른 도체 트랙 장치(100)에 상응한다. 2개의 실시예는 제 1 층(101)의 구성면에서만 상이하다. 따라서, 제 2 실시예의 공동부(109)는 트렌치(604)의 존재로 인해 제 1 실시예에 비해 큰 체적을 갖는다.
제 1 실시예 또는 제 2 실시예에 따른 도체 트랙 장치를 형성하기 위해, 선택된 절연 재료 및 그 제조 방법과는 다른 절연 재료 및 제조 방법이 사용될 수 있다.
예컨대, 제 3 층(107)용 제 3 절연 재료로서 낮은 상대 유전 상수(εr)를 가진 저-k 절연 재료가 적합하다. 상기 절연 재료는 스핀-온 프로세스에 적용되고 낮은 점도를 갖는다. 스핀-온 프로세스에서 적용될, 대개 액체 재료는 스핀 코팅 동안 코팅될 영역상에 스핀-온 됨으로써 가해진다.
제 3 절연 재료로서 높은 점도를 가진 저-k 재료가 사용됨으로써 제 3 절연 재료가 개구(501)를 통해 사이공간(502)내로 침투하지 않고, 따라서 커버링(110)이 형성되지 않으면, 저-k 재료가 직접 공동부(109)의 종단에, 따라서 제 3 층(107)의 형성에 사용된다. 그렇지 않으면, 먼저 실리콘 이산화물(SiO2)이 공동부(109)의 종단을 위해 개구(501)위에 비-컨포멀하게 디포짓된 다음, 저-k 재료가 제 3 층(107)으로서 디포짓된다.
본 명세서에는 하기 간행물이 인용되어 있다:
[1] B. Shieh 등 저, Solid State Technology, p. 51-58, 1999년 2월
[2] J.G. Fleming 등 저, Conference Proceedings ULSI XII, Materials Research Society, p. 471-477, 1997
[3] T. Ueda 등 저, IEEE Proc. 1998 Symp. VLSI Techn. Digest of Technical Papers, p. 46-47, 1998[4] JP 10 116903 A[5] US 6 130 151 A[6] EP 0 687 004 A1[7] US 5 759 913 A
[8] T. Kusuki 등 저, Extended Abstracts of the Electrochemical society, Vol. 93-1, p.375, 1993
[9] S. Suto 등 저, Proceedings of the Electrochemical Society, Vol. 88-7, p. 86-94, 1998

Claims (22)

  1. 도체 트랙 장치의 제조 방법에 있어서,
    - 제 1 층의 제 1 층 표면상에 2개 이상의 도체 트랙을 가하는 단계로서, 상기 도체 트랙들은 제 1 층 표면에 대해 실질적으로 평행한 제 2 층 표면과, 제 1 층 표면과 제 2 층 표면 사이에 있는 측벽들 및 제 1 도전 재료를 가지며, 상기 제 1 층은 제 1 절연 재료를 포함하는 상기 도체 트랙을 가하는 단계;
    - 스페이서 재료를 제 1 층 및 도체 트랙 위에 먼저 컨포멀하게 디포짓한 다음, 상기 스페이서가 인접한 도체 트랙과 서로 접촉하지 않도록, 상기 제 1 층 표면에 대해 평행하게 선택적으로 그리고 이방성으로 에칭함으로써, 도체 트랙의 측벽에 스페이서 재료로 이루어진 스페이서를 형성하는 단계;
    - 도체 트랙마다 제 1 절연 재료로 이루어진 제 2 층을 제 2 층 표면 및 상기 스페이서 상에 형성하는 단계로서, 각각의 제 2 층은, 상기 제 2 층들이 도체 트랙 위로 돌출하고 인접한 제 2 층들이 접촉되지 않도록 배치되는 상기 제 2 층을 형성하는 단계; 및
    - 제 2 층 위에 제 3 절연 재료로 이루어진 제 3 층을 형성하는 단계로서, 이로 인해 제 1 층, 인접한 도체 트랙들, 제 2 층들 및 제 3 층 사이에 도체 트랙 장치가 형성되는 상기 제 3 층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 도체 트랙 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제 1 층 표면 상에 도체 트랙을 가하기 전에, 제 2 재료로 이루어진 하나 이상의 중간층이 제 1 층 표면 상에 형성되는 것을 특징으로 하는 도체 트랙 장치의 제조 방법.
  3. 제 1항 또는 제 2항에 있어서,
    인접한 도체 트랙 사이에 트렌치가 형성되고, 상기 트렌치는 적어도 부분적으로 제 1 층 내에 이르는 것을 특징으로 하는 도체 트랙 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 제 1 층은 상부 부분층, 에칭 스톱층 및 하부 부분층으로 구성되고, 인접한 도체 트랙들 사이의 트렌치는, 마스크로서 도체 트랙을 사용하여, 인접한 도체 트랙 사이의 영역 아래 상부 부분층이 제거되고 에칭 스톱층이 노출됨으로써, 형성되는 것을 특징으로 하는 도체 트랙 장치의 제조 방법.
  5. 제 1항 또는 제 2항에 있어서,
    상기 제 2 층 아래 스페이서가 다시 제거되는 것을 특징으로 하는 도체 트랙 장치의 제조 방법.
  6. 제 1항 또는 제 2항에 있어서,
    상기 제 2 층은, 비-컨포멀 방법에 의해, 제 1 층 표면에 대해 평행하게 제 2 층 표면 및 스페이서 위에 형성되는 것을 특징으로 하는 도체 트랙 장치의 제조 방법.
  7. 제 1항 또는 제 2항에 있어서,
    상기 스페이서의 스페이서 재료가 제 2 층의 형성 후에 에칭되고, 선택적 에칭 프로세스가 적용되는 것을 특징으로 하는 도체 트랙 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 선택적 에칭 프로세스가 등방성인 것을 특징으로 하는 도체 트랙 장치의 제조 방법.
  9. 제 1항 또는 제 2항에 있어서,
    상기 제 3 층의 형성은, 먼저 제 3 절연 재료가 비-컨포멀 방법에 의해, 제 1 층, 인접한 도체 트랙들, 제 2 층들 및 제 3 층 사이에 공동부가 형성될 때까지 제 2 층 위에 디포짓된 다음, 제 3 절연 재료가 컨포멀 표준 방법에 의해 디포짓됨으로써 이루어지는 것을 특징으로 하는 도체 트랙 장치의 제조 방법.
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