JP4283143B2 - 回路基板とその製造方法、半導体パッケージ、部品内蔵モジュール及び電子機器用基板 - Google Patents
回路基板とその製造方法、半導体パッケージ、部品内蔵モジュール及び電子機器用基板 Download PDFInfo
- Publication number
- JP4283143B2 JP4283143B2 JP2004089581A JP2004089581A JP4283143B2 JP 4283143 B2 JP4283143 B2 JP 4283143B2 JP 2004089581 A JP2004089581 A JP 2004089581A JP 2004089581 A JP2004089581 A JP 2004089581A JP 4283143 B2 JP4283143 B2 JP 4283143B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- electrically insulating
- bonding method
- semiconductor package
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
Description
まず、本発明の第1実施形態について適宜図面を参照して説明する。参照する図1は、第1実施形態に係る回路基板の最表層の平面図であり、図1Aは部品実装面を示し、図1Bは二次実装面を示す。また、図1A,Bにおいて、101は電気絶縁性基材、102はランドを示す。
次に、本発明の第2実施形態について適宜図面を参照して説明する。参照する図3A,Bは、第2実施形態に係る回路基板の製造方法を示す断面図で、それぞれ第1実施形態で説明した図2A,Bに相当する。また、図3A,Bにおいて、301は電気絶縁性基材、302はランド、303は金属箔、304はビアホール、305は導電部を示す。
次に、本発明の第3実施形態について適宜図面を参照して説明する。参照する図4A,Bは、第3実施形態に係る回路基板の製造方法を示す断面図で、それぞれ第1実施形態で説明した図2A,Bに相当する。また、図4A,Bにおいて、401は電気絶縁性基材、402はランド、403は離型シート、404はビアホール、405は導電部を示す。
次に、本発明の第4実施形態について適宜図面を参照して説明する。参照する図5は、本発明の第4実施形態に係る半導体パッケージの断面図である。なお、第4実施形態に係る半導体パッケージは、前述した第1〜第3実施形態のうちいずれか1つの形態に係る回路基板(電気絶縁性基材は1層)上に、LSIが実装されている。
次に、本発明の第5実施形態について適宜図面を参照して説明する。参照する図6Aは、本発明の第5実施形態に係る半導体パッケージの断面図である。なお、第5実施形態に係る半導体パッケージは、前述した第1〜第3実施形態のうちいずれか1つの形態に係る回路基板(電気絶縁性基材は1層)上に、LSIが実装されている。
次に、本発明の第6実施形態について適宜図面を参照して説明する。参照する図7は、本発明の第6実施形態に係る部品内蔵モジュールの断面図である。なお、第6実施形態に係る部品内蔵モジュールは、前述した第4実施形態(図5参照)に係る半導体パッケージが内蔵されている。
次に、本発明の第7実施形態について適宜図面を参照して説明する。参照する図8は、本発明の第7実施形態に係る電子機器用基板の断面図である。なお、第7実施形態に係る電子機器用基板は、前述した第4実施形態(図5参照)に係る半導体パッケージが二次実装されている。
101,401,910a,910b,9110c,1001 電気絶縁性基材
102,302,402,506,606a,606b,701a,703a,902,904,1007,1018 ランド
103,303,1005 金属箔
104,304,404,705,905,1003 ビアホール
105,405,706,901,1004a 導電部
403 離型シート
500,600,650,701,801,1015 半導体パッケージ
502,602a,602b,1010 LSI(部品)
700 部品内蔵モジュール
800,1020 電子機器用基板
1004 導電性ペースト
Claims (12)
- 1層以上の電気絶縁性基材と、前記電気絶縁性基材に設けられたビアホール内に形成された導電部とを備えた回路基板であって、
最外層に配置された前記電気絶縁性基材の表面のうち少なくとも一方に積層された金属膜を全面エッチングすることにより前記導電部を露出させ、前記露出された導電部の表面をランドとし、前記ランドのみが配置されていることを特徴とする回路基板。 - 最外層に配置された前記電気絶縁性基材の表面の双方には前記ランドのみが配置されている請求項1に記載の回路基板。
- 請求項1に記載の回路基板の製造方法であって、
前記電気絶縁性基材に前記ビアホールを形成し、
前記ビアホールに導電性ペーストを充填し、
前記電気絶縁性基材の表面に金属箔又は離型シートを積層し、その上下部にプレス用冶具を載置した後、熱プレスにより加熱、加圧処理して、前記ビアホール内に前記導電部を形成し、
最外層に配置された前記電気絶縁性基材の表面のうち少なくとも一方に前記ランドを形成し、
前記熱プレスにより加熱、加圧処理する際、最外層に配置された前記電気絶縁性基材の表面のうち少なくとも一方には金属箔を積層し、
前記ランドの形成は、前記金属箔を全面エッチングし、前記導電部を露出させることを特徴とする回路基板の製造方法。 - 前記導電性ペーストは、銀、銅、ニッケルから選ばれた少なくとも1種類以上の金属を含む請求項3に記載の回路基板の製造方法。
- 前記導電性ペーストは、銀、銅、ニッケルから選ばれた少なくとも1種類以上の金属を構成成分とする合金を含む請求項3に記載の回路基板の製造方法。
- 前記導電性ペーストは、銀でコーティングされた銅粉末を含む請求項3に記載の回路基板の製造方法。
- 請求項1又は請求項2のいずれか1項に記載の回路基板と、前記回路基板に実装された部品とを備えていることを特徴とする半導体パッケージ。
- 前記部品は、フリップチップ接合方式、異方性導電性フィルム接合方式、非導電性フィルム接合方式、異方性導電性ペースト接合方式、非導電性ペースト接合方式、ワイヤボンディング方式、超音波接合方式、Au−Au接合方式又は半田接合方式のいずれかにより実装されている請求項7に記載の半導体パッケージ。
- 前記部品は、ワイヤボンディング方式により実装された複数の部品を含む請求項7に記載の半導体パッケージ。
- 前記部品は、ワイヤボンディング方式により実装された部品と、フリップチップ接合方式により実装された部品とを含む請求項7に記載の半導体パッケージ。
- 請求項1又は請求項2のいずれか1項に記載の回路基板を備えていることを特徴とする部品内蔵モジュール。
- 請求項7〜10のいずれか1項に記載の半導体パッケージを備えていることを特徴とする電子機器用基板。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004089581A JP4283143B2 (ja) | 2004-03-25 | 2004-03-25 | 回路基板とその製造方法、半導体パッケージ、部品内蔵モジュール及び電子機器用基板 |
US11/003,680 US20050124197A1 (en) | 2003-12-04 | 2004-12-03 | Circuit board and method for manufacturing the same, semiconductor package, component built-in module and board for electronic equipment |
CNB2004100983095A CN100468706C (zh) | 2003-12-04 | 2004-12-03 | 电路基板及其制造方法、半导体封装及部件内置模块 |
US12/011,725 US20080185178A1 (en) | 2003-12-04 | 2008-01-29 | Circuit board and method for manufacturing the same, semiconductor package, component built-in module and board for electronic equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004089581A JP4283143B2 (ja) | 2004-03-25 | 2004-03-25 | 回路基板とその製造方法、半導体パッケージ、部品内蔵モジュール及び電子機器用基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005277177A JP2005277177A (ja) | 2005-10-06 |
JP4283143B2 true JP4283143B2 (ja) | 2009-06-24 |
Family
ID=35176489
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004089581A Expired - Fee Related JP4283143B2 (ja) | 2003-12-04 | 2004-03-25 | 回路基板とその製造方法、半導体パッケージ、部品内蔵モジュール及び電子機器用基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4283143B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090115067A1 (en) * | 2005-12-15 | 2009-05-07 | Matsushita Electric Industrial Co., Ltd. | Module having built-in electronic component and method for manufacturing such module |
-
2004
- 2004-03-25 JP JP2004089581A patent/JP4283143B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005277177A (ja) | 2005-10-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6173781B2 (ja) | 配線基板及び配線基板の製造方法 | |
JP3429734B2 (ja) | 配線基板、多層配線基板、回路部品実装体及び、配線基板の製造方法 | |
US20150003020A1 (en) | Electronic component-embedded printed circuit board having cooling member | |
JP5649490B2 (ja) | 配線基板及びその製造方法 | |
JP6584939B2 (ja) | 配線基板、半導体パッケージ、半導体装置、配線基板の製造方法及び半導体パッケージの製造方法 | |
JP4334005B2 (ja) | 配線基板の製造方法及び電子部品実装構造体の製造方法 | |
JP4427874B2 (ja) | 多層配線板の製造方法および多層配線板 | |
WO2007077735A1 (ja) | 半導体搭載用配線基板、その製造方法、及び半導体パッケージ | |
JP2002170921A (ja) | 半導体装置およびその製造方法 | |
JP2015159197A (ja) | 配線基板及びその製造方法 | |
JP4337358B2 (ja) | 積層用中間配線部材、配線板及びそれらの製造方法 | |
JP2019192886A (ja) | 配線基板及び配線基板の製造方法 | |
US20080185178A1 (en) | Circuit board and method for manufacturing the same, semiconductor package, component built-in module and board for electronic equipment | |
JP2009252942A (ja) | 部品内蔵配線板、部品内蔵配線板の製造方法 | |
JP2005223223A (ja) | 半導体ic内蔵基板及びその製造方法、並びに、半導体ic内蔵モジュール | |
JP6671256B2 (ja) | 配線基板及びその製造方法 | |
JP2007317955A (ja) | 部品内蔵回路モジュール基板 | |
JP2002151853A (ja) | 多層配線基板とその製造方法 | |
JP4283143B2 (ja) | 回路基板とその製造方法、半導体パッケージ、部品内蔵モジュール及び電子機器用基板 | |
JP4161605B2 (ja) | プリント配線板とその製造方法 | |
JP5340622B2 (ja) | 多層配線基板 | |
JP2008182071A (ja) | 電子部品内蔵配線板及びその製造方法、並びに電子機器 | |
JP2004356219A (ja) | 配線基板及びその製造方法 | |
JP5766387B2 (ja) | 電子部品内蔵型の2層配線基板の製造方法及び電子部品内蔵型の2層配線基板 | |
TWI420989B (zh) | 印刷電路板及其製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061110 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080402 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081209 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090203 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090224 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090318 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |