JP4253908B2

JP4253908B2 - 固体撮像素子およびその駆動方法、並びに固体撮像素子の信号処理方法

Info

Publication number: JP4253908B2
Application number: JP10204799A
Authority: JP
Inventors: 亮司鈴木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-04-09
Filing date: 1999-04-09
Publication date: 2009-04-15
Anticipated expiration: 2019-04-09
Also published as: JP2000295533A

Description

【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子およびその駆動方法、並びに固体撮像素子の信号処理方法に関し、特に垂直信号線ごとにラインアンプを持つ構成の固体撮像素子およびその駆動方法、並びに固体撮像素子の縦筋状のノイズ成分を除去するための信号処理方法に関する。
【０００２】
【従来の技術】
従来、この種の固体撮像素子として、図９に示すように、単位画素１０１が行列状に２次元配置されてなる画素部に対して、垂直走査回路１０２によって垂直選択線１０３を介して行選択を行う一方、単位画素１０１の各々の画素信号を垂直信号線１０４の各々に接続されたラインアンプ１０５に行単位で蓄えるとともに、水平走査回路１６によって列選択を行うことで水平信号線１０７およびセンスアンプ１０８を介して出力する構成のＣＭＯＳ型撮像素子が知られている（例えば、米国特許５，３４５，２６６号参照）。
【０００３】
このように、垂直信号線１０４ごとにラインアンプ１０５を持つＣＭＯＳ型撮像素子では、各ラインアンプ１０５を構成する回路素子の特性のバラツキは避けられなく、この回路素子の特性バラツキは各ラインアンプ１０５ごとの特性バラツキの要因となる。このラインアンプ１０５ごとの特性バラツキとしては、トランジスタのＶｔｈ（閾値電圧）のバラツキ（以下、Ｖｔｈバラツキと称す）等によるオフセットバラツキ（むら）とゲインバラツキがある。
【０００４】
これらの特性バラツキは、縦筋状のノイズとなって現れ、画質に悪影響を及ぼすことになる。この縦筋状のノイズ成分を除去するために、従来は、撮像素子の撮像面に入射する入射光を遮断した状態（シャッターを閉じた状態）で各画素から黒レベル信号を出力し、これを後段の信号処理系においてフレームメモリに蓄積しておき、撮像素子から出力される撮像信号との間で画素ごとに演算することによって補正を行っていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したように、画素の黒レベル信号を基に補正する従来の方法では、Ｖｔｈバラツキ等によるオフセットバラツキについては補正できるものの、黒レベル信号からだけではラインアンプ１０５のゲインに関する情報は得られないため、各垂直信号線１０４のラインアンプ１０５ごとのゲインバラツキについては補正することはできなく、したがって縦筋状のノイズ成分を完全に除去することはできなかった。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、ラインアンプごとのオフセットバラツキのみならず、ゲインバラツキについても補正できるようにした固体撮像素子およびその駆動方法、並びに固体撮像素子の信号処理方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明では、単位画素が行列状に２次元配置されてなる画素部と、この画素部の行方向の画素列ごとに配された信号線の各々に接続された複数のラインアンプとを備えた固体撮像素子において、複数のラインアンプの各々の動作点を変化させることによって当該ラインアンプのゲインバラツキを補正するための少なくとも２つの補正信号を生成する。そして、前記少なくとも２つの補正信号のレベル差を前記固体撮像素子の撮像信号と演算することによって前記ラインアンプのゲインバラツキを補正するようにする。
【０００８】
複数のラインアンプの各々の動作点を変化させることにより、例えば、黒レベル信号と白レベル信号の少なくとも２つの補正信号を生成できる。この少なくとも２つの補正信号は、固体撮像素子の出力信号として導出される。そして、信号処理系において、少なくとも２つの補正信号のレベル差を得て当該レベル差を固体撮像素子の撮像信号と演算する。その結果、固体撮像素子の撮像信号中に含まれるノイズ成分、特にラインアンプのゲインバラツキに起因するノイズ成分が除去される。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係るＣＭＯＳ撮像素子を示す概略構成図である。
【００１０】
図１において、破線で囲まれた領域が単位画素１１を表している。この単位画素１１は、光電変換素子であるフォトダイオード（ＰＤ）１２と、画素を行単位で選択する垂直選択用スイッチである選択用ＭＯＳトランジスタ１３と、フォトダイオード１２から信号電荷を読み出す読み出し用スイッチである読み出し用ＭＯＳトランジスタ１４とから構成され、これら単位画素１１が行列状に２次元配置されて画素部を構成している。
【００１１】
この単位画素１１において、フォトダイオード１２は入射光を光電変換しかつ光電変換によって得られた信号電荷を蓄積する。すなわち、フォトダイオード１２は光電変換と電荷蓄積の両機能を兼ね備えている。このフォトダイオード１２のカソード電極と、行方向（垂直方向）の画素列ごとに配された垂直信号線１５の間には、選択用ＭＯＳトランジスタ１３および読み出し用ＭＯＳトランジスタ１４が直列に接続されている。そして、選択用ＭＯＳトランジスタ１３のゲート電極は垂直選択線１６に、読み出し用ＭＯＳトランジスタ１４のゲート電極は読み出しパルス線１７にそれぞれ接続されている。
【００１２】
垂直信号線１５の端部と水平信号線１８との間には、垂直信号線１５に読み出された信号電荷を信号電圧に変換するラインアンプ１９と、このラインアンプ１９の出力電圧を選択的に水平信号線１８に出力する水平選択用ＭＯＳトランジスタ２０が直列に接続されている。
【００１３】
ラインアンプ１９としては、例えば、図２（Ａ）に示すように、差動アンプ１９１とソース接地アンプ１９２の２段からなる構成のものや、図２（Ｂ）に示すように、ソースフォロワ回路からなる構成のものが用いられる。このラインアンプ１９には、キャパシタ２１と、垂直信号線１５をリセットするリセット用ＭＯＳトランジスタ２２が並列に接続されている。なお、ラインアンプ１９として、信号電荷を信号電流に変換する回路構成のものを用いることも可能である。
【００１４】
ラインアンプ１９の直流バイアス（以下、ＤＣバイアスと称す）は、ＤＣバイアス発生回路２３で生成される。このＤＣバイアス発生回路２３は、例えば２値（高レベル／低レベル）化されたＤＣバイアスを発生し、この高レベル／低レベルのＤＣバイアスをラインアンプ１９に択一的に与えることにより、このラインアンプ１９の動作点を２段階に変化させる動作点調整手段として機能する。
【００１５】
図３に、ＤＣバイアス発生回路２３の回路構成の一例を示す。本例に係るＤＣバイアス発生回路２３は、ソース電極が電源に接続され、ゲート電極が接地されたＰｃｈＭＯＳトランジスタＱ１と、このＰｃｈＭＯＳトランジスタＱ１のドレイン電極とグランド（ＧＮＤ）の間に接続されたダイオード接続構成のＮｃｈＭＯＳトランジスタＱ２と、ＰｃｈＭＯＳトランジスタＱ１に対して並列に接続されたＰｃｈＭＯＳトランジスタＱ３とからなるＭＯＳ抵抗型直流電流源回路の構成となっている。
【００１６】
かかる構成のＤＣバイアス発生回路２３において、ＰｃｈＭＯＳトランジスタＱ３のゲート電極に直流バイアスを切り換えるためのバイアス切換パルスが与えられ、ＰｃｈＭＯＳトランジスタＱ１，Ｑ３とＮｃｈＭＯＳトランジスタＱ２の各ドレイン共通接続点Ａの電位がＤＣバイアスとして取り出されることになる。バイアス切換パルスは、図４のタイミングチャートに示すように、映像信号フォーマットの垂直ブランキング期間Ｖ−ＢＬＫ内で発生される。
【００１７】
ここで、バイアス切換パルスが高レベルのときには、ＭＯＳトランジスタＱ３がオフ状態にあることから、ドレイン共通接続点Ａには、ＭＯＳトランジスタＱ１，Ｑ２の各チャネル抵抗による分圧によって低レベルの電位がＤＣバイアスとして得られ、またバイアス切換パルスが低レベルのときには、ＭＯＳトランジスタＱ３がオン状態となり、ＭＯＳトランジスタＱ１，Ｑ３の各チャネル抵抗が並列になるため、略電源電圧の高レベルの電位がＤＣバイアスとして得られることになる。
【００１８】
再び図１において、行選択のための垂直走査回路２４および列選択のための水平走査回路２５が設けられている。これら走査回路２４，２５は、例えばシフトレジスタによって構成される。そして、垂直走査回路２４から出力される垂直走査パルスφＶｍが垂直選択線１６に印加され、また水平走査回路２５から出力される読み出しパルスφＣｎが読み出しパルス線１７に、水平走査パルスφＨｎが水平選択用ＭＯＳトランジスタ２０のゲート電極に、リセットパルスφＲｎがリセット用ＭＯＳトランジスタ２２のゲート電極にそれぞれ印加される。
【００１９】
水平信号線１８の出力端側には、水平出力アンプ２６を介して例えば相関二重サンプリング回路（以下、ＣＤＳ(Correlated Double Sampling)回路と称する）２７が差分回路として設けられている。このＣＤＳ回路２７は、単位画素１１の各々から水平信号線１８を経由して順次供給されるリセットレベルと信号レベルの差分をとるために設けられたものである。
【００２０】
上記構成のＣＭＯＳ型撮像素子において、単位画素１１が行列状に配置されてなる画素部は、図５に示すように、その全領域（画素エリア）に対して、特定の領域が外部から光を取り込んで実際に撮像に寄与する開口エリアとなっており、それ以外の領域は遮光膜によって覆われて光を取り込まない遮光エリア（光学的黒；ＯＰＢ）となっている。この遮光エリアは、外部から光が入射されないことから、当該エリア内の画素は黒レベル信号を出力することになる。この黒レベル信号は、本撮像素子から出力される撮像信号の基準レベルとして用いられる。
【００２１】
ところで、ＤＣバイアス発生回路２３に与えられるバイアス切換パルスは、図４のタイミングチャートに示すように、垂直ブランキング期間Ｖ−ＢＬＫ内のある期間でのみ低レベルとなり、それ以外は高レベルとなる。撮像信号の読み出し時には、バイアス切換パルスは高レベルの状態にある。このとき、図３に示すＤＣバイアス発生回路２３において、ＰｃｈＭＯＳトランジスタＱ３はオフ状態となる。
【００２２】
ここで、ＰｃｈＭＯＳトランジスタＱ１はソース電極が電源に、ゲート電極がグランドにそれぞれ接続されているので、常にオン状態にある。これにより、ＰｃｈＭＯＳトランジスタＱ１とＮｃｈＭＯＳトランジスタＱ２のチャネル抵抗にしたがってドレイン共通接続点Ａに得られる電位、即ち出力するＤＣバイアス電位が決まる。
【００２３】
このＤＣバイアス値を、例えば図２（Ａ）に示す回路構成のラインアンプのＤＣバイアス１として入力すると、当該ラインアンプの入出力特性は、図６に示すようになる。すなわち、各画素１１で発生した信号電荷に応じて、（黒レベル〜飽和レベル）の信号が出力される。
【００２４】
一方、実際の画面上に現れない垂直ブランキング期間Ｖ−ＢＬＫにおいては、ラインアンプ１９と水平走査回路２５によって擬似的に黒レベル信号と飽和レベル付近の白レベル信号を出力するようにする。
【００２５】
先ず、黒レベル信号の出力に際しては、画像信号の読み出し時と同様に、垂直ブランキング期間Ｖ−ＢＬＫにおいて、ＤＣバイアス発生回路２３に高レベルのバイアス切換パルスを与える。これにより、ＰｃｈＭＯＳトランジスタＱ３がオフ状態となり、また垂直ブランキング期間Ｖ−ＢＬＫでは遮光エリアの画素信号が出力されることになることから、黒レベル信号が出力される。このとき、ラインアンプ１９の入出力特性は図７の特性▲２▼となり、ラインアンプ１９のリセットレベルの入力で黒レベル信号が出力される。
【００２６】
また、白レベル信号の出力に際しては、垂直ブランキング期間Ｖ−ＢＬＫ内のある期間において、ＤＣバイアス発生回路２３に低レベルのバイアス切換パルスを与える。これにより、ＰｃｈＭＯＳトランジスタＱ３がオン状態となる。すると、ＰｃｈＭＯＳトランジスタＱ１とＰｃｈＭＯＳトランジスタＱ３の各チャネル抵抗が並列になるために、ドレイン共通接続点Ａの電位、即ちＤＣバイアスが電源電圧に近い方へシフトする。このとき、ラインアンプ１９の入出力特性は図７の特性▲１▼となり、ラインアンプ１９のリセットレベルの入力で白レベル信号が出力される。
【００２７】
上述したように、垂直信号線１５ごとにラインアンプ１９を持つＣＭＯＳ型撮像素子において、ラインアンプ１９のＤＣバイアスを、垂直ブランキング期間Ｖ−ＢＬＫ内でＤＣバイアス発生回路２３によって２値（高レベルと低レベル）で切り換えて、ラインアンプ１９の動作点を２段階に変化させることにより、画素１１を動作させずに、黒信号レベルと白信号レベルを生成することができる。このようにして生成された黒信号レベルと白信号レベルは、後段の信号処理系において、後述するように、ラインアンプ１９の特性バラツキを補正する補正信号として用いられる。
【００２８】
なお、本実施形態では、ラインアンプ１９のＤＣバイアスを２値で切り換え、ラインアンプ１９の動作点を２段階に変化させて黒レベル信号と白レベル信号を生成するとしたが、ラインアンプ１９の動作点の切り換えは２段階に限定されるものではなく、ラインアンプ１９のＤＣバイアスを連続的に変えることによってラインアンプ１９の動作点を連続的に変化させて黒レベル信号および白レベル信号以外に、その間のレベル信号を連続的に生成することも可能である。
【００２９】
これによれば、ラインアンプ１９のゲインに関する情報をより多く得ることができるため、ラインアンプ１９のゲインバラツキをより確実に補正することができ、その結果、本撮像素子の撮像信号中に含まれるラインアンプ１９のゲインバラツキに起因する縦筋状のノイズ成分を確実に除去できることになる。
【００３０】
次に、ラインアンプ１９の特性バラツキを補正する機能を持つ信号処理系の構成および動作について説明する。図８は、ＣＭＯＳ型撮像素子の信号処理系の構成の一例を示すブロック図である。
【００３１】
図８において、撮像素子３１としては、先述した構成のＣＭＯＳ型撮像素子が用いられる。これにより、撮像素子３１からは、通常の撮像信号以外に、垂直ブランキング期間Ｖ−ＢＬＫにおいて黒レベル信号と白レベル信号が補正信号として出力される。撮像素子３１の出力信号は、Ａ／Ｄ変換器３２にデジタル化された後、演算回路３３およびラインメモリ３４に供給される。ラインメモリ３４には、垂直ブランキング期間Ｖ−ＢＬＫにおいて入力される遮光エリア内の画素の信号、即ち黒レベル信号が１ライン分格納される。
【００３２】
このラインメモリ３４に格納された黒レベル信号は演算回路３３に与えられ、この演算回路３３において、ＣＭＯＳ型撮像素子３１からＡ／Ｄ変換器３２を介して供給される撮像信号との間で演算が行われる。これにより、ラインアンプ１９のオフセットバラツキ（むら）の補正が行われる。すなわち、演算回路３３では、ラインアンプ１９の特性バラツキのうち、オフセットバラツキに起因する縦筋状のノイズ成分が撮像信号中から除去される。
【００３３】
次に、オフセットバラツキに起因する縦筋状のノイズ成分が除去された撮像信号は、演算回路３５に供給されるとともに、差分回路３６の一方の入力となり、さらに遅延回路３７で所定の時間だけ遅延されて差分回路３６の他方の入力となる。遅延回路３７は、図４のタイミングチャートにおいて、垂直ブランキング期間Ｖ−ＢＬＫにおいて入力される黒レベル信号と白レベル信号との同時化を図る作用をなす。
【００３４】
差動回路３６は、遅延回路３７で同時化された黒レベル信号と白レベル信号のレベル差を得る。このレベル差は、ラインメモリ３８に１ライン分格納される。このラインメモリ３８に格納されたレベル差は演算回路３５に与えられ、この演算回路３５において、演算回路３３から供給される撮像信号との間で演算が行われる。これにより、ラインアンプ１９のゲインバラツキの補正が行われる。すなわち、演算回路３５では、ラインアンプ１９の特性バラツキのうち、ゲインバラツキに起因する縦筋状のノイズ成分が撮像信号中から除去される。
【００３５】
このように、垂直信号線ごとにラインアンプを備え、当該ラインアンプの直流バイアスを変え、ラインアンプの動作点を変化させることによって黒レベル信号と白レベル信号の少なくとも２つの補正信号を生成する構成の撮像素子３１の信号処理系において、２つの補正信号に基づいてラインアンプの特性バラツキを補正するようにしたことにより、オフセットバラツキのみならず、ゲインバラツキについても補正することができる。これにより、撮像素子３１の撮像信号中に含まれる縦筋状のノイズ成分を確実に除去することができるため、画質向上に寄与できることになる。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、垂直信号線ごとにラインアンプを持つ固体撮像素子において、これらラインアンプの各動作点を変化させるようにしたことにより、例えば黒レベル信号と白レベル信号の少なくとも２つの補正信号を生成できる。そして、この少なくとも２つの補正信号のレベル差を得て当該レベル差を撮像信号と演算することによってラインアンプごとのオフセットバラツキのみならず、ゲインバラツキについても補正できるため、固体撮像素子の撮像信号中に含まれる縦筋状のノイズ成分を確実に除去することができることになる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＣＭＯＳ撮像素子を示す概略構成図である。
【図２】ラインアンプの回路例（Ａ），（Ｂ）を示す回路図である。
【図３】ＤＣバイアス発生回路の回路構成の一例を示す回路図である。
【図４】撮像素子の出力信号とバイアス切換パルスのタイミング関係を示すタイミングチャートである。
【図５】画素エリアにおける開口エリアと遮光エリアとの関係を示す図である。
【図６】撮像信号出力時おけるラインアンプの入出力特性図である。
【図７】黒／白レベル信号出力時おけるラインアンプの入出力特性図である。
【図８】信号処理系の回路構成の一例を示すブロック図である。
【図９】ＣＭＯＳ型撮像素子の基本構成を示す概略構成図である。
【符号の説明】
１１…単位画素、１２…フォトダイオード、１５…垂直信号線、１８…水平信号線、１９…ラインアンプ、２３…ＤＣバイアス発生回路、２７…相関二重サンプリング（ＣＤＳ）回路、３１…撮像素子、３３，３５…演算回路、３４，３８…ラインメモリ、３６…差分回路

Claims

単位画素が行列状に２次元配置されてなる画素部と、
前記画素部の行方向の画素列ごとに配された信号線の各々に接続された複数のラインアンプと、
前記複数のラインアンプの各々の動作点を変化させて当該ラインアンプのゲインバラツキを補正するための少なくとも２つの補正信号を生成する動作点調整手段と、
前記少なくとも２つの補正信号のレベル差を撮像信号と演算することによって前記ラインアンプのゲインバラツキを補正する信号処理回路と
を備えた固体撮像素子。
前記動作点調整手段は、前記複数のラインアンプの各々の直流バイアスを変化させることによって前記少なくとも２つの補正信号を生成する
請求項１記載の固体撮像素子。
前記動作点調整手段は、前記複数のラインアンプの各々の直流バイアスを、黒レベルに対応したバイアスと白レベルに対応したバイアスの少なくとも２つの直流バイアスの間で切り換える
請求項２記載の固体撮像素子。
前記動作点調整手段は、垂直ブランキング期間内において動作点を変化させる
請求項１記載の固体撮像素子。
単位画素が行列状に２次元配置されてなる画素部と、
前記画素部の行方向の画素列ごとに配された信号線の各々に接続された複数のラインアンプとを備え、
前記ラインアンプのゲインバラツキを補正するための少なくとも２つの補正信号を得て当該少なくとも２つの補正信号のレベル差を撮像信号と演算することによって前記ラインアンプのゲインバラツキを補正する
固体撮像素子の駆動に当たって、
前記複数のラインアンプの各々の動作点を変化させることによって前記少なくとも２つの補正信号を生成する
固体撮像素子の駆動方法。
前記複数のラインアンプの各々の直流バイアスを変えることによって動作点を変化させる
請求項５記載の固体撮像素子の駆動方法。
単位画素が行列状に２次元配置されてなる画素部と、
前記画素部の行方向の画素列ごとに配された信号線の各々に接続された複数のラインアンプとを備えた固体撮像素子の信号処理に当たって、
前記複数のラインアンプの各々の動作点を変化させることによって当該ラインアンプのゲインバラツキを補正するための少なくとも２つの補正信号を生成し、
前記少なくとも２つの補正信号のレベル差を前記固体撮像素子の撮像信号と演算することによって前記ラインアンプのゲインバラツキを補正する
固体撮像素子の信号処理方法。
前記少なくとも２つの補正信号は、前記複数のラインアンプの各々の直流バイアスを変えることによって得られる黒レベル信号と白レベル信号である
請求項７記載の固体撮像素子の信号処理方法。