JP4206783B2

JP4206783B2 - 同期分離回路

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Publication number: JP4206783B2
Application number: JP2003056843A
Authority: JP
Inventors: 二未王亀岡
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-03-04
Filing date: 2003-03-04
Publication date: 2009-01-14
Anticipated expiration: 2023-03-04
Also published as: JP2004266710A

Description

【０００１】
【発明の属する技術分野】
本願発明は、複合映像信号から同期信号を分離する機能を有する、同期分離回路に関するものである。
【０００２】
特に、本願発明は、入力される複合映像信号がサグや同期圧縮などの影響で不正規な場合であっても、良好な同期分離性能を提供できる同期分離回路に関するものである。
【０００３】
【従来の技術】
近年、半導体技術の進歩や液晶ディスプレイ（ＬＣＤ）やプラズマディスプレイ（ＰＤＰ）と言ったマトリクス駆動によるデジタル制御に適した表示装置の一般化により、ビデオ信号をデジタル化して各種の信号処理を行うデジタル映像信号処理装置が普及してきている。その様な状況の中で、デジタル同期分離技術の向上は必要不可欠となる。
【０００４】
従来行われてきた、デジタル同期分離は、例えば、以下に記す通りである。以下、図１１を用いて従来のデジタル同期分離回路に付いて説明する。
【０００５】
図１１は、従来の技術におけるデジタル同期分離回路を示したブロック図である。図１１において、８０は所定のサンプリングクロックにてサンプリングされたデジタルビデオ信号ａより水平同期信号期間のペデスタルレベルＰと水平同期信号先端レベルＳとを判別する水平同期信号レベル判別回路である。
【０００６】
８１は水平同期信号レベル判別回路８０から出力されるペデスタルレベルＰと水平同期信号先端レベルＳとを入力として、（Ｐ＋Ｓ）／２の平均演算によりデジタルビデオ信号ａから水平同期信号を分離するのに必要な同期分離レベルｂを、水平同期信号のレベルの約５０％に設定する同期分離レベル設定回路である。
【０００７】
デジタルビデオ信号ａに複合されている水平同期信号は、設定された同期分離レベルｂと比較され、同期分離レベルｂよりレベルの低い信号部分が同期信号として同期分離回路８２で分離される。同期分離回路８２で分離されたデータｄは、デジタルビデオ信号ａに同期した水平同期パルスまたは水平同期信号相当のパルスである為、水平ＰＬＬ回路８５で位相情報として使用される。
【０００８】
水平ＰＬＬ回路８５の出力ｅは、デジタルビデオ信号ａとの位相により同期状態を判別する同期判別回路８６に入力される。同期判別回路８６の出力はｇは、スイッチ８４を制御して、同期引き込み前には前記同期分離回路８２の出力データｄを水平ＰＬＬ回路８５に送り、同期引き込み後は水平同期信号期間を示す制御パルスｆで制限されたＡＮＤ回路８３の出力データをｍを水平ＰＬＬ回路８５に送る。
【０００９】
ＡＮＤ回路８３の出力ｍは、図１２に示す通り、制御パルスｆにより前記同期分離回路８２の出力を水平同期期間のみに制限している為、同期引き込み後は水平同期信号期間以外でのノイズによる同期分離性能への影響を排除でき、入力されるデジタルビデオ信号ａに正確に同期した水平同期パルスｅを発生させる事ができる（特許文献１参照）。
【００１０】
【特許文献１】
特開平９−１３５３６８号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、入力されるデジタルビデオ信号に垂直レートの周期でサグの症状が現れている場合や、同期信号部分が極端に短くなった（例えば、同期圧縮された）信号が入力された際、更には、水平同期先端レベルが変動するようなノイズが重畳された不正規な信号入力の場合、同期分離レベルを最適なレベルで設定できず、ジッタやスネ−キング、最悪はＶダンシング（垂直ダンシング）、同期流れ等を引き起こしてしまうという課題があった。
【００１２】
本願発明は、前記課題を解決する為、Ｖサグ（垂直サグ）の量を検出する方法、または手順を備え、さらに、スライスレベルと置き換えレベルを設定する事により、入力の信号レベルを任意に置換できる最小値レベル変換する方法、または手順を備える事により、Ｖサグ量に応じた、さらに同期圧縮や、ノイズの影響で水平先端レベルが変動するような場合でも最適な同期分離レベルを得ることができ、ジッタやスネ−キング、Ｖダンシング、同期流れの発生しない同期分離回路を提供する事を目的とする。
【００１３】
【課題を解決するための手段】
前記課題を解決する為に、本願発明に係わる同期信号分離回路は、入力信号の水平同期信号期間のペデスタルレベルと水平同期信号先端レベルを判別する水平同期信号レベル判別手段と、前記入力信号から垂直同期パルスを分離する垂直同期分離手段と、前記垂直同期パルスに同期したタイミングパルスを発生する垂直レートタイミング発生手段と、前記ペデスタルレベルと前記タイミングパルスとからＶサグ量を検出するＶサグ量検出手段と、前記ペデスタルレベルと前記水平同期信号先端レベルの平均演算に前記Ｖサグ量の傾きを考慮して同期分離レベルを設定する同期分離レベル設定手段と、前記同期分離レベルに応じて前記入力信号から同期信号を分離する同期分離手段と、前記同期信号を位相情報として水平同期信号または水平同期信号相当の信号を発生する水平クロック・パルス生成手段と、前記入力信号と前記水平同期信号または水平同期信号相当の信号とが同期しているかを判別する同期判別手段と、前記同期信号の出力を前記水平同期期間のみに制限する同期信号出力制限手段と、前記同期判別に基づき、同期前は前記同期信号を前記水平クロック・パルス生成手段に出力し、同期後は前記水平同期期間のみに出力制限された前記同期信号を前記水平クロック・パルス生成手段に出力するようスイッチを切り換える切換え手段と、を備えたものである。
【００１４】
また、本願発明に係わる同期信号分離方法は、入力信号の水平同期信号期間のペデスタルレベルと水平同期信号先端レベルを判別するステップと、前記入力信号から垂直同期パルスを分離するステップと、前記垂直同期パルスに同期したタイミングパルスを発生するステップと、前記ペデスタルレベルと前記タイミングパルスとからＶサグ量を検出するステップと、前記ペデスタルレベルと前記水平同期信号先端レベルの平均演算に前記Ｖサグ量の傾きを考慮して同期分離レベルを設定するステップと、前記同期分離レベルに応じて前記入力信号から同期信号を分離するステップと、前記同期信号を位相情報として水平同期信号または水平同期信号相当の信号を発生するステップと、前記入力信号と前記水平同期信号または水平同期信号相当の信号とが同期しているかを判別するステップと、前記同期信号の出力を前記水平同期期間のみに制限するステップと、前記同期判別に基づき、同期前は前記同期信号を出力し、同期後は前記水平同期期間のみに出力制限された前記同期信号を出力するようスイッチを切り換えるステップと、を有するものである。
【００１９】
【発明の実施の形態】
（実施の形態１）
図１は、本願発明の実施の形態１による同期分離回路の構成を説明する為のブロック図である。以下、図１を用いて同期分離回路について説明する。
【００２０】
１０は、所定のサンプリングクロックにてサンプリングされたデジタルビデオ信号ａより水平同期信号期間のペデスタルレベルＰと水平同期信号先端レベルＳとを判別する水平同期信号レベル判別回路である。
【００２１】
１６は、デジタルビデオ信号ａより垂直同期パルスを分離する垂直同期分離回路である。１７は、前記垂直同期分離回路１６より出力される垂直同期パルスより垂直同期パルスに同期した、垂直同期期間前後を含むタイミングパルスを発生する垂直レートタイミング発生回路である。１８は、水平同期信号レベル判別回路１０で検出するペデスタルレベル検出結果と、垂直レートタイミング発生回路１７で発生した垂直同期パルス前後を表すタイミングパルスとから垂直レートで発生しているサグ量を検出するマイコンである。
【００２２】
１１は、水平同期信号レベル判別回路１０で検出したペデスタルレベルＰと水平同期信号先端レベルＳと、マイコン１８から出力されるＶサグ検出量から最適な同期分離スライスレベルｂを設定する同期分離レベル設定回路である。例えば、同期分離スライスレベルｂは、（Ｐ＋Ｓ）／２の平均演算にＶサグの傾きを考慮し得られる。
【００２３】
１２は、デジタルビデオ信号ａに複合されている水平同期信号を設定された同期分離レベルｂと比較し、同期分離レベルｂよりレベルの低い信号部分が同期信号として同期分離する同期分離回路である。同期分離回路１２で分離されたデータｄは、デジタルビデオ信号ａに同期した水平同期パルスまたは水平同期信号相当のパルスである為、１５の水平ＰＬＬ回路で位相情報として使用される。
【００２４】
１９は、同期判別回路であり、水平ＰＬＬ回路１５の出力ｅと、デジタルビデオ信号ａとの位相により同期状態を判別する。同期判別回路１９の出力はｇは、１４のスイッチを制御する。同期引き込み前には前記同期分離回路１２の出力データｄを水平ＰＬＬ回路１５に送り、同期引き込み後は水平同期信号期間を示す制御パルスｆで制限されたＡＮＤ回路１３の出力データをｍを水平ＰＬＬ回路１５に送る。
【００２５】
ＡＮＤ回路１３の出力ｍは、従来の技術の例を説明する際にも使用した、図１２に示す通り、制御パルスｆにより前記同期分離回路１２の出力を水平同期期間のみに制限している為、同期引き込み後は水平同期信号期間以外でのノイズによる同期分離性能への影響を排除でき、入力されるデジタルビデオ信号ａに正確に同期した水平同期パルスｅを発生させる事ができる。
【００２６】
次に本願発明の実施の形態１についての同期分離回路の動作について図１、及び図２を用いて説明する。なお、図２は、同実施の形態の動作ステップを示したフロー図である。
【００２７】
始めに、水平同期信号レベル判別回路１０により、所定のサンプリングクロックにてサンプリングされたデジタルビデオ信号ａより水平同期信号期間のペデスタルレベルＰと水平同期信号先端レベルＳとを判別する（図２のペデスタルレベル検出、水平同期先端レベル検出のステップに相当）。
【００２８】
また、一方では、垂直同期分離回路１６で、デジタルビデオ信号ａより垂直同期パルスの分離を行う（図２の垂直同期分離に相当）。
【００２９】
垂直同期分離回路１６から分離された垂直同期パルスを基に、垂直レートタイミング発生回路１７では、垂直同期パルスに同期した、垂直同期期間前後を含むタイミングパルスを発生する。マイコン１８は、水平同期信号レベル判別回路１０で検出するペデスタルレベル検出結果と、垂直レートタイミング発生回路１７で発生した垂直同期パルス前後を表すタイミングパルスとから垂直レートで発生しているサグ量を検出する。
【００３０】
同期分離レベル設定回路１１は、水平同期信号レベル判別回路１０で検出したペデスタルレベルＰと水平同期信号先端レベルＳと、マイコン１８から出力されるＶサグ検出量から最適な同期分離スライスレベルｂを設定する。例えば、同期分離スライスレベルｂは、（Ｐ＋Ｓ）／２の平均演算にマイコン１８で検出した、Ｖサグの傾きを考慮し得られる（図２の同期分離レベル設定のステップに相当）。
【００３１】
同期分離回路１２は、デジタルビデオ信号ａに複合されている水平同期信号を設定された同期分離レベルｂと比較し、同期分離レベルｂよりレベルの低い信号部分を同期信号として分離する（図２の同期分離のステップに相当）。
【００３２】
同期分離回路１２で分離されたデータｄは、デジタルビデオ信号ａに同期した水平同期パルスまたは水平同期信号相当のパルスである為、１５の水平ＰＬＬ回路で位相情報として使用される（図２のＰＬＬに相当）。
【００３３】
同期判別回路１９では、水平ＰＬＬ回路１５の出力ｅと、デジタルビデオ信号ａとの位相により同期状態の判別を行う（図２の同期判別に相当）。
【００３４】
同期判別回路１９の出力はｇは、スイッチ１４を制御する。同期引き込み前には前記同期分離回路１２の出力データｄを水平ＰＬＬ回路１５に送り、同期引き込み後は水平同期信号期間を示す制御パルスｆで制限されたＡＮＤ回路１３の出力データをｍを水平ＰＬＬ回路１５に送る（図２の引き込み済みかで分岐する部分に相当）。
【００３５】
ＡＮＤ回路１３の出力ｍは、従来の技術の例を説明する際にも使用した、図１２に示す通り、制御パルスｆにより前記同期分離回路１２の出力を水平同期期間のみに制限している為、同期引き込み後は水平同期信号期間以外でのノイズによる同期分離性能への影響を排除でき、入力されるデジタルビデオ信号ａに正確に同期した水平同期パルスｅを発生させる。
【００３６】
図３は、本実施の形態において設定されるスライスレベルｂの様子を示した波形である。波形は、上段、下段共Ｖサグの影響を受けた複合映像信号で垂直同期周辺をクローズアップしたものである。上段は、従来の技術によって設定される同期分離スライスレベルについて記載し、下段は実施の形態１のによるスライスレベルの設定される様子を示したものである。
【００３７】
図３が示す通り、本願発明の本実施の形態の構成または方法を用いた場合、サグの影響を受ける事無くジッタやスネ−キング、更には、Ｖダンシングや同期流れの発生を排除できる同期分離回路を提供できる。
【００３８】
（実施の形態２）
図４は、本願発明の第２の実施の形態である同期分離回路について、その構成を説明する為のブロック図である。図５は、図４中の最小値レベル変換回路を更に細かく説明する為のブロック図である。
【００３９】
以下、図４、図５を用いて上記同期分離回路について説明する。
【００４０】
２０は、任意に設定されるスライスレベルと置き換えレベルにより最小値部分の信号レベルを置換する最小値レベル変換回路であり、３２のコンパレータ、３１のスイッチで構成される。
【００４１】
２１は、所定のサンプリングクロックにてサンプリングされたデジタルビデオ信号ａより水平同期信号期間のペデスタルレベルＰと水平同期信号先端レベルＳとを判別する水平同期信号レベル判別回路である。２２は、水平同期信号レベル判別回路１０で検出したペデスタルレベルＰと水平同期信号先端レベルＳから最適な同期分離スライスレベルｂを設定する同期分離レベル設定回路である。例えば、同期分離スライスレベルｂは、（Ｐ＋Ｓ）／２の平均を演算する事により得られる。
【００４２】
２３は、デジタルビデオ信号ａに複合されている水平同期信号を設定された同期分離レベルｂと比較し、同期分離レベルｂよりレベルの低い信号部分が同期信号として同期分離する同期分離回路である。同期分離回路１２で分離されたデータｄは、デジタルビデオ信号ａに同期した水平同期パルスまたは水平同期信号相当のパルスである為、２６の水平ＰＬＬ回路で位相情報として使用される。
【００４３】
２７は、同期判別回路であり、水平ＰＬＬ回路２６の出力ｅと、デジタルビデオ信号ａとの位相により同期状態を判別する。同期判別回路２７の出力はｇは、２５のスイッチを制御する。同期引き込み前には前記同期分離回路２３の出力データｄを水平ＰＬＬ回路２６に送り、同期引き込み後は水平同期信号期間を示す制御パルスｆで制限されたＡＮＤ回路２４の出力データをｍを水平ＰＬＬ回路２６に送る。
【００４４】
ＡＮＤ回路２４の出力ｍは、従来の技術の例を説明する際にも使用した、図１２に示す通り、制御パルスｆにより前記同期分離回路２３の出力を水平同期期間のみに制限している為、同期引き込み後は水平同期信号期間以外でのノイズによる同期分離性能への影響を排除でき、入力されるデジタルビデオ信号ａに正確に同期した水平同期パルスｅを発生させる事ができる。
【００４５】
次に本実施の形態について、同期分離回路の動作について図４、図５、及び図６を用いて説明する。なお、図６は、本実施の形態の動作ステップを示したフロー図である。
【００４６】
始めに、最小値レベル変換回路２０にて信号レベルが低い部分のデータを置換する。信号レベルが低いと判断するスレッシュレベルはスライスレベルとして、置換するレベルは置き換えレベルとして外部より任意に設定され、コンパレータ３２とその出力により制御されるスイッチ３１でその動作を担う。通常置き換えレベルは、スライスレベルより低く設定する。つまり、最小値レベル変換回路２０では、低い信号レベルの部分を更に低く、且つ一様になるよう伸張する回路である（図６の最小値レベル変換のステップに相当する）。
【００４７】
次に、水平同期信号レベル判別回路２１により、所定のサンプリングクロックにてサンプリングされたデジタルビデオ信号ａより水平同期信号期間のペデスタルレベルＰと水平同期信号先端レベルＳとを判別する。水平同期先端レベルは、最小値レベル変換回路２０で置換されたものとなる（図６のペデスタルレベル検出、水平同期先端レベル検出のステップに相当）。
【００４８】
同期分離レベル設定回路２２は、水平同期信号レベル判別回路２１で検出したペデスタルレベルＰと水平同期信号先端レベルＳから最適な同期分離スライスレベルｂを設定する。例えば、同期分離スライスレベルｂは、（Ｐ＋Ｓ）／２の平均演算で得られる（図６の同期分離レベル設定のステップに相当）。
【００４９】
同期分離回路２３は、デジタルビデオ信号ａに複合されている水平同期信号を設定された同期分離レベルｂと比較し、同期分離レベルｂよりレベルの低い信号部分を同期信号として分離する。（図６の同期分離のステップに相当）
同期分離回路２３で分離されたデータｄは、デジタルビデオ信号ａに同期した水平同期パルスまたは水平同期信号相当のパルスである為、２６の水平ＰＬＬ回路で位相情報として使用される（図６のＰＬＬのステップに相当）。
【００５０】
同期判別回路２７では、水平ＰＬＬ回路２６の出力ｅと、デジタルビデオ信号ａとの位相により同期状態の判別を行う（図６の同期判別のステップに相当）。
【００５１】
同期判別回路２７の出力はｇは、スイッチ２５を制御する。同期引き込み前には前記同期分離回路２３の出力データｄを水平ＰＬＬ回路２６に送り、同期引き込み後は水平同期信号期間を示す制御パルスｆで制限されたＡＮＤ回路２４の出力データをｍを水平ＰＬＬ回路２６に送る（図６の引き込み済みかで分岐する部分に相当）。
【００５２】
ＡＮＤ回路２４の出力ｍは、従来の技術の例を説明する際にも使用した、図１２に示す通り、制御パルスｆにより前記同期分離回路２３の出力を水平同期期間のみに制限している為、同期引き込み後は水平同期信号期間以外でのノイズによる同期分離性能への影響を排除でき、入力されるデジタルビデオ信号ａに正確に同期した水平同期パルスｅを発生させる。
【００５３】
図７は、本実施の形態において設定されるスライスレベルｂの様子を示した波形である。波形は、上段、下段共Ｖサグの影響を受けた複合映像信号で垂直同期周辺をクローズアップしたものである。上段は、従来の技術によって設定される同期分離スライスレベルについて記載し、下段は本実施の形態による信号レベルの伸張が行われ、スライスレベルの設定に余裕が見られる様子を示したものである。
【００５４】
図７が示す通り、本願発明の本実施の形態の構成または方法を用いた場合、サグの影響を受ける事無くジッタやスネ−キング、更には、Ｖダンシングや同期流れの発生を排除できる同期分離回路を提供できる。
【００５５】
（実施の形態３）
図８は、本願発明の第３の実施の形態による同期分離回路の構成を説明する為のブロック図である。以下、図８を用いて上記同期分離回路について説明する。
【００５６】
４０は、別途設定されるスライスレベルと置き換えレベルにより最小値部分の信号レベルを置換する最小値レベル変換回路であり、（実施の形態２）の説明で用いた図５の３２のコンパレータ、３１のスイッチで構成される。
【００５７】
４１は、所定のサンプリングクロックにてサンプリングされたデジタルビデオ信号ａより水平同期信号期間のペデスタルレベルＰと水平同期信号先端レベルＳとを判別する水平同期信号レベル判別回路である。
【００５８】
４７は、デジタルビデオ信号ａより垂直同期パルスを分離する垂直同期分離回路である。４８は、前記垂直同期分離回路４７より出力される垂直同期パルスより垂直同期パルスに同期した、垂直同期期間前後を含むタイミングパルスを発生する垂直レートタイミング発生回路である。
【００５９】
４９は、水平同期信号レベル判別回路４１で検出するペデスタルレベル検出結果と、垂直レートタイミング発生回路４８で発生した垂直同期パルス前後を表すタイミングパルスとから垂直レートで発生しているサグ量を検出するマイコンである。マイコン４９は、最小値レベル変換回路４０に設定するスライスレベルＳＬ、置き換えレベルＣＯを発生する。
【００６０】
４２は、水平同期信号レベル判別回路４１で検出したペデスタルレベルＰと水平同期信号先端レベルＳ、マイコン４９で演算処理されたサグ検出量から最適な同期分離スライスレベルｂを設定する同期分離レベル設定回路である。例えば、同期分離スライスレベルｂは、（Ｐ＋Ｓ）／２の平均を演算にサグ傾き量を考慮する事により得られる。
【００６１】
４３は、デジタルビデオ信号ａに複合されている水平同期信号を設定された同期分離レベルｂと比較し、同期分離レベルｂよりレベルの低い信号部分が同期信号として同期分離する同期分離回路である。同期分離回路４３で分離されたデータｄは、デジタルビデオ信号ａに同期した水平同期パルスまたは水平同期信号相当のパルスである為、４６の水平ＰＬＬ回路で位相情報として使用される。
【００６２】
５０は同期判別回路であり、水平ＰＬＬ回路４６の出力ｅと、デジタルビデオ信号ａとの位相により同期状態を判別する。同期判別回路５０の出力はｇは、４５のスイッチを制御する。同期引き込み前には前記同期分離回路４３の出力データｄを水平ＰＬＬ回路４６に送り、同期引き込み後は水平同期信号期間を示す制御パルスｆで制限されたＡＮＤ回路４４の出力データをｍを水平ＰＬＬ回路４６に送る。
【００６３】
ＡＮＤ回路４４の出力ｍは、従来の技術の例を説明する際にも使用した、図１２に示す通り、制御パルスｆにより前記同期分離回路４３の出力を水平同期期間のみに制限している為、同期引き込み後は水平同期信号期間以外でのノイズによる同期分離性能への影響を排除でき、入力されるデジタルビデオ信号ａに正確に同期した水平同期パルスｅを発生させる事ができる。
【００６４】
次に実施の形態３についての同期分離回路の動作について図８、及び図９を用いて説明する。なお、図９は、本実施の形態の動作ステップを示したフロー図である。
【００６５】
始めに、最小値レベル変換回路４０にて信号レベルが低い部分のデータを置換する。信号レベルが低いと判断するスレッシュレベルはスライスレベルとして、置換するレベルは置き換えレベルとしてマイコン４９により任意に設定され、コンパレータ３２とその出力により制御されるスイッチ３１でその動作を担う。通常置き換えレベルは、スライスレベルより低く設定する。つまり、最小値レベル変換回路４０では、低い信号レベルの部分を更に低く、且つ一様になるよう伸張する回路である。（図９の最小値レベル変換のステップに相当する）
次に、水平同期信号レベル判別回路４１により、所定のサンプリングクロックにてサンプリングされたデジタルビデオ信号ａより水平同期信号期間のペデスタルレベルＰと水平同期信号先端レベルＳとを判別する。水平同期先端レベルは、最小値レベル変換回路４０で置換されたものとなる（図９のペデスタルレベル検出、水平同期先端レベル検出のステップに相当）。
【００６６】
また、一方では、垂直同期分離回路４７で、デジタルビデオ信号ａより垂直同期パルスの分離を行う（図９の垂直同期分離のステップに相当）。
【００６７】
垂直同期分離回路４７から分離された垂直同期パルスを基に、垂直レートタイミング発生回路４８では、垂直同期パルスに同期した、垂直同期期間前後を含むタイミングパルスを発生する。マイコン４９は、水平同期信号レベル判別回路４１で検出するペデスタルレベル検出結果と、垂直レートタイミング発生回路４８で発生した垂直同期パルス前後を表すタイミングパルスとから垂直レートで発生しているサグ量を検出する。
【００６８】
同期分離レベル設定回路４２は、水平同期信号レベル判別回路４１で検出したペデスタルレベルＰと水平同期信号先端レベルＳとサグ検出量から最適な同期分離スライスレベルｂを設定する。例えば、同期分離スライスレベルｂは、（Ｐ＋Ｓ）／２の平均演算にサグの傾きを考慮して得られる（図９の同期分離レベル設定のステップに相当）。
【００６９】
同期分離回路４３は、デジタルビデオ信号ａに複合されている水平同期信号を設定された同期分離レベルｂと比較し、同期分離レベルｂよりレベルの低い信号部分を同期信号として分離する（図９の同期分離のステップに相当）。
【００７０】
同期分離回路４３で分離されたデータｄは、デジタルビデオ信号ａに同期した水平同期パルスまたは水平同期信号相当のパルスである為、４６の水平ＰＬＬ回路で位相情報として使用される（図９のＰＬＬのステップに相当）。
【００７１】
同期判別回路５０では、水平ＰＬＬ回路４６の出力ｅと、デジタルビデオ信号ａとの位相により同期状態の判別を行う（図９の同期判別のステップに相当）。
【００７２】
同期判別回路５０の出力はｇは、スイッチ４５を制御する。同期引き込み前には前記同期分離回路４３の出力データｄを水平ＰＬＬ回路４６に送り、同期引き込み後は水平同期信号期間を示す制御パルスｆで制限されたＡＮＤ回路４４の出力データをｍを水平ＰＬＬ回路４６に送る（図９の引き込み済みかで分岐する部分に相当）。
【００７３】
ＡＮＤ回路４４の出力ｍは、従来の技術の例を説明する際にも使用した、図１２に示す通り、制御パルスｆにより前記同期分離回路４３の出力を水平同期期間のみに制限している為、同期引き込み後は水平同期信号期間以外でのノイズによる同期分離性能への影響を排除でき、入力されるデジタルビデオ信号ａに正確に同期した水平同期パルスｅを発生させる。
【００７４】
図１０は、本実施の形態において設定されるスライスレベルｂの様子を示した波形である。波形は、上段、下段共Ｖサグの影響を受けた複合映像信号で垂直同期周辺をクローズアップしたものである。上段は、従来の技術によって設定される同期分離スライスレベルについて記載し、下段は（実施の形態２）による信号レベルの伸張が行われ、さらにサグ検出の結果より同期分離レベルに補正が行われ、スライスレベルの設定にさらに余裕が見られる様子を示したものである。
【００７５】
図１０が示す通り、本願発明の本実施の形態の構成または方法を用いた場合、サグの影響を受ける事無くジッタやスネ−キング、更には、Ｖダンシングや同期流れの発生を排除できる同期分離回路を提供できる。
【００７６】
【発明の効果】
以上の様に上記実施例によれば、垂直レートでのサグ量を検出する事と、最小値レベルの置換を行う事により、入力される複合映像信号がサグや同期圧縮などの影響で不正規な場合であっても、良好な同期分離性能を提供する事ができる。
【図面の簡単な説明】
【図１】本願発明の第１の実施の形態による同期分離回路を示すブロック図
【図２】本願発明の第１の実施の形態による映像表示方法を示すフロー図
【図３】同回路における波形を示す図
【図４】本願発明の第２の実施の形態による同期分離回路を示すブロック図
【図５】本願発明の第２の実施の形態による同期分離回路を示すブロック図
【図６】本願発明の第２の実施の形態による映像表示方法を示すフロー図
【図７】同回路における波形を示す図
【図８】本願発明の第３の実施の形態による同期分離回路を示すブロック図
【図９】本願発明の第３の実施の形態による映像表示方法を示すフロー図
【図１０】同回路における波形を示す図
【図１１】従来の技術による実施例を示す同期分離回路のブロック図
【図１２】同回路における波形を示す図
【符号の説明】
１０水平同期信号レベル判別回路
１１同期分離レベル設定回路
１２同期分離回路
１３ＡＮＤゲート
１４スイッチ
１５水平ＰＬＬ回路
１６垂直同期分離回路
１７垂直レートタイミング発生回路
１８マイコン
１９同期判別回路
２０最小値レベル変換回路
２１水平同期信号レベル判別回路
２２同期分離レベル設定回路
２３同期分離回路
２４ＡＮＤゲート
２５スイッチ
２６水平ＰＬＬ回路
２７同期判別回路
３０最小値レベル変換回路
３１スイッチ
３２コンパレータ
４０最小値レベル変換回路
４１水平同期信号レベル判別回路
４２同期分離レベル設定回路
４３同期分離回路
４４ＡＮＤゲート
４５スイッチ
４６水平ＰＬＬ回路
４７垂直同期分離回路
４８垂直レートタイミング発生回路
４９マイコン
５０同期判別回路
８０水平同期信号レベル判別回路
８１同期分離レベル設定回路
８２同期分離回路
８３ＡＮＤゲート
８４スイッチ
８５水平ＰＬＬ回路
８６同期判別回路

Claims

入力信号の水平同期信号期間のペデスタルレベルと水平同期信号先端レベルを判別する水平同期信号レベル判別手段と、前記入力信号から垂直同期パルスを分離する垂直同期分離手段と、前記垂直同期パルスに同期したタイミングパルスを発生する垂直レートタイミング発生手段と、前記ペデスタルレベルと前記タイミングパルスとからＶサグ量を検出するＶサグ量検出手段と、前記ペデスタルレベルと前記水平同期信号先端レベルの平均演算に前記Ｖサグ量の傾きを考慮して同期分離レベルを設定する同期分離レベル設定手段と、前記同期分離レベルに応じて前記入力信号から同期信号を分離する同期分離手段と、前記同期信号を位相情報として水平同期信号または水平同期信号相当の信号を発生する水平クロック・パルス生成手段と、前記入力信号と前記水平同期信号または水平同期信号相当の信号とが同期しているかを判別する同期判別手段と、前記同期信号の出力を前記水平同期期間のみに制限する同期信号出力制限手段と、前記同期判別に基づき、同期前は前記同期信号を前記水平クロック・パルス生成手段に出力し、同期後は前記水平同期期間のみに出力制限された前記同期信号を前記水平クロック・パルス生成手段に出力するようスイッチを切り換える切換え手段と、を備えたことを特徴とする同期分離回路。
入力信号の水平同期信号期間のペデスタルレベルと水平同期信号先端レベルを判別するステップと、前記入力信号から垂直同期パルスを分離するステップと、前記垂直同期パルスに同期したタイミングパルスを発生するステップと、前記ペデスタルレベルと前記タイミングパルスとからＶサグ量を検出するステップと、前記ペデスタルレベルと前記水平同期信号先端レベルの平均演算に前記Ｖサグ量の傾きを考慮して同期分離レベルを設定するステップと、前記同期分離レベルに応じて前記入力信号から同期信号を分離するステップと、前記同期信号を位相情報として水平同期信号または水平同期信号相当の信号を発生するステップと、前記入力信号と前記水平同期信号または水平同期信号相当の信号とが同期しているかを判別するステップと、前記同期信号の出力を前記水平同期期間のみに制限するステップと、前記同期判別に基づき、同期前は前記同期信号を出力し、同期後は前記水平同期期間のみに出力制限された前記同期信号を出力するようスイッチを切り換えるステップと、を備えたことを特徴とする同期分離方法。