JP3063091B2 - 垂直同期分離回路 - Google Patents
垂直同期分離回路Info
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- JP3063091B2 JP3063091B2 JP1104328A JP10432889A JP3063091B2 JP 3063091 B2 JP3063091 B2 JP 3063091B2 JP 1104328 A JP1104328 A JP 1104328A JP 10432889 A JP10432889 A JP 10432889A JP 3063091 B2 JP3063091 B2 JP 3063091B2
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- Japan
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- pulse
- horizontal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は垂直同期分離方法及び垂直同期分離回路に
関する。
関する。
この発明は、垂直同期パルスの同期分離回路におい
て、複合同期パルスの所定の時点におけるレベルに基づ
いて垂直同期パルスを分離することにより、その分離動
作が、水平周波数，垂直同期パルスのパルス幅あるいは
等価パルスの有無などにかかわらず安定に行われるよう
にしたものである。
て、複合同期パルスの所定の時点におけるレベルに基づ
いて垂直同期パルスを分離することにより、その分離動
作が、水平周波数，垂直同期パルスのパルス幅あるいは
等価パルスの有無などにかかわらず安定に行われるよう
にしたものである。
第４図は、複合同期パルスから垂直同期パルスを分離
する回路の一例を示す。
する回路の一例を示す。
すなわち、積分回路（１）において、第５図Ａに示す
複合同期パルスPc（Phは水平同期パルス,Pvは垂直同期
パルス,Peは等化パルス,1Hは１水平期間を示す）が積分
されて同図Ｂに示すようにパルスPvごとにレベルの低下
する積分信号Siが取り出され、この信号Siが比較回路
（２）において、基準電圧Vrと電圧比較されて同図Ｃに
示すようにパルスPvごとに“L"レベルとなるパルス、す
なわち、垂直同期パルスPuが取り出される。
複合同期パルスPc（Phは水平同期パルス,Pvは垂直同期
パルス,Peは等化パルス,1Hは１水平期間を示す）が積分
されて同図Ｂに示すようにパルスPvごとにレベルの低下
する積分信号Siが取り出され、この信号Siが比較回路
（２）において、基準電圧Vrと電圧比較されて同図Ｃに
示すようにパルスPvごとに“L"レベルとなるパルス、す
なわち、垂直同期パルスPuが取り出される。
ところが、上述の垂直同期分離回路においては、例え
ば第６図Ｂに示すように基準電圧Vrのレベルがずれてい
ると、分離された垂直同期パルスPuには、同図Ｃに示す
ようにチャタリングを生じることがあり、これではジッ
タを生じたり、インターレースが不安定になったりして
しまう。
ば第６図Ｂに示すように基準電圧Vrのレベルがずれてい
ると、分離された垂直同期パルスPuには、同図Ｃに示す
ようにチャタリングを生じることがあり、これではジッ
タを生じたり、インターレースが不安定になったりして
しまう。
また、NTSC方式においては、 水平周波数＝4.5MHz/286≒15.734kHz 垂直同期パルスPvのパルス幅（存在期間） ＝３水平期間 等化パルスPeのパルス幅 ＝３水平期間 であるが、ビデオ信号を出力する機器、例えばパーソナ
ルコンピュータにおいては、その同期関係のフォーマッ
トは、メーカや機種によってまちまちである。例えば、
第７図Ａに示すように、水平周波数がNTSC方式よりも高
く、しかも、垂直同期パルスPvのパルス幅がNTSC方式よ
りも短いものがある。
ルコンピュータにおいては、その同期関係のフォーマッ
トは、メーカや機種によってまちまちである。例えば、
第７図Ａに示すように、水平周波数がNTSC方式よりも高
く、しかも、垂直同期パルスPvのパルス幅がNTSC方式よ
りも短いものがある。
そして、いわゆるマルチスキャンのCRTディスプレ
イ、すなわち水平周波数が異なっていてもその水平周波
数に追従して画像を表示できるようにしたCRTディスプ
レイがあるが、このマルチスキャンのCRTディスプレイ
においては、第７図Ａのような複合同期パルスPcのとき
でも、これにしたがって画像を表示しなければならな
い。
イ、すなわち水平周波数が異なっていてもその水平周波
数に追従して画像を表示できるようにしたCRTディスプ
レイがあるが、このマルチスキャンのCRTディスプレイ
においては、第７図Ａのような複合同期パルスPcのとき
でも、これにしたがって画像を表示しなければならな
い。
しかし、第４図の同期分離回路の場合には、第７図Ａ
の複合同期パルスPcのとき、同図B,Cのような状態とな
り、垂直同期パルスPuを得ることができない。
の複合同期パルスPcのとき、同図B,Cのような状態とな
り、垂直同期パルスPuを得ることができない。
もちろん、この場合、基準電圧Vrを高くすれば、第７
図ＡのパルスPcでもパルスPuを分離できるが、そうする
と第６図のようなチャタリングを生じやすくなってしま
う。
図ＡのパルスPcでもパルスPuを分離できるが、そうする
と第６図のようなチャタリングを生じやすくなってしま
う。
この発明は、以上のような問題点を一掃しようとする
ものである。
ものである。
このため、この発明においては、複合同期パルスPcに
対して、その１水平期間の長さを求め、その例えば1/4H
及び3/4Hの時点におけるパルスPcのレベルを判定するこ
とにより、垂直同期パルスPuを得るようにしたものであ
る。
対して、その１水平期間の長さを求め、その例えば1/4H
及び3/4Hの時点におけるパルスPcのレベルを判定するこ
とにより、垂直同期パルスPuを得るようにしたものであ
る。
水平周波数，垂直同期パルスPvのパルス幅，等化パル
スPeの有無にかかわらず垂直同期パルスPuが取り出され
る。
スPeの有無にかかわらず垂直同期パルスPuが取り出され
る。
第１図において、複合同期パルスPcが端子（11）を通
じてラッチ（Ｄフリップフロップ）（12）のＤ入力に供
給されるとともに、そのＱ出力が端子（13）に取り出さ
れる。
じてラッチ（Ｄフリップフロップ）（12）のＤ入力に供
給されるとともに、そのＱ出力が端子（13）に取り出さ
れる。
この場合、この同期分離回路はマルチスキャン用であ
り、パルスPcのフォーマットは上述のようにまちまちで
あるが、ここでは第２図Ｂに示すように、パルスPcはNT
SC方式のものであるとする。また、同図Ａのように、各
水平期間における1/4H及び3/4Hの時点を○印及び×印で
示す。
り、パルスPcのフォーマットは上述のようにまちまちで
あるが、ここでは第２図Ｂに示すように、パルスPcはNT
SC方式のものであるとする。また、同図Ａのように、各
水平期間における1/4H及び3/4Hの時点を○印及び×印で
示す。
さらに、クロックCLCKが、端子（21）を通じて例えば
12ビットのカウンタ（22）にカウント入力として供給さ
れるとともに、パルスPcが立ち下がり検出回路（41）に
供給されて同図Ｃに示すようにパルスPcの立ち下がりご
とのパルスPdが取り出され、このパルスPdが、スイッチ
回路（42）及びインバータ（43）を通じてカウンタ（2
2）のクリア入力CLに供給される。
12ビットのカウンタ（22）にカウント入力として供給さ
れるとともに、パルスPcが立ち下がり検出回路（41）に
供給されて同図Ｃに示すようにパルスPcの立ち下がりご
とのパルスPdが取り出され、このパルスPdが、スイッチ
回路（42）及びインバータ（43）を通じてカウンタ（2
2）のクリア入力CLに供給される。
この場合、クロックCLCKは、パルスPcの水平周波数よ
りも十分に高い周波数、この例においてはパルスPcにお
ける水平周波数は15kHz程度から128kHzまでを対象とし
ているので、16MHzとされている。また、スイッチ回路
（42）は、その動作の詳細については後述するが、等化
パルスPeのときのパルスPdを無視するためのものであ
り、基本的には常オンである。
りも十分に高い周波数、この例においてはパルスPcにお
ける水平周波数は15kHz程度から128kHzまでを対象とし
ているので、16MHzとされている。また、スイッチ回路
（42）は、その動作の詳細については後述するが、等化
パルスPeのときのパルスPdを無視するためのものであ
り、基本的には常オンである。
したがって、カウンタ（22）は、パルスPdにより１水
平期間ごとにクリアされるとともに、クロックCLCKをカ
ウントするので、そのカウント値Ｎは、第２図Ｄに示す
ように、１水平期間ごとのパルスPdのとき「０」にな
り、以後、次第に大きくなる。また、パルスPdによりク
リアされるときには、カウント値Ｎは、パルスPcの１水
平期間の長さを示していることになる。
平期間ごとにクリアされるとともに、クロックCLCKをカ
ウントするので、そのカウント値Ｎは、第２図Ｄに示す
ように、１水平期間ごとのパルスPdのとき「０」にな
り、以後、次第に大きくなる。また、パルスPdによりク
リアされるときには、カウント値Ｎは、パルスPcの１水
平期間の長さを示していることになる。
そして、このカウント値Ｎがラッチ（23）のＤ入力に
供給されるとともに、パルスPdが、スイッチ回路（44）
を通じてラッチ（23）にクロックとして供給される。な
お、スイッチ回路（44）は、スイッチ回路（42）と同様
である。
供給されるとともに、パルスPdが、スイッチ回路（44）
を通じてラッチ（23）にクロックとして供給される。な
お、スイッチ回路（44）は、スイッチ回路（42）と同様
である。
したがって、ラッチ（23）は、パルスPdにより１水平
期間ごとにカウンタ（22）のカウント値Ｎをラッチする
ことになるとともに、カウンタ（22）がパルスPdにより
クリアされるとき、このクリアはラッチ（23）のラッチ
よりもパルスPdのパルス幅の期間だけ遅れるので、ラッ
チ（23）には、その直前の１水平期間のカウント値Ｎが
ラッチされる。
期間ごとにカウンタ（22）のカウント値Ｎをラッチする
ことになるとともに、カウンタ（22）がパルスPdにより
クリアされるとき、このクリアはラッチ（23）のラッチ
よりもパルスPdのパルス幅の期間だけ遅れるので、ラッ
チ（23）には、その直前の１水平期間のカウント値Ｎが
ラッチされる。
すなわち、１水平期間ごとにパルスPdが得られたと
き、カウント値Ｎは、現在（最新）の１水平期間の長さ
を示し、ラッチ（23）の値Ｌは、その１水平期間前にお
ける１水平期間の長さを示していることになる。
き、カウント値Ｎは、現在（最新）の１水平期間の長さ
を示し、ラッチ（23）の値Ｌは、その１水平期間前にお
ける１水平期間の長さを示していることになる。
そして、この値Ｌが、除算回路（24）〜（26）に供給
されてそれぞれ例えば1/4,3/4,6/4の大きさに除算さ
れ、その商が比較回路（31）〜（33）のＡ入力にそれぞ
れ供給されるとともに、カウント値Ｎが比較回路（31）
〜（33）のＢ入力に供給される。
されてそれぞれ例えば1/4,3/4,6/4の大きさに除算さ
れ、その商が比較回路（31）〜（33）のＡ入力にそれぞ
れ供給されるとともに、カウント値Ｎが比較回路（31）
〜（33）のＢ入力に供給される。
したがって、比較回路（31）の出力端（Ａ＝Ｂ）から
は、第２図Ｅに示すように、Ｎ＝1/4Lとなったとき、す
なわち、1/4Hの時点（○印の時点）のとき、パルスP1が
得られ、比較回路（32）の出力端（Ａ＝Ｂ）からは、同
図Ｆに示すように、Ｎ＝3/4Hとなったとき、すなわち3/
4Hの時点（×印の時点）のとき、パルスP2が得られる。
は、第２図Ｅに示すように、Ｎ＝1/4Lとなったとき、す
なわち、1/4Hの時点（○印の時点）のとき、パルスP1が
得られ、比較回路（32）の出力端（Ａ＝Ｂ）からは、同
図Ｆに示すように、Ｎ＝3/4Hとなったとき、すなわち3/
4Hの時点（×印の時点）のとき、パルスP2が得られる。
そして、これらパルスP1,P2がオア回路（34）を通じ
てラッチ（12）にクロックとして供給されるので、ラッ
チ（12）のＱ出力は、同図Ｇに示すように、垂直同期パ
ルスPvのときには“L"レベルとなり、他のときには“H"
レベルとなり、これは垂直同期パルスPuにほかならな
い。したがって、端子（13）には、パルスPcから分離さ
れた垂直同期パルスPuが取り出される。
てラッチ（12）にクロックとして供給されるので、ラッ
チ（12）のＱ出力は、同図Ｇに示すように、垂直同期パ
ルスPvのときには“L"レベルとなり、他のときには“H"
レベルとなり、これは垂直同期パルスPuにほかならな
い。したがって、端子（13）には、パルスPcから分離さ
れた垂直同期パルスPuが取り出される。
そして、この場合、スイッチ回路（42），（44）が次
のように制御される。
のように制御される。
すなわち、比較回路（32），（33）の各出力端（Ａ＜
Ｂ）からＮ＜3/4L,N＜6/4Lのとき、それ“H"レベルとな
る比較出力Q2,Q3が取り出され、これら出力Q2,Q3がロジ
ック回路（51）に供給され、ロジック回路（51）から
は、 3/4L＜Ｎ＜6/4Lのとき α＝“H"レベル 上記以外のとき α＝“L"レベル となる信号αが取り出される。そして、この信号αが、
スイッチ回路（42）にその制御信号として供給されると
ともに、オア回路（52）を通じてスイッチ回路（44）に
その制御信号として供給され、スイッチ回路（42），
（44）はα＝“H"のときオンとされる。
Ｂ）からＮ＜3/4L,N＜6/4Lのとき、それ“H"レベルとな
る比較出力Q2,Q3が取り出され、これら出力Q2,Q3がロジ
ック回路（51）に供給され、ロジック回路（51）から
は、 3/4L＜Ｎ＜6/4Lのとき α＝“H"レベル 上記以外のとき α＝“L"レベル となる信号αが取り出される。そして、この信号αが、
スイッチ回路（42）にその制御信号として供給されると
ともに、オア回路（52）を通じてスイッチ回路（44）に
その制御信号として供給され、スイッチ回路（42），
（44）はα＝“H"のときオンとされる。
したがって、第３図に示すように、1/2Hの時点、すな
わち、等化パルスPeの時点では、α＝“L"なので、スイ
ッチ回路（42），（44）はオフであり、等化パルスPeか
ら検出されたパルスPdは無視され、上述のようにカウン
タ（22）及びラッチ（23）は１水平期間ごとのパルスPd
によりクリア及びラッチが行われる。
わち、等化パルスPeの時点では、α＝“L"なので、スイ
ッチ回路（42），（44）はオフであり、等化パルスPeか
ら検出されたパルスPdは無視され、上述のようにカウン
タ（22）及びラッチ（23）は１水平期間ごとのパルスPd
によりクリア及びラッチが行われる。
さらに、比較回路（33）の出力端（Ａ＝Ｂ）からＮ＝
6/4Lのとき“H"レベルとなるパルスP3が取り出され、こ
のパルスP3とパルスP2とがロジック回路（51）に供給さ
れ、ロジック回路（51）からは、 （Ｎ≦3/4Lまたは6/4L≦Ｎ）が、例えば 64回連続したとき β＝“H"レベル 上記以外のとき β＝“L"レベル となる信号βが取り出され、この信号βがオア回路（5
2）を通じてスイッチ回路（44）にその制御信号として
供給され、スイッチ回路（44）はβ＝“H"のときオンと
される。
6/4Lのとき“H"レベルとなるパルスP3が取り出され、こ
のパルスP3とパルスP2とがロジック回路（51）に供給さ
れ、ロジック回路（51）からは、 （Ｎ≦3/4Lまたは6/4L≦Ｎ）が、例えば 64回連続したとき β＝“H"レベル 上記以外のとき β＝“L"レベル となる信号βが取り出され、この信号βがオア回路（5
2）を通じてスイッチ回路（44）にその制御信号として
供給され、スイッチ回路（44）はβ＝“H"のときオンと
される。
したがって、水平周期Ｈが大幅に（それまでの3/4以
下あるいは6/4以上に）変化し、かつ、その状態が64水
平期間以上続いたときには、ラッチ（23）にその変化後
の水平周期Ｈがラッチされ、以後、上述のように垂直同
期パルスPuが取り出される。
下あるいは6/4以上に）変化し、かつ、その状態が64水
平期間以上続いたときには、ラッチ（23）にその変化後
の水平周期Ｈがラッチされ、以後、上述のように垂直同
期パルスPuが取り出される。
こうして、この発明によれば、水平周波数にかかわら
ず、その１水平期間の1/4H及び3/4Hの時点を検出し、こ
の時点における複合同期パルスPcのレベルを取り出すこ
とにより、垂直同期パルスPuを得ているので、例えば15
kHz〜128kHzのような広範囲な水平周波数に対して垂直
同期パルスPuを得ることができる。
ず、その１水平期間の1/4H及び3/4Hの時点を検出し、こ
の時点における複合同期パルスPcのレベルを取り出すこ
とにより、垂直同期パルスPuを得ているので、例えば15
kHz〜128kHzのような広範囲な水平周波数に対して垂直
同期パルスPuを得ることができる。
また、複合同期パルスPcにおいて、垂直同期パルスPv
のパルス幅がたとえ1/2Hであっても第２図からも明らか
なように、Pu＝“L"となるので、垂直同期パルスPuを取
り出すことができる。
のパルス幅がたとえ1/2Hであっても第２図からも明らか
なように、Pu＝“L"となるので、垂直同期パルスPuを取
り出すことができる。
さらに、垂直同期パルスPuの分離に、等化パルスPeの
有無が関係しないので、チャタリングを発生することが
なく、したがって、ジッタを生じたり、インターレース
が不安定になることがない。
有無が関係しないので、チャタリングを発生することが
なく、したがって、ジッタを生じたり、インターレース
が不安定になることがない。
また、分離された垂直同期パルスPuは、必ず1/4Hまた
は3/4Hの時点（パルスP1またはP2）に同期するので、イ
ンターレースのとき、ラスタは必ず50％のインターレー
スとなる。
は3/4Hの時点（パルスP1またはP2）に同期するので、イ
ンターレースのとき、ラスタは必ず50％のインターレー
スとなる。
さらに、除算回路（24）は、値Ｌを示す並列データを
２ビットだけ右シフトして比較回路（31）に供給すれば
よく、実際には、ハードウエアとして設ける必要がな
い。さらに、除算回路（25）は、値Ｌの並列データを、
２ビット右シフトしたデータと、１ビット右シフトした
データとを加算するだけでよく、除算回路（26）も値Ｌ
の並列データに、これを１ビット右シフトしたデータを
加算するだけでよいので、ローコストである。
２ビットだけ右シフトして比較回路（31）に供給すれば
よく、実際には、ハードウエアとして設ける必要がな
い。さらに、除算回路（25）は、値Ｌの並列データを、
２ビット右シフトしたデータと、１ビット右シフトした
データとを加算するだけでよく、除算回路（26）も値Ｌ
の並列データに、これを１ビット右シフトしたデータを
加算するだけでよいので、ローコストである。
第１図はこの発明の一例の系統図、第２図〜第７図はそ
の説明のための図である。 （12），（23）はラッチ、（22）はカウンタ、（24）〜
（26）は除算回路、（31）〜（33）は比較回路、（51）
はロジック回路である。
の説明のための図である。 （12），（23）はラッチ、（22）はカウンタ、（24）〜
（26）は除算回路、（31）〜（33）は比較回路、（51）
はロジック回路である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/10
Claims (2)
- 【請求項１】水平同期パルスと、垂直同期パルスと、等
化パルスとを含む複合同期パルスを第１のラッチにその
データとして供給し、 水平周波数よりも十分に高い周波数のパルスをカウント
入力とし水平同期パルスをクリア入力とするカウンタに
より上記複合同期パルスの１水平期間の長さを計測し、 このカウンタにより計測された１水平期間の長さを示す
カウント値を第２のラッチにそのデータとして供給する
と共に、水平同期パルスを上記第２のラッチにそのラッ
チ信号として供給し、 上記１水平期間の長さを示すカウント値から、上記複合
同期パルスにおける水平同期パルスとこの水平同期パル
スに後続する等化パルスとの間の期間に対応する第１の
基準値を所定の演算により求め、 上記１水平期間の長さを示すカウント値から、上記複合
同期パルスにおける等化パルスとこの等化パルスに後続
する水平同期パルスとの間の期間に対応する第２の基準
値を所定の演算により求め、 上記カウンタの出力を、上記第１の基準値及び上記第２
の基準値とそれぞれ比較することにより、上記複合同期
パルスにおける水平同期パルスとこの水平同期パルスに
後続する等化パルスとの間の時点で第１のパルスを形成
するとともに、上記複合同期パルスにおける等化パルス
とこの等化パルスに後続する水平同期パルスとの間の時
点で第２のパルスを形成し、 上記第１のパルス及び第２のパルスを上記第１のラッチ
にそのクロックとして供給してこの第１のラッチから垂
直同期パルスを取り出す 垂直同期分離方法。 - 【請求項２】水平同期パルスと、垂直同期パルスと、等
化パルスとを含む複合同期パルスがデータとして供給さ
れる第１のラッチと、 水平周波数よりも十分に高い周波数のパルスをカウント
入力として水平同期パルスをクリア入力として上記複合
同期パルスの１水平期間の長さを計測するカウンタと、 このカウンタにより計測された１水平期間の長さを示す
カウント値を上記複合同期パルスにおける水平周期でラ
ッチする第２のラッチと、 上記１水平期間の長さを示すカウント値から、上記複合
同期パルスにおける水平同期パルスとこの水平同期パル
スに後続する等化パルスとの間の期間に対応する第１の
基準値を所定の演算により求める第１の演算回路と、 上記１水平期間の長さを示すカウント値から、上記複合
同期パルスにおける等化パルスとこの等化パルスに後続
する水平同期パルスとの間の期間に対応する第２の基準
値を所定の演算により求める第２の演算回路と、 上記カウンタの出力を上記第１の基準値と比較すること
により、上記複合同期パルスにおける水平同期パルスと
この水平同期パルスに後続する等化パルスとの間の時点
で第１のパルスを形成する第１の比較回路と、 上記カウンタの出力を上記第２の基準値と比較すること
により、上記複合同期パルスにおける等化パルスとこの
等化パルスに後続する水平同期パルスとの間の時点で第
２のパルスを形成する第２の比較回路とを有し、 上記第１のパルス及び第２のパルスを上記第１のラッチ
にそのクロックとして供給してこの第１のラッチから垂
直同期パルスを取り出すようにした 垂直同期分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104328A JP3063091B2 (ja) | 1989-04-24 | 1989-04-24 | 垂直同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104328A JP3063091B2 (ja) | 1989-04-24 | 1989-04-24 | 垂直同期分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02283171A JPH02283171A (ja) | 1990-11-20 |
| JP3063091B2 true JP3063091B2 (ja) | 2000-07-12 |
Family
ID=14377868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1104328A Expired - Fee Related JP3063091B2 (ja) | 1989-04-24 | 1989-04-24 | 垂直同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063091B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04238467A (ja) * | 1991-01-23 | 1992-08-26 | Sharp Corp | フィールド判別装置 |
| JPH05260345A (ja) * | 1992-03-12 | 1993-10-08 | Mitsubishi Electric Corp | 複合同期信号分離回路 |
-
1989
- 1989-04-24 JP JP1104328A patent/JP3063091B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02283171A (ja) | 1990-11-20 |
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