JP4165076B2

JP4165076B2 - Semiconductor device having high dielectric constant insulating film

Info

Publication number: JP4165076B2
Application number: JP2002015066A
Authority: JP
Inventors: 佳尚原田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-06-21
Filing date: 2002-01-24
Publication date: 2008-10-15
Anticipated expiration: 2022-01-24
Also published as: JP3773448B2; JP2008078675A; JP2011018926A; JP2003059926A; JP4712560B2; JP4047075B2; JP4713518B2; JP2003008005A; JP2007194652A; JP2006165589A; JP2003008011A

Description

【０００１】
【発明の属する技術分野】
本発明は、高誘電体（高誘電率材料）からなるゲート絶縁膜を有する半導体装置に関する。
【０００２】
【従来の技術】
近年の半導体装置における高集積化及び高速化に対する技術進展に伴い、ＭＯＳＦＥＴの微細化が進められている。微細化に伴いゲート絶縁膜の薄膜化を進めると、トンネル電流によるゲートリーク電流の増大といった問題が顕在化してくる。この問題を抑制するために、ＨｆＯ₂、ＺｒＯ₂、Ｌａ₂Ｏ₃、ＴｉＯ₂またはＴａ₂Ｏ₅等の高誘電率材料を用いたゲート絶縁膜（以下、Ｈｉｇｈ−Ｋ膜）により、薄いＳｉＯ₂膜と等価な換算酸化膜厚（以下、ＥＯＴ：Equivalent Oxide Thickness）を実現しながら物理的な膜厚を厚くするという手法が研究されている。
【０００３】
また、昨今のシステムＬＳＩにおいては、演算処理を行う内部回路、入出力を受け持つ周辺回路、ＤＲＡＭなど、複数の機能を持つ回路を一つのチップに集積することが一般的となっている。このようなシステムＬＳＩを構成するＭＯＳＦＥＴには、駆動力を維持しつつリーク電流が小さいことが求められる。
【０００４】
従来のＨｉｇｈ−Ｋ膜の形成方法は特開２０００−５８８３２号（United States Patent No.6,013,553）に記載されたものが知られている。図１は、従来例の高誘電体オキシ窒化ジルコニウムまたは高誘電体オキシ窒化ハフニウムを有する電界効果型半導体装置の構造を示す模式図である。図１において、Ｓｉ基板１１の上にエピタキシャルＳｉ層１２を形成し、デバイスは半導体チャネル領域１３の上に形成される。これらの構造の基板に対し、１．３３×１０^-1Ｐａの酸素雰囲気内で、６００〜７００℃で約３０秒間加熱することによって、好ましくは１ｎｍ未満の酸化物を形成する。この酸化膜は、厳密にはシリコン酸化膜でないオキシ窒化シリコン膜の超薄膜を用いることもできる。その後、この酸化膜はそのまま残されるか、希釈ＨＦにより取り除かれて水素終端されるか、または超高真空（１．３３×１０^-6Ｐａ）のクラスターツール中で７８０℃程度のアニールで昇華されて原子的平滑なＳｉ表面を形成するか、これらのいずれかの方法により処理される。
【０００５】
基板がクリーンなＳｉ表面、酸化物層または保護障壁層のいずれかを持つように処理された後、この上にスパッタ、化学気相成長（ＣＶＤ）またはプラズマＣＶＤ等により、ジルコニウム金属またはハフニウム金属を形成する。さらに、ＮＯまたはＮ₂Ｏのような酸素と窒素を含むガスでの酸窒化処理、低温遠隔Ｎ₂／Ｏ₂プラズマ処理、またはＮＨ₃遠隔プラズマ窒化とその後の酸化処理等により、オキシ窒化ジルコニウムまたはオキシ窒化ハフニウムからなるゲート誘電体層１４に変換する。その後、Ａｒ等の不活性雰囲気中または還元性雰囲気中で、７５０℃、２０秒のアニールにより緻密化する。
【０００６】
以上のようにして、オキシ窒化ジルコニウムまたはオキシ窒化ハフニウムの多結晶もしくは非晶質のゲート誘電体層１４が形成される。その後、ゲート電極１５が蒸着される。このようなオキシ窒化ジルコニウムまたはオキシ窒化ハフニウムからなるゲート誘電体層１４は、ＳｉＯ₂の比誘電率よりも著しく高い比誘電率を有する。
【０００７】
また、オキシ窒化ジルコニウムまたはオキシ窒化ハフニウムからなるゲート誘電体層１４には、半導体チャネル領域１３の近傍にＳｉＯ₂の組成に近いジルコニウムシリケート層またはハフニウムシリケート層が自然に形成されている。高誘電率材料とシリコンとの３元系化合物からなるシリケート材料は、一般的に元になる高誘電率材料（非シリケート層）より誘電率が低い。
【０００８】
【発明が解決しようとする課題】
しかしながら、前述した従来例には、致命的な課題があることを我々は実験を通して見出した。この課題とは臨界物理膜厚以下の膜厚において、突き抜け酸素の影響により最も重要視すべきパラメーターであるＥＯＴが急激に増加し、安定したＥＯＴを形成できなくなることである。
【０００９】
さらにこの課題について分かりやすく説明する。小さいＥＯＴを得るための主な方法として、ゲート絶縁膜の膜厚を薄くする手法が挙げられる。我々は実験において、物理膜厚を薄くしていくとＥＯＴが直線的に減少していく（一般的に予想される傾向）が、ある臨界物理膜厚を境に逆に急激にＥＯＴが増加していく傾向（一般的でない異常な傾向）を詳細な実験を行うことにより新たに見出した。前述のように絶縁膜自体は、相対的に誘電率の低いシリケート層とＨｉｇｈ−Ｋ層との積層構造によりゲート絶縁膜が構成される。Ｈｉｇｈ−Ｋ層ではアニールにより結晶化が進むため、結晶化した粒界を介した酸素の拡散が起こりやすく、不要なＳｉＯ₂層をＳｉ基板側の界面に形成してしまう。しかし、突き抜け酸素に起因する不要なＳｉＯ₂層は、通常Ｓｉ基板近傍に自然に形成されるシリケート層に、さらに追加して形成されることになる。また、このような突き抜け酸素は膜内で不均一に起こるため、安定なＥＯＴを実現できない。ちなみに、通常Ｓｉ基板近傍に自然に形成されるシリケート層だけの場合は、その膜厚もほぼ一定しており、ＥＯＴも安定している。
【００１０】
さらに、突き抜け酸素に起因する不要なＳｉＯ₂層に伴い、ゲートのリーク電流（Ｊｇ）もバラツキが増加し、ある臨界点を境にして急激に増加するので理想的なＥＯＴとリーク電流を保持できなくなるという問題があることを我々は見出した。
【００１１】
つまり、本発明の第１の実施形態で解決しようとする課題に関しては、前述した従来例である臨界物理膜厚以下の膜厚において突き抜け酸素の影響が顕著に増加し、最も重要視すべきパラメーターであるＥＯＴが急激に増加し、しかもそのＥＯＴおよびリーク電流にバラツキを生み、安定したＥＯＴやリーク電流を保持できなくなるという致命的な問題があった。
【００１２】
また、本発明の第２の実施形態で解決しようとする課題に関しては、ある膜厚以上で急激に高誘電体膜の表面ラフネスが増加するという問題があった。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために、本発明に係る第１の半導体装置は、半導体基板上に形成された拡散防止機能を有する高誘電体Ａからなる第１の絶縁膜と、前記第１の絶縁膜上に形成された高誘電体Ｂからなる第２の絶縁膜と、前記第２の絶縁膜上に形成された拡散防止機能を有する高誘電体Ｃからなる第３の絶縁膜と、前記第３の絶縁膜上に形成されたゲート電極とを備えた半導体装置において、前記第１の絶縁膜と前記第２の絶縁膜と前記第３の絶縁膜との総和からなる高誘電率絶縁膜の膜厚が２．４ｎｍ以上であることを特徴とする。
【００１４】
この構成によって、ＥＯＴを理想的な値に制御でき、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００１５】
上記の半導体装置において、前記ゲート電極はシリコン以外の金属で形成されて、前記高誘電率絶縁膜の換算酸化膜厚（ＥＯＴ）が０．７ｎｍ以上であることが好ましい。
【００１６】
また、本発明に係る第２の半導体装置は、半導体基板上に形成された高誘電体Ｂからなる第１の絶縁膜と、前記第１の絶縁膜上に形成された拡散防止機能を有する高誘電体Ｃからなる第２の絶縁膜と、前記第２の絶縁膜上に形成されたゲート電極とを備えた半導体装置において、前記第１の絶縁膜と前記第２の絶縁膜との総和からなる高誘電率絶縁膜の膜厚が２．８ｎｍ以上であることを特徴とする。
【００１７】
この構成によって、ＥＯＴを理想的な値に制御でき、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００１８】
上記の半導体装置において、前記ゲート電極はシリコン以外の金属で形成されて、前記高誘電率絶縁膜の換算酸化膜厚（ＥＯＴ）が０．８ｎｍ以上であることが好ましい。
【００１９】
また、本発明に係る第３の半導体装置は、半導体基板上に形成された拡散防止機能を有する高誘電体Ａからなる第１の絶縁膜と、前記第１の絶縁膜上に形成された高誘電体Ｂからなる第２の絶縁膜と、前記第２の絶縁膜上に形成されたゲート電極とを備えた半導体装置において、前記第１の絶縁膜と前記第２の絶縁膜との総和からなる高誘電率絶縁膜の膜厚が２．８ｎｍ以上であることを特徴とする。
【００２０】
この構成によって、ＥＯＴを理想的な値に制御でき、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００２１】
上記の半導体装置において、前記ゲート電極はシリコンで形成されて、前記高誘電率絶縁膜の換算酸化膜厚（ＥＯＴ）が１．１ｎｍ以上であることが好ましい。
【００２２】
また、本発明に係る第４の半導体装置は、半導体基板上に形成された高誘電体Ｂからなる絶縁膜と、前記絶縁膜上に形成されたゲート電極とを備えた半導体装置において、前記絶縁膜だけからなる高誘電率絶縁膜の膜厚が３．２ｎｍ以上であることを特徴とする。
【００２３】
この構成によって、ＥＯＴを理想的な値に制御でき、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００２４】
上記の半導体装置において、前記ゲート電極はシリコンで形成されて、前記高誘電率絶縁膜の換算酸化膜厚（ＥＯＴ）が１．６ｎｍ以上であることが好ましい。
【００２５】
また、第１，第２，第３または第４の半導体装置において、前記高誘電率絶縁膜の膜厚が５．０ｎｍ以下であることを特徴とする。
【００２６】
この構成によって、平滑な表面を有するゲート絶縁膜を実現できる。
【００２７】
さらに、第１，第２，第３または第４の半導体装置において、高誘電体Ｂがハフニウムまたはジルコニウムの酸化物であることが好ましい。
【００２８】
また、第１または第２の半導体装置において、拡散防止機能を有する高誘電体Ｃがハフニウムまたはジルコニウムの酸化物に少なくとも窒素またはシリコンを含有することが好ましい。
【００２９】
また、第１または第３の半導体装置において、拡散防止機能を有する高誘電体Ａがシリコン窒化物またはシリコン窒化酸化物であることが好ましい。
【００３０】
また、第１または第３の半導体装置において、拡散防止機能を有する高誘電体Ａがハフニウムまたはジルコニウムの酸化物に少なくとも窒素またはシリコンを含有することが好ましい。
【００３１】
【発明の実施の形態】
（第１の実施形態の１）
以下、本発明の第１の実施形態について、図２〜図４を参照しながら説明する。
【００３２】
図２は、本発明の第１の実施形態に関わる半導体装置の製造方法の工程断面図を示す。まず、（１００）面を有するＳｉ基板２１上に素子分離用の絶縁膜２２を形成し、デバイス領域２３を形成する。この後、標準のＲＣＡ洗浄と希釈ＨＦ洗浄の後に、Ｓｉ基板２１の表面をＮＨ₃ガス中に６００〜７００℃の温度で１０〜３０秒ほど曝してＳｉ窒化膜２４を形成する。この後、ＣＶＤソースを使用してＣＶＤ−ＨｆＯ₂膜２５を形成する。また、Ｓｉ基板２１上にＳｉ窒化膜２４を形成せずに、ＣＶＤ−ＨｆＯ₂膜２５を直接形成する場合も検討した。
【００３３】
ここで、ＣＶＤ−ＨｆＯ₂膜２５はキャリヤガスとしてＮ₂を使用し、液体ＨｆソースのＨｆ t-butoxide（Ｃ₁₆Ｈ₂₆ＨｆＯ₄）を使用し、乾燥Ｏ₂と共に５００℃でＲＴ−ＣＶＤ（Rapid Thermal CVD）処理を用いて形成する。この原料となる元素としては、Ｈｆ，Ｏ，Ｃ，Ｈが含有される。また、Ｎ₂ガスも含むが５００℃の温度では非常に不活性であるため、Ｎ₂の寄与は非常に小さい。組成分析の結果、ＨｆとＯが主要な元素であってＨｆＯ₂という組成を持ち、その内部に数％以下の微量なＣとＨを含有する。
【００３４】
他方、別のＣＶＤソースを使用した場合について説明する。ＣＶＤ−ＨｆＯ₂膜２５はＡｒをキャリヤガスとし、Ｈｆ窒化物からなる固体ソースのＨｆ nitrato（Ｈｆ（ＮＯ₃）₄）を使用し、乾燥Ｏ₂と共に２００℃でコールドウォールタイプのＣＶＤ装置を用いて形成する。この原料となる元素としては、Ｈｆ，Ｏ，Ｎが挙げられる。また、Ａｒガスも含むが２００℃の温度では非常に不活性であるため、Ａｒの寄与は非常に小さい。組成分析の結果、ＨｆとＯが主要な元素であってＨｆＯ₂という組成を持ち、その内部に数％以下の微量なＮを含有する。
【００３５】
次に、ＭＯＳＦＥＴ（ここではｎＭＯＳ）を形成するため、ＣＶＤ−ＨｆＯ₂膜２５の上にゲート電極２６としてＰｏｌｙ−Ｓｉ膜またはＰＶＤ−ＴｉＮ／Ａｌ膜を形成する実験を行った。
【００３６】
Ｐｏｌｙ−Ｓｉ膜の場合の電極形成について説明する。ＣＶＤ−ＨｆＯ₂膜２５の堆積後、Ｎ₂中で６００〜８００℃の温度でアニール（以下、ＰＤＡ）を行った後、ＳｉＨ₄を用いたＣＶＤによりＰｏｌｙ−Ｓｉ膜２６を５４０℃の温度で形成した。この後、５×１０¹⁵ｃｍ^-2のＰイオン注入した後、ゲート電極のパターンニングを行った。活性化のアニールは乾燥Ｎ₂中で９００℃，３０秒のＲＴＰにより行われた。
【００３７】
また、メタルゲートの場合の電極形成について説明する。ＣＶＤ−ＨｆＯ₂膜２５の堆積後、Ｎ₂中で６００〜８００℃の温度でＰＤＡを行った後、ＡｒスパッタによるＰＶＤ法によりバリアメタルと導電体からなるＴｉＮ／Ａｌ膜２６を形成した。バリアメタルの材料としてはＴａＮを使用してもよい。このメタルゲートの場合、バリアメタルに窒素を含有するため、ＣＶＤ−ＨｆＯ₂膜２５の上層部に窒素が導入されて酸素の拡散防止機能を有した窒素含有層２７を同時に形成できる。
【００３８】
なお、このように形成されたＣＶＤ−ＨｆＯ₂膜２５のＥＯＴは、ＬＣＲメーターによりＣＶ測定され、電極の空乏層や基板側の量子化効果を考慮したシミュレーションプログラムにより算出された。
【００３９】
次に、上記の実験により作成されたＨｉｇｈ−Ｋ膜を有するゲート構造は３つのタイプがあり、図３を参照しながら説明する。図３において、タイプ３１、タイプ３２およびタイプ３３は以下のように構成されている。
【００４０】
タイプ３１は、Ｓｉ基板２１上にＳｉ窒化膜２４を形成し、その上にＣＶＤ−ＨｆＯ₂膜２５を形成し、その上にＴｉＮ／Ａｌ膜２６を形成した場合である。Ｈｉｇｈ−Ｋ膜２５とＳｉ基板２１の界面にはＳｉ窒化膜２４からなる拡散防止膜が存在し、かつ、Ｈｉｇｈ−Ｋ膜２５とＴｉＮ／Ａｌ膜２６の界面にも窒素を含有するＣＶＤ−ＨｆＯ₂層２７からなる拡散防止膜が存在する。このタイプ３１は、上界面と下界面どちらにも拡散防止膜がある場合である。
【００４１】
タイプ３２は、Ｓｉ基板２１上にＳｉ窒化膜２４を形成し、その上にＣＶＤ−ＨｆＯ₂膜２５を形成し、その上にＰｏｌｙ−Ｓｉ膜２６を形成した場合が１つのケースである。またこれとは別に、Ｓｉ窒化膜２４を形成せず、Ｓｉ基板２１上に直接ＣＶＤ−ＨｆＯ₂膜２５を形成し、その上にＴｉＮ／Ａｌ膜２６を形成した場合がもう１つのケースである。つまり、Ｈｉｇｈ−Ｋ膜２５とＳｉ基板２１の界面にはＳｉ窒化膜２４からなる拡散防止膜が存在するか、もしくは、Ｈｉｇｈ−Ｋ膜２５とＴｉＮ／Ａｌ膜２６の界面には窒素を含有するＣＶＤ−ＨｆＯ₂層２７からなる拡散防止膜が存在する場合に対応する。このタイプ３２は、上界面もしくは下界面のどちらか一方にのみ拡散防止膜がある場合である。なお、図中の波線は、拡散防止膜がない場合にＳｉ基板２１またはＰｏｌｙ−Ｓｉ膜２６とＨｉｇｈ−Ｋ膜２５とが反応した界面を模式的に表示している。
【００４２】
タイプ３３は、Ｓｉ窒化膜２４を形成せず、Ｓｉ基板２１上に直接ＣＶＤ−ＨｆＯ₂膜２５を形成し、その上にＰｏｌｙ−Ｓｉ膜２６を形成した場合である。Ｈｉｇｈ−Ｋ膜２５とＳｉ基板２１の界面には拡散防止膜が存在せず、かつ、Ｈｉｇｈ−Ｋ膜２５とゲート電極２６の界面にも拡散防止膜が存在しない場合に対応する。このタイプ３３は上界面と下界面どちらにも拡散防止膜がない場合である。なお、図中の波線はタイプ３２と同様に、Ｓｉ基板２１またはＰｏｌｙ−Ｓｉ膜２６とＨｉｇｈ−Ｋ膜２５とが反応した界面を模式的に表示している。
【００４３】
次に、本発明に至った実験結果について図４を参照しながら説明する。図４の実験データの傾向について、図中の（１）〜（６）の番号順に説明する。縦軸はＥＯＴを示し、横軸は成膜時のエリプソメトリーで測定した物理膜厚を示す。
【００４４】
通常、高誘電率絶縁膜の物理膜厚を薄膜化させることでＥＯＴを下げる事ができる。（１）比較的厚い絶縁膜を形成した場合、ＥＯＴも比較的高い値を示す。（２）順次、薄い物理膜厚の絶縁膜を形成していくと、直線的にＥＯＴが減少していく。（３）ある臨界の物理膜厚に到達したとき、最小のＥＯＴを示す。（４）この臨界物理膜厚よりも薄膜化を進めると、急にＥＯＴが増加してしまう。ある臨界膜厚よりも薄い場合、成膜中または成膜後の処理中に残留酸素が高誘電率絶縁膜を拡散して、Ｓｉ基板との界面に不要なＳｉＯ₂層を形成してしまう。このため、物理膜厚を薄膜化しても理想的な場合（（６）へ向かう点線）から大きく外れてしまう。（５）さらに薄膜化を進めた場合、異常なＥＯＴを示すこととなる。（６）理想的な場合に、点線が通常考えられる傾向である。
【００４５】
しかしながら、いままでＳｉＯ₂膜またはＳｉＯＮ膜で一般的に考えられてきた傾向とは異なり、我々は詳細な実験を通して、Ｈｉｇｈ−Ｋ膜特有の臨界物理膜厚が存在する現象を見出した。この現象は、ある臨界膜厚を境にＥＯＴが理想直線から大きく外れることである。
【００４６】
一方、ＩＴＲＳ（International Technology Roadmap for Semiconductors，1999 Edition）の１２４ページの表３４ａに記載されているように、２００５年の１００ｎｍノードＣＭＯＳにおいて、要求されるＥＯＴは１．０〜１．５ｎｍであり、また要求されるＥＯＴの均一性は±４％以内である。これらの技術的スペックを踏まえると、安定でかつ薄いＥＯＴを実現するＨｉｇｈ−Ｋ膜を形成することがシリコンＬＳＩプロセスに要求されている。この技術動向からも、本発明で提案する臨界物理膜厚は非常に重要な意味を持つ。つまり、図４の（３）で示した臨界物理膜厚以上の高誘電率絶縁膜を形成し、所望のＥＯＴを実現することが必須となる。
【００４７】
次に、本発明に至った実験結果について図５〜図７を参照しながら詳しく順に説明する。図５において、丸のデータは図３で示したタイプ３２の結果であり、菱形のデータはタイプ３１の結果を示す。物理膜厚を薄くしていくとＥＯＴが直線的に減少していくが、２．４ｎｍの臨界物理膜厚を境に、逆にＥＯＴが急激に増加していく傾向を示す。タイプ３１は上下の界面に拡散防止膜を形成しているので、タイプ３２と比較して同じ物理膜厚でもその分布は薄いＥＯＴ側に位置している。つまり、拡散防止機能の効果が確認できる。
【００４８】
図６において、丸と菱形のデータは図３で例示したタイプ３２の傾向を示す。上下の内どちらかの界面に拡散防止膜を形成した場合には、物理膜厚を薄くしていくとＥＯＴが直線的に減少していくが、２．８ｎｍの臨界物理膜厚を境に、逆にＥＯＴが急激に増加していく傾向を示す。
【００４９】
図７において、黒丸のデータは図３で示したタイプ３３の結果を示す。上下の界面に拡散防止膜を形成しない場合には、物理膜厚を薄くしていくとＥＯＴが直線的に減少していくが、３．２ｎｍの臨界物理膜厚を境に、逆にＥＯＴが急激に増加していく傾向を示す。
【００５０】
なお、図５〜図７で示した実験結果において、同じ物理膜厚に対するＥＯＴのバラツキは、ＰＤＡの温度および活性化の温度等による影響を示している。プロセスが最適化できた場合には、同じ物理膜厚に対するＥＯＴのバラツキは最も小さい値を示し、図５〜図７で示した直線のところに位置する。成膜膜厚を臨界物理膜厚より薄くした場合、酸素が拡散して突き抜けてしまい、急激にＥＯＴが増加するため、同じチップ内やウエハ内においてもＥＯＴのバラツキが大きくなり制御不能となる。このため、成膜膜厚を臨界物理膜厚より厚くすることは必須となる。
【００５１】
次に、ＣＶＤ−ＨｆＯ₂を成膜した後のプロセスについて説明する。ＰＤＡ中の残留酸素、Ｐｏｌｙ−Ｓｉ成膜時の巻き込み酸素、ＰＶＤのメタル蒸着中の残留酸素およびＰｏｌｙ−Ｓｉ膜を活性化するアニール中の残留酸素等の影響によって、プロセス中の雰囲気からＨｆＯ₂膜に酸素が拡散することを完全に防ぐことは非常に難しい。純粋なＮ₂を使用してもｐｐｍオーダーの残留酸素があり、プロセスの処理時間を考慮すると表面に暴露される酸素の量は無視できない。また、Ｐｏｌｙ−Ｓｉの活性化アニールでは９００〜１０００℃の高温を用いるので、この温度では酸化自体を促進する。ＰＤＡを行った後、エリプソメトリーで測定した物理膜厚がある臨界物理膜厚よりも薄いと、その後のゲート電極形成および活性化のアニール等で表面から微量の酸素が拡散し、Ｓｉ基板に達した時には結果的に０．数ｎｍのＳｉＯ₂を形成してしまう。この場合、全体のＥＯＴが１．０ｎｍという極薄の膜に対して、０．数ｎｍの値の増加は、ＥＯＴとして数１０％程度の増加を意味し、Ｈｉｇｈ−Ｋ膜としては致命的な問題である。このように微量酸素の影響に関して考えると、酸素自体が表面から拡散する機構が主であるため物理膜厚に非常に影響され、一旦酸素が拡散してしまうと、同じチップ内やウエハ内においてもＥＯＴのバラツキが顕著となる。
【００５２】
したがって、安定してＥＯＴを制御するためには、成膜後の物理膜厚に最小臨界膜厚を設ける必要があることを我々は見出した。この事実は、従来予想されていた延長線上で物理膜厚の薄膜化を進めた場合に、実際には新しい現象が極薄のＨｉｇｈ−Ｋ膜で観察され、我々はその実験を通して課題を見出したと共に、その原因を吟味し、解決策を検討した。
【００５３】
以上の結果から、タイプ３１は上界面と下界面どちらにも拡散防止膜がある場合であって、物理膜厚は２．４ｎｍ以上必要である。また、タイプ３２は上界面もしくは下界面どちらか一方に拡散防止膜がある場合であって、物理膜厚は２．８ｎｍ以上必要である。また、タイプ３３は上界面と下界面どちらにも拡散防止膜がない場合であって、物理膜厚は３．２ｎｍ以上必要である。
【００５４】
（第１の実施形態の２）
前述の臨界物理膜厚の説明に加え、その臨界物理膜厚の前後でのＥＯＴとリーク電流特性の相関について、図８〜図１２を参照しながらさらに説明する。図８〜図１２は、ＥＯＴに対するゲート電圧が−１Ｖでのリーク電流を示し、図３に示すタイプに分けて説明する。
【００５５】
タイプ３１は上界面と下界面どちらにも拡散防止膜がある場合であって、そのリーク電流特性を図９に示す。Ｈｉｇｈ−Ｋ膜の膜厚が非常に薄い場合は、プロセス起因の巻き込み酸素によりＳｉ基板側で酸化が起こり、タイプ３１からタイプ３２に変化するところがあり、図中の点線で示してある。最小のＥＯＴは約０．７ｎｍである。したがって、ＥＯＴが０．７ｎｍ以上でかつリーク電流が１０^-3Ａ／ｃｍ²以下の特性を示すゲート絶縁膜を使用することが、良好なリーク電流特性を示すので望ましい。これ以外の範囲では、同じＥＯＴにおいても非常に高いリーク電流を示しゲート絶縁膜としては不適切であり、変曲点を境に同じＥＯＴでみると数桁以上も高いリーク電流を示す。
【００５６】
タイプ３２は上界面もしくは下界面どちらか一方に拡散防止膜がある場合であって、ゲート電極にＴｉＮ／Ａｌ膜を使用した場合のリーク電流特性を図１０に示す。最小のＥＯＴは約０．８ｎｍである。したがって、ＥＯＴが０．８ｎｍ以上でかつリーク電流が１０^-1Ａ／ｃｍ²以下の特性を示すゲート絶縁膜を使用することが、良好なリーク電流特性を示すので望ましい。これ以外の範囲では、同じＥＯＴにおいても非常に高いリーク電流を示しゲート絶縁膜としては不適切であり、変曲点を境に同じＥＯＴでみると数桁以上も高いリーク電流を示す。
【００５７】
また、タイプ３２でゲート電極にＰｏｌｙ−Ｓｉ膜を使用した場合のリーク電流特性を図１１に示す。Ｈｉｇｈ−Ｋ膜の膜厚が非常に薄い場合は、プロセス起因の巻き込み酸素によりＳｉ基板側で酸化が起こり、タイプ３２からタイプ３３に変化するところがあり、図中の点線で示してある。最小のＥＯＴは約１．１ｎｍである。したがって、ＥＯＴが１．１ｎｍ以上でかつリーク電流が５×１０^-4Ａ／ｃｍ²以下の特性を示すゲート絶縁膜を使用することが、良好なリーク電流特性を示すので望ましい。これ以外の範囲では、同じＥＯＴにおいても非常に高いリーク電流を示しゲート絶縁膜としては不適切であり、変曲点を境に同じＥＯＴでみると数桁以上も高いリーク電流を示す。
【００５８】
タイプ３３は上界面と下界面どちらにも拡散防止膜がない場合であって、そのリーク電流特性を図１２に示す。最小のＥＯＴは約１．６ｎｍである。したがって、ＥＯＴが１．６ｎｍ以上でかつリーク電流が１０^-2Ａ／ｃｍ²以下の特性を示すゲート絶縁膜を使用することが、良好なリーク電流特性を示すので望ましい。これ以外の範囲では、同じＥＯＴにおいても非常に高いリーク電流を示しゲート絶縁膜としては不適切であり、変曲点を境に同じＥＯＴでみると数桁以上も高いリーク電流を示す。
【００５９】
以上の内容をまとめて説明する。図８に示すように、ＥＯＴに対するリーク電流の特徴を調べた結果、Ｓｉ基板側にも電極側にも拡散防止膜に用いない場合のタイプ３３では、同じＥＯＴに対してもっともリーク電流が高い。Ｓｉ基板とＨｉｇｈ−Ｋ膜の界面にＳｉ窒化膜を拡散防止膜に用いた場合、またはＨｉｇｈ−Ｋ膜とゲート電極の界面に窒素含有層の拡散防止膜を用いた場合のタイプ３２では、同じＥＯＴに対してリーク電流を低減できる。さらに、下界面および上界面ともに拡散防止膜を用いた場合のタイプ３１では、リーク電流をもっとも低減できる。
【００６０】
つまり、本発明の第１の実施形態において、Ｓｉ基板とＨｉｇｈ−Ｋ膜の界面にＳｉ窒化膜（窒化絶縁膜）からなる拡散防止膜が存在し、かつＨｉｇｈ−Ｋ膜とゲート電極（窒素含有バリアメタル）の界面に窒素を含有するＣＶＤ−ＨｆＯ₂層（窒素含有絶縁層）からなる拡散防止膜が存在する場合には、ＥＯＴは０．７ｎｍ以上で、かつ物理膜厚は２．４ｎｍ以上であるＨｉｇｈ−Ｋ膜を用いることにより、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００６１】
また、Ｓｉ基板とＨｉｇｈ−Ｋ膜の界面にＳｉ窒化膜（窒化絶縁膜）からなる拡散防止膜が存在せず、Ｈｉｇｈ−Ｋ膜とゲート電極の界面に窒素を含有するＣＶＤ−ＨｆＯ₂層（窒素含有絶縁層）からなる拡散防止膜が存在する場合には、ＥＯＴが０．８ｎｍ以上で、かつ物理膜厚が２．８ｎｍ以上であるＨｉｇｈ−Ｋ膜を用いることにより、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００６２】
また、Ｈｉｇｈ−Ｋ膜とゲート電極の界面に窒素を含有するＣＶＤ−ＨｆＯ₂層（窒素含有絶縁層）からなる拡散防止膜が存在せず、Ｓｉ基板とＨｉｇｈ−Ｋ膜の界面にＳｉ窒化膜（窒化絶縁膜）からなる拡散防止膜が存在する場合には、ＥＯＴが１．１ｎｍ以上で、かつ物理膜厚が２．８ｎｍ以上であるＨｉｇｈ−Ｋ膜を用いることにより、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００６３】
また、Ｓｉ基板とＨｉｇｈ−Ｋ膜の界面にＳｉ窒化膜（窒化絶縁膜）からなる拡散防止膜が存在せず、Ｈｉｇｈ−Ｋ膜とゲート電極の界面に窒素を含有するＣＶＤ−ＨｆＯ₂層（窒素含有絶縁層）からなる拡散防止膜が存在しない場合に、ＥＯＴが１．６ｎｍ以上で、かつ物理膜厚が３．２ｎｍ以上であるＨｉｇｈ−Ｋ膜を用いることにより、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００６４】
以上のように本発明の第１の実施形態において、所定の臨界物理膜厚以上で、所定のＥＯＴ以上である高誘電率絶縁膜を用いることにより、ＥＯＴを理想的な値に制御でき、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００６５】
（第２の実施形態）
以下、本発明の第２の実施形態について、図１３と図１４を参照しながら説明する。
【００６６】
図１３において、成膜後の物理膜厚に対する原子間力顕微鏡（ＡＦＭ）による表面ラフネス（Surface Roughness）の値（以下、ＲＭＳ）を示した。堆積前のＳｉ基板のＲＭＳは０．１５ｎｍ程度である。デポにより物理膜厚を増加させていくと、約３．８ｎｍ以上からＲＭＳが急激に増加する。この表面ラフネスの結果は、堆積温度を２００〜５００℃に変えた範囲、および成膜時の混合酸素分圧比を０〜９０％に変えた範囲内でも統一的な傾向を示した。
【００６７】
このような表面ラフネスのある絶縁膜に電界をかけた時、ゲート絶縁膜の薄い部分では電界集中を引き起こすため信頼性を悪くする。また面内でのリーク電流のバラツキも生じる。これらの問題を解決するためには、表面ラフネスを低減する必要がある。
【００６８】
また、ＩＴＲＳ（International Technology Roadmap for Semiconductors，1999 Edition）の１１９ページの表３３ａを参照すると、２００５年の１００ｎｍＣＭＯＳレベルでは、ゲート絶縁体をＳｉＯ₂として考えた場合に、表面ラフネスは０．１ｎｍ以下が要求されている（１２１ページの注釈［Ｌ］を参照）。
【００６９】
本発明で説明した高誘電率材料は比誘電率が約１３以上を有するため、要求される表面ラフネスをＥＯＴを基準に換算すると、ＲＭＳを約０．３ｎｍ以下にすることが要求される。このため、ＲＭＳを０．３ｎｍ以下に抑えるには、図１３の結果から物理膜厚は少なくとも約５．０ｎｍ以下にすることが必要である。
【００７０】
以上のように、本発明の第２の実施形態において、物理膜厚は５．０ｎｍ以下である高誘電率絶縁膜を用いることにより、平滑な表面を有するゲート絶縁膜が形成できる。
【００７１】
なお、本発明の第１と第２の実施形態で示した成膜時の物理膜厚の適応範囲を図１４にまとめた。図３で示したタイプ３１は上界面と下界面どちらにも拡散防止膜がある場合であって、物理膜厚が２．４ｎｍ以上で５．０ｎｍ以下の範囲が必要である。また、タイプ３２は上界面もしくは下界面どちらか一方に拡散防止膜がある場合であって、物理膜厚が２．８ｎｍ以上で５．０ｎｍ以下の範囲が必要である。また、タイプ３３は上界面と下界面どちらにも拡散防止膜がない場合であって、物理膜厚が３．２ｎｍ以上で５．０ｎｍ以下の範囲が必要である。
【００７２】
なお、本発明の第１と第２の実施形態において、Ｓｉ基板とＣＶＤ−ＨｆＯ₂膜の界面にＳｉ窒化膜からなる拡散防止膜を形成する方法は、ＮＨ₃、ＮＯまたはＮ₂Ｏ等の窒素を含むガス中での熱窒化またはプラズマ窒化等の窒化処理を用いてもよい。
【００７３】
また、ＣＶＤ−ＨｆＯ₂膜とゲート電極の界面に窒素含有絶縁層からなる拡散防止膜を形成する方法は、ゲート電極形成前にＣＶＤ−ＨｆＯ₂膜自体を窒素を含むガス中での窒素プラズマ処理を用いてもよい。または、窒素を含むガスを添加したＡｒスパッタによりバリアメタル（ＴｉＮまたはＴａＮ等）を蒸着形成する初期部分に、自動的にＣＶＤ−ＨｆＯ₂膜の上層部が窒素プラズマ処理される方法を用いてもよい。さらに、ＣＶＤ−ＨｆＯ₂膜を堆積する最終部分に窒素を含むガスを導入して上層部を窒素含有の高誘電率絶縁膜とする方法を用いてもよい。
【００７４】
また、高誘電率絶縁膜になる金属窒化物（ＨｆＮまたはＺｒＮ等）を堆積した後、酸化処理をして膜中に窒素を含有するゲート絶縁膜を作ることもできる。また、ＣＶＤ−ＨｆＯ₂膜を堆積形成する初期部分に窒素を含むガスを導入してＳｉ基板側の下層部を窒素含有の高誘電体絶縁膜とする工程を設けてもよい。さらに、下界面の拡散防止機能を有する高誘電率絶縁膜、中間の高誘電率絶縁膜および上界面の拡散防止機能を有する高誘電率絶縁膜のすべてに窒素またはシリコンを含有してもよい。
【００７５】
なお、高誘電率絶縁膜はＨｆＯ₂を用いて説明したが、ハフニウムをジルコニウムに代えてＺｒＯ₂を用いても本発明の効果は得られる。
【００７６】
また、ＨｆＯ₂膜の形成には液体のＨｆソース（Ｃ₁₆Ｈ₃₆ＨｆＯ₄）を用いたが、以下の材料を用いることもできる。ＣＶＤ法で堆積する場合には、ＴＤＥＡＨ（Tetrakis diethylamido hafnium、テトラキスジエチルアミドハフニウム、Ｃ₁₆Ｈ₄₀Ｎ₄Ｈｆ）、ＴＤＭＡＨ（Tetrakis dimethylamino hafnium、テトラキスジメチルアミノハフニウム、Ｃ₈Ｈ₂₄Ｎ₄Ｈｆ）、およびＨｆ（ＭＭＰ）₄（Tetrakis 1-Methoxy-2-methyl-2-propoxy hafnium、テトラキス１メトキシ２メチル２プロポキシハフニウム、Ｈｆ［ＯＣ（ＣＨ₃）₂ＣＨ₂ＯＣＨ₃］₄）を使用することができる。また、固体ソース（例えばＨｆ（ＮＯ₃）₄）も使用することができる。さらに、ＰＶＤ法で堆積する場合には、ハフニウム（Ｈｆ）ターゲットに酸素およびアルゴンを加えた混合ガスを用いて形成することもできる。
【００７７】
さらに、臨界物理膜厚に関するＥＯＴの挙動は、Ｈｉｇｈ−Ｋ膜の堆積時の組成または材料に関わらない反応として一般化できるため、本発明はＨｆＯ₂とＺｒＯ₂以外の、例えばＴｉＯ₂、Ｔａ₂Ｏ₅、Ｌａ₂Ｏ₃、ＣｅＯ₂、Ａｌ₂Ｏ₃、ＢＳＴ等またはこれらの３元系酸化膜（例えば、Ｈｆ_xＡｌ_yＯ₂）、さらにこれらにＳｉを予め含有するシリケイト膜すべてに適応が可能である。
【００７８】
また、本発明の実施形態において、電極材料に他の金属を用いてもよい。ＴｉＮに代えて、高誘電率絶縁膜の表面を窒化処理した後、ＴａＮ、Ａｌ、Ｒｕ、ＲｕＯ₂またはこれらの材料にＳｉまたはＧｅを混ぜた材料でもよい。
【００７９】
【発明の効果】
以上説明したように、本発明の第１の実施形態において、Ｓｉ基板とＨｉｇｈ−Ｋ膜の界面に窒化絶縁膜からなる拡散防止膜が存在し、かつＨｉｇｈ−Ｋ膜と電極の界面には窒素含有絶縁層からなる拡散防止膜が存在する場合に、物理膜厚が２．４ｎｍ以上である高誘電率絶縁膜を用いることにより、ＥＯＴを理想的な値に制御でき、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００８０】
また、本発明の第２の実施形態において、物理膜厚が５．０ｎｍ以下である高誘電率絶縁膜を用いることにより、平滑な表面を有するゲート絶縁膜を実現できる。
【図面の簡単な説明】
【図１】従来例のＨｉｇｈ−Ｋ膜を有する半導体装置の構造を示す模式図
【図２】本発明の第１の実施形態に関わる半導体装置の製造方法を示す工程断面図
【図３】本発明の第１の実施形態に関わるゲート構造の３タイプの説明図
【図４】本発明の第１の実施形態に関わる物理膜厚とＥＯＴの説明図
【図５】本発明の第１の実施形態において拡散防止膜が上下の界面にある場合での物理膜厚とＥＯＴの相関図
【図６】本発明の第１の実施形態において拡散防止膜が片方の界面のみにある場合での物理膜厚とＥＯＴの相関図
【図７】本発明の第１の実施形態において拡散防止膜が上下の界面にない場合での物理膜厚とＥＯＴの相関図
【図８】本発明の第１の実施形態に関わるＥＯＴに対するリーク電流の特性図
【図９】本発明の第１の実施形態に関わるタイプ３１のＥＯＴに対するリーク電流の特性図
【図１０】本発明の第１の実施形態に関わるタイプ３２においてメタルゲートの場合のＥＯＴに対するリーク電流の特性図
【図１１】本発明の第１の実施形態に関わるタイプ３２においてＰｏｌｙ−Ｓｉゲートの場合のＥＯＴに対するリーク電流の特性図
【図１２】本発明の第１の実施形態に関わるタイプ３３のＥＯＴに対するリーク電流の特性図
【図１３】本発明の第２の実施形態に関わる物理膜厚と表面ラフネスの相関図
【図１４】本発明の第１および第２の実施形態に関わる物理膜厚のプロセス範囲の説明図
【符号の説明】
１１Ｓｉ基板
１２エピタキシャルＳｉ層
１３半導体チャネル領域
１４オキシ窒化ジルコニウムまたはオキシ窒化ハフニウムからなるゲート誘電体層
１５ゲート電極
２１Ｓｉ基板
２２素子分離用の絶縁膜
２３デバイス領域
２４Ｓｉ窒化膜からなる拡散防止膜
２５ＣＶＤ−ＨｆＯ₂膜からなるＨｉｇｈ−Ｋ膜
２６Ｐｏｌｙ−Ｓｉ膜またはＴｉＮ／Ａｌ膜からなるゲート電極
２７窒素を含有するＣＶＤ−ＨｆＯ₂層からなる拡散防止膜
３１Ｓｉ基板／Ｓｉ窒化膜／Ｈｉｇｈ−Ｋ膜／（ＴｉＮ／Ａｌ膜）の構造
３２Ｓｉ基板／Ｓｉ窒化膜／Ｈｉｇｈ−Ｋ膜／Ｐｏｌｙ−Ｓｉ膜またはＳｉ基板／Ｈｉｇｈ−Ｋ膜／（ＴｉＮ／Ａｌ膜）の構造
３３Ｓｉ基板／Ｈｉｇｈ−Ｋ膜／Ｐｏｌｙ−Ｓｉ膜電極の構造[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a gate insulating film made of a high dielectric (high dielectric constant material).
[0002]
[Prior art]
With the recent progress in technology for higher integration and higher speed in semiconductor devices, MOSFETs have been miniaturized. As the gate insulating film is made thinner with miniaturization, problems such as an increase in gate leakage current due to tunneling current become obvious. In order to suppress this problem, HfO ₂ , ZrO ₂ , La ₂ O _Three TiO ₂ Or Ta ₂ O _Five A thin SiO 2 film by using a gate insulating film (hereinafter, High-K film) using a high dielectric constant material such as ₂ A method of increasing the physical film thickness while realizing equivalent oxide thickness (hereinafter referred to as EOT) equivalent to the film has been studied.
[0003]
In recent system LSIs, it is common to integrate circuits having a plurality of functions, such as an internal circuit that performs arithmetic processing, a peripheral circuit that handles input and output, and a DRAM, into one chip. A MOSFET constituting such a system LSI is required to have a small leakage current while maintaining a driving force.
[0004]
As a conventional method for forming a High-K film, a method described in Japanese Patent Application Laid-Open No. 2000-58832 (United States Patent No. 6,013,553) is known. FIG. 1 is a schematic diagram showing the structure of a field effect semiconductor device having a conventional high dielectric zirconium oxynitride or high dielectric hafnium oxynitride. In FIG. 1, an epitaxial Si layer 12 is formed on a Si substrate 11, and a device is formed on a semiconductor channel region 13. 1.33 × 10 for substrates with these structures ^-1 By heating in an oxygen atmosphere of Pa at 600 to 700 ° C. for about 30 seconds, an oxide of preferably less than 1 nm is formed. Strictly speaking, an ultra-thin silicon oxynitride film that is not a silicon oxide film can be used as the oxide film. Thereafter, the oxide film is left as it is, removed by dilute HF and hydrogen-terminated, or ultrahigh vacuum (1.33 × 10 6 ^-6 Pa) is sublimated by annealing at about 780 ° C. in a cluster tool to form an atomically smooth Si surface, or is processed by any of these methods.
[0005]
After the substrate is treated to have either a clean Si surface, an oxide layer or a protective barrier layer, zirconium metal or hafnium metal is deposited thereon by sputtering, chemical vapor deposition (CVD) or plasma CVD. Form. In addition, NO or N ₂ Oxynitriding with oxygen and nitrogen containing gases such as O, low temperature remote N ₂ / O ₂ Plasma treatment or NH _Three The gate dielectric layer 14 made of zirconium oxynitride or hafnium oxynitride is converted by remote plasma nitridation and subsequent oxidation treatment or the like. Thereafter, densification is performed by annealing at 750 ° C. for 20 seconds in an inert atmosphere such as Ar or in a reducing atmosphere.
[0006]
As described above, a polycrystalline or amorphous gate dielectric layer 14 of zirconium oxynitride or hafnium oxynitride is formed. Thereafter, the gate electrode 15 is deposited. The gate dielectric layer 14 made of zirconium oxynitride or hafnium oxynitride is made of SiO 2. ₂ It has a dielectric constant significantly higher than the relative dielectric constant.
[0007]
In addition, the gate dielectric layer 14 made of zirconium oxynitride or hafnium oxynitride is formed near the semiconductor channel region 13 with SiO. ₂ A zirconium silicate layer or a hafnium silicate layer close to the composition is naturally formed. A silicate material made of a ternary compound of a high dielectric constant material and silicon generally has a lower dielectric constant than the original high dielectric constant material (non-silicate layer).
[0008]
[Problems to be solved by the invention]
However, we found through experiments that the above-mentioned conventional example has a fatal problem. This problem is that EOT, which is the most important parameter under the influence of punch-through oxygen, rapidly increases at a film thickness equal to or less than the critical physical film thickness, and a stable EOT cannot be formed.
[0009]
This issue will be explained in an easy-to-understand manner. As a main method for obtaining a small EOT, there is a method of reducing the thickness of the gate insulating film. In our experiments, as the physical film thickness decreases, EOT decreases linearly (generally expected), but on the contrary, the EOT suddenly increases at a certain critical physical film thickness. A new tendency was found by conducting detailed experiments. As described above, the insulating film itself includes a gate insulating film having a laminated structure of a silicate layer having a relatively low dielectric constant and a High-K layer. Since crystallization proceeds in the High-K layer by annealing, oxygen diffusion through the crystallized grain boundary easily occurs, and unnecessary SiO ₂ A layer is formed at the interface on the Si substrate side. However, unnecessary SiO caused by punch-through oxygen ₂ The layer is usually formed in addition to a silicate layer that is naturally formed in the vicinity of the Si substrate. In addition, since such penetrating oxygen occurs non-uniformly in the film, stable EOT cannot be realized. Incidentally, in the case of only the silicate layer naturally formed in the vicinity of the Si substrate, the film thickness is almost constant and the EOT is stable.
[0010]
Furthermore, unnecessary SiO caused by punch-through oxygen ₂ We found that the leakage current (Jg) of the gate also increases with the layer and increases suddenly at a certain critical point, making it impossible to maintain the ideal EOT and leakage current. .
[0011]
In other words, regarding the problem to be solved by the first embodiment of the present invention, the influence of punch-through oxygen is remarkably increased in the film thickness of the critical physical film thickness or less, which is the conventional example described above, and the most important parameter. There is a fatal problem that the EOT increases rapidly, and the EOT and the leakage current vary, and stable EOT and leakage current cannot be maintained.
[0012]
Further, regarding the problem to be solved by the second embodiment of the present invention, there has been a problem that the surface roughness of the high dielectric film suddenly increases above a certain film thickness.
[0013]
[Means for Solving the Problems]
In order to solve the above problems, a first semiconductor device according to the present invention includes a first insulating film made of a high dielectric A having a diffusion preventing function and formed on a semiconductor substrate, and the first insulating film. A second insulating film made of a high dielectric B formed on the film; a third insulating film made of a high dielectric C having a diffusion preventing function formed on the second insulating film; A high dielectric constant insulating film comprising a sum of the first insulating film, the second insulating film, and the third insulating film in a semiconductor device including a gate electrode formed on the third insulating film; The film thickness is 2.4 nm or more.
[0014]
With this configuration, EOT can be controlled to an ideal value, and stable EOT and good leakage current characteristics can be realized.
[0015]
In the above semiconductor device, it is preferable that the gate electrode is formed of a metal other than silicon, and the equivalent oxide thickness (EOT) of the high dielectric constant insulating film is 0.7 nm or more.
[0016]
Further, a second semiconductor device according to the present invention has a first insulating film made of a high dielectric B formed on a semiconductor substrate and a high diffusion preventing function formed on the first insulating film. In a semiconductor device including a second insulating film made of a dielectric C and a gate electrode formed on the second insulating film, the sum of the first insulating film and the second insulating film The film thickness of the high dielectric constant insulating film is 2.8 nm or more.
[0017]
With this configuration, EOT can be controlled to an ideal value, and stable EOT and good leakage current characteristics can be realized.
[0018]
In the above semiconductor device, it is preferable that the gate electrode is formed of a metal other than silicon, and the equivalent oxide thickness (EOT) of the high dielectric constant insulating film is 0.8 nm or more.
[0019]
The third semiconductor device according to the present invention includes a first insulating film made of a high dielectric A having a diffusion preventing function formed on a semiconductor substrate, and a high insulating film formed on the first insulating film. In a semiconductor device comprising a second insulating film made of a dielectric B and a gate electrode formed on the second insulating film, the sum of the first insulating film and the second insulating film The film thickness of the high dielectric constant insulating film is 2.8 nm or more.
[0020]
With this configuration, EOT can be controlled to an ideal value, and stable EOT and good leakage current characteristics can be realized.
[0021]
In the above semiconductor device, it is preferable that the gate electrode is made of silicon, and the equivalent oxide thickness (EOT) of the high dielectric constant insulating film is 1.1 nm or more.
[0022]
According to a fourth aspect of the present invention, there is provided a semiconductor device comprising: an insulating film made of a high dielectric B formed on a semiconductor substrate; and a gate electrode formed on the insulating film. The film thickness of the high dielectric constant insulating film consisting only of the film is 3.2 nm or more.
[0023]
With this configuration, EOT can be controlled to an ideal value, and stable EOT and good leakage current characteristics can be realized.
[0024]
In the above semiconductor device, it is preferable that the gate electrode is made of silicon, and the equivalent oxide thickness (EOT) of the high dielectric constant insulating film is 1.6 nm or more.
[0025]
In the first, second, third or fourth semiconductor device, the high dielectric constant insulating film has a thickness of 5.0 nm or less.
[0026]
With this configuration, a gate insulating film having a smooth surface can be realized.
[0027]
Further, in the first, second, third or fourth semiconductor device, the high dielectric B is preferably an oxide of hafnium or zirconium.
[0028]
In the first or second semiconductor device, the high dielectric C having a diffusion preventing function preferably contains at least nitrogen or silicon in the oxide of hafnium or zirconium.
[0029]
In the first or third semiconductor device, the high dielectric A having a diffusion preventing function is preferably silicon nitride or silicon nitride oxide.
[0030]
In the first or third semiconductor device, the high dielectric A having a diffusion preventing function preferably contains at least nitrogen or silicon in the oxide of hafnium or zirconium.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
(1 of the first embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.
[0032]
FIG. 2 is a process sectional view of the semiconductor device manufacturing method according to the first embodiment of the present invention. First, an insulating film 22 for element isolation is formed on a Si substrate 21 having a (100) plane, and a device region 23 is formed. After this, after the standard RCA cleaning and diluted HF cleaning, the surface of the Si substrate 21 is NH. _Three The Si nitride film 24 is formed by exposing to gas at a temperature of 600 to 700 ° C. for about 10 to 30 seconds. This is followed by CVD-HfO using a CVD source. ₂ A film 25 is formed. Further, without forming the Si nitride film 24 on the Si substrate 21, the CVD-HfO ₂ The case of directly forming the film 25 was also examined.
[0033]
Here, CVD-HfO ₂ The membrane 25 is N as a carrier gas. ₂ Hf t-butoxide (C ₁₆ H ₂₆ HfO _Four ) And dry O ₂ At the same time, it is formed at 500 ° C. using RT-CVD (Rapid Thermal CVD). As an element used as this raw material, Hf, O, C, and H are contained. N ₂ It contains gas but is very inert at a temperature of 500 ° C. ₂ The contribution of is very small. As a result of composition analysis, Hf and O are the main elements, and HfO ₂ And contains a trace amount of C and H of several percent or less.
[0034]
On the other hand, the case where another CVD source is used will be described. CVD-HfO ₂ The film 25 uses Ar as a carrier gas and is a solid source Hf nitrato (Hf (NO _Three ) _Four ) And dry O ₂ At the same time, a cold wall type CVD apparatus is used at 200 ° C. Examples of the raw material element include Hf, O, and N. Although Ar gas is also included, it is very inert at a temperature of 200 ° C., so Ar contributes very little. As a result of composition analysis, Hf and O are the main elements, and HfO ₂ And contains a small amount of N of several% or less in the inside.
[0035]
Next, in order to form a MOSFET (here nMOS), CVD-HfO ₂ An experiment was performed in which a Poly-Si film or a PVD-TiN / Al film was formed as the gate electrode 26 on the film 25.
[0036]
The electrode formation in the case of a Poly-Si film will be described. CVD-HfO ₂ After deposition of film 25, N ₂ After annealing (hereinafter referred to as PDA) at a temperature of 600 to 800 ° C., SiH _Four The Poly-Si film 26 was formed at a temperature of 540 ° C. by CVD using After this, 5 × 10 ¹⁵ cm ^-2 After the P ions were implanted, the gate electrode was patterned. Activation annealing is dry N ₂ It was performed by RTP at 900 ° C. for 30 seconds.
[0037]
In addition, electrode formation in the case of a metal gate will be described. CVD-HfO ₂ After deposition of film 25, N ₂ After performing PDA at a temperature of 600 to 800 ° C., a TiN / Al film 26 made of a barrier metal and a conductor was formed by a PVD method using Ar sputtering. TaN may be used as a material for the barrier metal. In the case of this metal gate, since the barrier metal contains nitrogen, CVD-HfO ₂ Nitrogen is introduced into the upper layer portion of the film 25 to simultaneously form a nitrogen-containing layer 27 having a function of preventing oxygen diffusion.
[0038]
The CVD-HfO formed in this way ₂ The EOT of the film 25 was measured by CV using an LCR meter, and calculated by a simulation program considering the depletion layer of the electrode and the quantization effect on the substrate side.
[0039]
Next, there are three types of gate structures having a High-K film prepared by the above-described experiment, and will be described with reference to FIG. In FIG. 3, type 31, type 32, and type 33 are configured as follows.
[0040]
In the type 31, the Si nitride film 24 is formed on the Si substrate 21, and the CVD-HfO is formed thereon. ₂ This is a case where the film 25 is formed and the TiN / Al film 26 is formed thereon. A diffusion prevention film made of a Si nitride film 24 exists at the interface between the High-K film 25 and the Si substrate 21, and CVD-HfO containing nitrogen also at the interface between the High-K film 25 and the TiN / Al film 26. ₂ There is an anti-diffusion film consisting of layer 27. This type 31 is a case where there is a diffusion preventing film on both the upper interface and the lower interface.
[0041]
In the type 32, the Si nitride film 24 is formed on the Si substrate 21, and the CVD-HfO is formed thereon. ₂ One case is when the film 25 is formed and the Poly-Si film 26 is formed thereon. Separately, the Si-nitride film 24 is not formed, and the CVD-HfO is directly formed on the Si substrate 21. ₂ The case where the film 25 is formed and the TiN / Al film 26 is formed thereon is another case. That is, there is a diffusion prevention film made of the Si nitride film 24 at the interface between the High-K film 25 and the Si substrate 21, or nitrogen is contained at the interface between the High-K film 25 and the TiN / Al film 26. CVD-HfO ₂ This corresponds to the case where a diffusion prevention film composed of the layer 27 is present. This type 32 is a case where a diffusion prevention film is provided only on either the upper interface or the lower interface. In addition, the wavy line in the figure schematically shows the interface where the Si substrate 21 or the Poly-Si film 26 and the High-K film 25 react when there is no diffusion prevention film.
[0042]
In Type 33, the Si nitride film 24 is not formed, and the CVD-HfO is directly formed on the Si substrate 21. ₂ This is a case where the film 25 is formed and the Poly-Si film 26 is formed thereon. This corresponds to the case where there is no diffusion prevention film at the interface between the High-K film 25 and the Si substrate 21 and there is no diffusion prevention film at the interface between the High-K film 25 and the gate electrode 26. This type 33 is a case where there is no diffusion prevention film on both the upper interface and the lower interface. In addition, the wavy line in the figure schematically shows the interface where the Si substrate 21 or the Poly-Si film 26 and the High-K film 25 have reacted, as in the case of the type 32.
[0043]
Next, the experimental results that led to the present invention will be described with reference to FIG. The tendency of the experimental data in FIG. 4 will be described in the order of numbers (1) to (6) in the figure. The vertical axis represents EOT, and the horizontal axis represents the physical film thickness measured by ellipsometry during film formation.
[0044]
Usually, EOT can be lowered by reducing the physical film thickness of the high dielectric constant insulating film. (1) When a relatively thick insulating film is formed, EOT also exhibits a relatively high value. (2) When an insulating film having a thin physical film thickness is sequentially formed, the EOT decreases linearly. (3) Shows minimum EOT when a certain critical physical film thickness is reached. (4) EOT will suddenly increase if the film thickness is made thinner than this critical physical film thickness. If it is thinner than a certain critical film thickness, residual oxygen diffuses through the high dielectric constant insulating film during the film formation or after the film formation, and unnecessary SiO at the interface with the Si substrate. ₂ Will form a layer. For this reason, even if the physical film thickness is reduced, it is greatly deviated from the ideal case (dotted line toward (6)). (5) If the film thickness is further reduced, abnormal EOT will be exhibited. (6) In an ideal case, a dotted line tends to be considered normally.
[0045]
However, until now SiO ₂ Unlike the trend generally considered for films or SiON films, we have found through a detailed experiment that there is a critical physical film thickness unique to High-K films. This phenomenon is that EOT greatly deviates from the ideal straight line at a certain critical film thickness.
[0046]
On the other hand, as described in Table 34a on page 124 of ITRS (International Technology Roadmap for Semiconductors, 1999 Edition), in a 100 nm node CMOS in 2005, required EOT is 1.0 to 1.5 nm, The required EOT uniformity is within ± 4%. In light of these technical specifications, it is required for the silicon LSI process to form a high-K film that realizes a stable and thin EOT. Also from this technical trend, the critical physical film thickness proposed in the present invention has a very important meaning. In other words, it is essential to realize a desired EOT by forming a high dielectric constant insulating film having a thickness equal to or larger than the critical physical film thickness shown in FIG.
[0047]
Next, the experimental results that led to the present invention will be described in detail with reference to FIGS. In FIG. 5, the circle data represents the result of type 32 shown in FIG. 3, and the diamond data represents the result of type 31. As the physical film thickness is decreased, the EOT decreases linearly, but on the contrary, the EOT tends to increase sharply at the critical physical film thickness of 2.4 nm. Since the type 31 has diffusion preventing films formed on the upper and lower interfaces, the distribution is located on the thin EOT side even if the physical film thickness is the same as that of the type 32. That is, the effect of the diffusion preventing function can be confirmed.
[0048]
In FIG. 6, the data of circles and diamonds show the tendency of type 32 illustrated in FIG. When a diffusion prevention film is formed on either the upper or lower interface, the EOT decreases linearly as the physical film thickness is reduced, but the critical physical film thickness of 2.8 nm is used as a boundary. Conversely, EOT tends to increase rapidly.
[0049]
In FIG. 7, the black circle data indicates the result of the type 33 shown in FIG. 3. If the diffusion barrier film is not formed on the upper and lower interfaces, the EOT decreases linearly as the physical film thickness is reduced. On the contrary, the EOT decreases on the critical physical film thickness of 3.2 nm. It shows a tendency to increase rapidly.
[0050]
In the experimental results shown in FIGS. 5 to 7, the variation in EOT with respect to the same physical film thickness indicates the influence of the temperature of the PDA, the activation temperature, and the like. When the process can be optimized, the EOT variation for the same physical film thickness shows the smallest value, and is located at the straight line shown in FIGS. When the film thickness is made thinner than the critical physical film thickness, oxygen diffuses and penetrates, and EOT increases rapidly. Therefore, even within the same chip or wafer, variations in EOT become large and control becomes impossible. For this reason, it is essential to make the film thickness thicker than the critical physical film thickness.
[0051]
Next, CVD-HfO ₂ A process after forming the film will be described. Due to the influence of residual oxygen in PDA, entrained oxygen during Poly-Si film formation, residual oxygen during PVD metal deposition, and residual oxygen during annealing to activate the Poly-Si film, HfO is removed from the atmosphere in the process. ₂ It is very difficult to completely prevent oxygen from diffusing into the film. Pure N ₂ Even if is used, there is residual oxygen in the order of ppm, and the amount of oxygen exposed to the surface is not negligible considering the processing time of the process. In addition, since poly-Si activation annealing uses a high temperature of 900 to 1000 ° C., the oxidation itself is promoted at this temperature. After performing PDA, if the physical film thickness measured by ellipsometry is thinner than a critical physical film thickness, a small amount of oxygen diffuses from the surface due to subsequent gate electrode formation and activation annealing, etc., and reaches the Si substrate. As a result, 0. Several nm of SiO ₂ Will be formed. In this case, for an ultra-thin film having an overall EOT of 1.0 nm, a value of 0. An increase in the value of several nanometers means an increase of about several tens of percent as EOT, which is a fatal problem for a High-K film. Considering the effects of trace amounts of oxygen in this way, the main mechanism is that oxygen diffuses from the surface, so it is very influenced by the physical film thickness. Once oxygen diffuses, it can be used in the same chip or wafer. EOT variation becomes prominent.
[0052]
Therefore, we have found that in order to control EOT stably, it is necessary to provide a minimum critical film thickness to the physical film thickness after film formation. This fact shows that when the physical film thickness is reduced on the extension line which has been predicted in the past, a new phenomenon is actually observed in the ultra-thin High-K film, and we have found a problem through the experiment. At the same time, the cause was examined and a solution was examined.
[0053]
From the above results, Type 31 is a case where there is a diffusion prevention film on both the upper interface and the lower interface, and the physical film thickness is required to be 2.4 nm or more. Type 32 is a case where there is a diffusion prevention film on either the upper interface or the lower interface, and the physical film thickness needs to be 2.8 nm or more. Type 33 is a case where there is no diffusion prevention film on both the upper interface and the lower interface, and the physical film thickness is required to be 3.2 nm or more.
[0054]
(2 of the first embodiment)
In addition to the above description of the critical physical film thickness, the correlation between the EOT and the leakage current characteristics before and after the critical physical film thickness will be further described with reference to FIGS. 8 to 12 show the leakage current when the gate voltage with respect to EOT is -1 V, and will be described separately for the types shown in FIG.
[0055]
Type 31 is a case where there is a diffusion prevention film on both the upper interface and the lower interface, and its leakage current characteristics are shown in FIG. When the film thickness of the High-K film is very thin, oxidation occurs on the Si substrate side due to entrained oxygen caused by the process, and there is a change from type 31 to type 32, which is indicated by a dotted line in the figure. The minimum EOT is about 0.7 nm. Therefore, the EOT is 0.7 nm or more and the leakage current is 10 ^-3 A / cm ² Use of a gate insulating film exhibiting the following characteristics is desirable because it exhibits good leakage current characteristics. In a range other than this, even in the same EOT, it shows a very high leakage current, which is inappropriate as a gate insulating film.
[0056]
Type 32 is a case where a diffusion prevention film is provided on either the upper interface or the lower interface, and FIG. 10 shows the leakage current characteristics when a TiN / Al film is used for the gate electrode. The minimum EOT is about 0.8 nm. Therefore, the EOT is 0.8 nm or more and the leakage current is 10 ^-1 A / cm ² Use of a gate insulating film exhibiting the following characteristics is desirable because it exhibits good leakage current characteristics. In a range other than this, even in the same EOT, it shows a very high leakage current, which is inappropriate as a gate insulating film.
[0057]
In addition, FIG. 11 shows leakage current characteristics when a Poly-Si film is used for the gate electrode of type 32. When the film thickness of the High-K film is very thin, oxidation occurs on the Si substrate side due to entrained oxygen caused by the process, and there is a change from type 32 to type 33, which is indicated by a dotted line in the figure. The minimum EOT is about 1.1 nm. Therefore, the EOT is 1.1 nm or more and the leakage current is 5 × 10. ^-Four A / cm ² Use of a gate insulating film exhibiting the following characteristics is desirable because it exhibits good leakage current characteristics. In a range other than this, even in the same EOT, it shows a very high leakage current, which is inappropriate as a gate insulating film.
[0058]
Type 33 is a case where there is no diffusion prevention film on both the upper interface and the lower interface, and the leakage current characteristics are shown in FIG. The minimum EOT is about 1.6 nm. Therefore, the EOT is 1.6 nm or more and the leakage current is 10 ^-2 A / cm ² Use of a gate insulating film exhibiting the following characteristics is desirable because it exhibits good leakage current characteristics. In a range other than this, even in the same EOT, it shows a very high leakage current, which is inappropriate as a gate insulating film.
[0059]
The above contents will be described together. As shown in FIG. 8, as a result of investigating the characteristics of the leakage current with respect to the EOT, the type 33 in which the diffusion preventing film is not used on the Si substrate side or the electrode side has the highest leakage current with respect to the same EOT. The same is true for type 32 when a Si nitride film is used as an anti-diffusion film at the interface between the Si substrate and the High-K film, or when a diffusion preventive film of a nitrogen-containing layer is used at the interface between the High-K film and the gate electrode. Leakage current can be reduced with respect to EOT. Further, in the type 31 in which the diffusion preventing film is used for both the lower interface and the upper interface, the leakage current can be reduced most.
[0060]
That is, in the first embodiment of the present invention, the diffusion prevention film made of the Si nitride film (nitride insulating film) exists at the interface between the Si substrate and the High-K film, and the High-K film and the gate electrode (containing nitrogen). CVD-HfO containing nitrogen at the interface of barrier metal) ₂ When a diffusion prevention film composed of a layer (nitrogen-containing insulating layer) is present, a stable EOT is obtained by using a High-K film having an EOT of 0.7 nm or more and a physical film thickness of 2.4 nm or more. Good leakage current characteristics can be realized.
[0061]
Further, there is no diffusion prevention film made of a Si nitride film (nitride insulating film) at the interface between the Si substrate and the High-K film, and CVD-HfO containing nitrogen at the interface between the High-K film and the gate electrode. ₂ When a diffusion prevention film composed of a layer (nitrogen-containing insulating layer) is present, a stable EOT can be obtained by using a High-K film having an EOT of 0.8 nm or more and a physical film thickness of 2.8 nm or more. Good leakage current characteristics can be realized.
[0062]
Further, CVD-HfO containing nitrogen at the interface between the High-K film and the gate electrode ₂ When there is no diffusion prevention film made of a layer (nitrogen-containing insulating layer) and there is a diffusion prevention film made of a Si nitride film (nitride insulation film) at the interface between the Si substrate and the High-K film, EOT is 1 By using a High-K film having a thickness of 1 nm or more and a physical film thickness of 2.8 nm or more, stable EOT and good leakage current characteristics can be realized.
[0063]
Further, there is no diffusion prevention film made of a Si nitride film (nitride insulating film) at the interface between the Si substrate and the High-K film, and CVD-HfO containing nitrogen at the interface between the High-K film and the gate electrode. ₂ By using a High-K film having an EOT of 1.6 nm or more and a physical film thickness of 3.2 nm or more when there is no diffusion prevention film composed of a layer (nitrogen-containing insulating layer), stable EOT and Good leakage current characteristics can be realized.
[0064]
As described above, in the first embodiment of the present invention, EOT can be controlled to an ideal value by using a high dielectric constant insulating film having a predetermined critical physical film thickness or more and a predetermined EOT or more, and stable. EOT and good leakage current characteristics can be realized.
[0065]
(Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to FIGS. 13 and 14.
[0066]
In FIG. 13, the value of the surface roughness (hereinafter referred to as RMS) by the atomic force microscope (AFM) with respect to the physical film thickness after film formation is shown. The RMS of the Si substrate before deposition is about 0.15 nm. When the physical film thickness is increased by deposition, the RMS increases rapidly from about 3.8 nm or more. The surface roughness results showed a uniform tendency even within the range where the deposition temperature was changed to 200 to 500 ° C. and within the range where the mixed oxygen partial pressure ratio during film formation was changed to 0 to 90%.
[0067]
When an electric field is applied to an insulating film having such a surface roughness, the electric field is concentrated in a thin portion of the gate insulating film, so that the reliability is deteriorated. In addition, variations in leakage current occur in the plane. In order to solve these problems, it is necessary to reduce the surface roughness.
[0068]
Also, referring to Table 33a on page 119 of the International Technology Roadmap for Semiconductors (1999 Edition), the gate insulator is made of SiO at the 100 nm CMOS level in 2005. ₂ In this case, the surface roughness is required to be 0.1 nm or less (see the note [L] on page 121).
[0069]
Since the high dielectric constant material described in the present invention has a relative dielectric constant of about 13 or more, when the required surface roughness is converted based on EOT, the RMS is required to be about 0.3 nm or less. For this reason, in order to suppress RMS to 0.3 nm or less, it is necessary to make a physical film thickness at least about 5.0 nm or less from the result of FIG.
[0070]
As described above, in the second embodiment of the present invention, a gate insulating film having a smooth surface can be formed by using a high dielectric constant insulating film having a physical film thickness of 5.0 nm or less.
[0071]
Note that the applicable range of the physical film thickness during film formation shown in the first and second embodiments of the present invention is summarized in FIG. Type 31 shown in FIG. 3 is a case where there is a diffusion prevention film on both the upper interface and the lower interface, and the physical film thickness needs to be in the range of 2.4 nm to 5.0 nm. Type 32 is a case where there is a diffusion prevention film on either the upper interface or the lower interface, and the physical film thickness needs to be in the range of 2.8 nm to 5.0 nm. Type 33 is a case where there is no diffusion prevention film on both the upper interface and the lower interface, and the physical film thickness is required to be in the range of 3.2 nm to 5.0 nm.
[0072]
In the first and second embodiments of the present invention, the Si substrate and the CVD-HfO ₂ A method of forming a diffusion prevention film made of a Si nitride film at the interface of the film is NH _Three , NO or N ₂ Nitriding treatment such as thermal nitriding or plasma nitriding in a gas containing nitrogen such as O may be used.
[0073]
CVD-HfO ₂ A method of forming a diffusion prevention film made of a nitrogen-containing insulating layer at the interface between the film and the gate electrode is obtained by CVD-HfO before forming the gate electrode. ₂ Nitrogen plasma treatment in a gas containing nitrogen may be used for the film itself. Alternatively, CVD-HfO is automatically applied to the initial portion where barrier metal (TiN, TaN, etc.) is deposited by Ar sputtering to which a gas containing nitrogen is added. ₂ A method in which the upper layer portion of the film is treated with nitrogen plasma may be used. Furthermore, CVD-HfO ₂ A method may be used in which a gas containing nitrogen is introduced into the final portion where the film is deposited so that the upper layer portion becomes a nitrogen-containing high dielectric constant insulating film.
[0074]
Further, after depositing a metal nitride (HfN or ZrN or the like) that becomes a high dielectric constant insulating film, an oxidation treatment can be performed to form a gate insulating film containing nitrogen in the film. CVD-HfO ₂ A step of introducing a nitrogen-containing gas into the initial portion where the film is deposited and forming the lower layer portion on the Si substrate side to be a nitrogen-containing high dielectric insulating film may be provided. Furthermore, all of the high dielectric constant insulating film having the diffusion preventing function at the lower interface, the intermediate high dielectric constant insulating film, and the high dielectric constant insulating film having the diffusion preventing function at the upper interface may contain nitrogen or silicon.
[0075]
The high dielectric constant insulating film is HfO. ₂ As described above, ZrO is used instead of hafnium instead of zirconium. ₂ The effect of the present invention can be obtained even if is used.
[0076]
HfO ₂ Liquid Hf source (C ₁₆ H ₃₆ HfO _Four However, the following materials can also be used. When deposited by CVD, TDEAH (Tetrakis diethylamido hafnium, tetrakis diethylamido hafnium, C ₁₆ H ₄₀ N _Four Hf), TDMAH (Tetrakis dimethylamino hafnium, C ₈ H _{twenty four} N _Four Hf), and Hf (MMP) _Four (Tetrakis 1-Methoxy-2-methyl-2-propoxy hafnium, tetrakis 1 methoxy 2 methyl 2 propoxy hafnium, Hf [OC (CH _Three ) ₂ CH ₂ OCH _Three ] _Four ) Can be used. Also, a solid source (eg Hf (NO _Three ) _Four ) Can also be used. Furthermore, when depositing by the PVD method, it can also be formed using a mixed gas in which oxygen and argon are added to a hafnium (Hf) target.
[0077]
Furthermore, since the behavior of EOT with respect to the critical physical film thickness can be generalized as a reaction irrespective of the composition or material during the deposition of the High-K film, ₂ And ZrO ₂ For example, TiO ₂ , Ta ₂ O _Five , La ₂ O _Three , CeO ₂ , Al ₂ O _Three , BST, etc. or a ternary oxide film thereof (for example, Hf _x Al _y O ₂ In addition, it can be applied to all silicate films containing Si in advance.
[0078]
In the embodiment of the present invention, other metals may be used as the electrode material. After nitriding the surface of the high dielectric constant insulating film instead of TiN, TaN, Al, Ru, RuO ₂ Alternatively, a material obtained by mixing these materials with Si or Ge may be used.
[0079]
【The invention's effect】
As described above, in the first embodiment of the present invention, the diffusion prevention film made of the nitride insulating film exists at the interface between the Si substrate and the High-K film, and nitrogen exists at the interface between the High-K film and the electrode. When there is a diffusion prevention film made of a contained insulating layer, EOT can be controlled to an ideal value by using a high dielectric constant insulating film having a physical film thickness of 2.4 nm or more, and stable EOT and good Leakage current characteristics can be realized.
[0080]
In the second embodiment of the present invention, a gate insulating film having a smooth surface can be realized by using a high dielectric constant insulating film having a physical film thickness of 5.0 nm or less.
[Brief description of the drawings]
FIG. 1 is a schematic diagram showing a structure of a semiconductor device having a conventional High-K film.
FIG. 2 is a process sectional view showing the method for manufacturing the semiconductor device according to the first embodiment of the invention.
FIG. 3 is an explanatory diagram of three types of gate structures according to the first embodiment of the present invention.
FIG. 4 is an explanatory diagram of physical film thickness and EOT according to the first embodiment of the present invention.
FIG. 5 is a correlation diagram between the physical film thickness and EOT when the diffusion barrier film is at the upper and lower interfaces in the first embodiment of the present invention.
FIG. 6 is a correlation diagram between the physical film thickness and EOT when the diffusion barrier film is only on one interface in the first embodiment of the present invention.
FIG. 7 is a correlation diagram between a physical film thickness and EOT when the diffusion prevention film is not at the upper and lower interfaces in the first embodiment of the present invention.
FIG. 8 is a characteristic diagram of leakage current with respect to EOT according to the first embodiment of the present invention.
FIG. 9 is a characteristic diagram of leakage current with respect to type 31 EOT according to the first embodiment of the present invention;
FIG. 10 is a characteristic diagram of leakage current with respect to EOT in the case of a metal gate in type 32 according to the first embodiment of the present invention.
FIG. 11 is a characteristic diagram of leakage current with respect to EOT in the case of a Poly-Si gate in type 32 according to the first embodiment of the present invention;
FIG. 12 is a characteristic diagram of leakage current with respect to type 33 EOT according to the first embodiment of the present invention;
FIG. 13 is a correlation diagram between physical film thickness and surface roughness according to the second embodiment of the present invention.
FIG. 14 is an explanatory diagram of a process range of physical film thickness according to the first and second embodiments of the present invention.
[Explanation of symbols]
11 Si substrate
12 Epitaxial Si layer
13 Semiconductor channel region
14 Gate dielectric layer of zirconium oxynitride or hafnium oxynitride
15 Gate electrode
21 Si substrate
22 Insulating film for element isolation
23 Device area
Diffusion prevention film made of 24 Si nitride film
25 CVD-HfO ₂ High-K membrane made of membrane
26 Gate electrode made of Poly-Si film or TiN / Al film
27 CVD-HfO containing nitrogen ₂ Diffusion preventive film consisting of layers
31 Si substrate / Si nitride film / High-K film / (TiN / Al film) structure
32 Structure of Si substrate / Si nitride film / High-K film / Poly-Si film or Si substrate / High-K film / (TiN / Al film)
33 Structure of Si substrate / High-K film / Poly-Si film electrode

Claims

A first insulating film made of a high dielectric material A including a first metal oxide formed on a semiconductor substrate;
A second insulating film made of a high dielectric material B having a diffusion preventing function including the first metal oxide and nitrogen formed on the first insulating film;
A third insulating film made of a high-dielectric C having a diffusion preventing function including the first metal oxide and nitrogen formed under the first insulating film;
A gate electrode made of either TiN or TaN formed on the second insulating film,
The film thickness of the high dielectric constant insulating film consisting of the sum of the first insulating film, the second insulating film, and the third insulating film is 3.8 nm or less and the critical physical film thickness or more.
The semiconductor device is characterized in that the first metal oxide is one of hafnium oxide, zirconium oxide, titanium oxide, tantalum oxide, lanthanum oxide, cerium oxide, aluminum oxide, and BST.

2. The semiconductor according to claim 1, wherein the first metal oxide is any two or more of hafnium oxide, zirconium oxide, titanium oxide, tantalum oxide, lanthanum oxide, cerium oxide, aluminum oxide, and BST. apparatus.

The high dielectric B The semiconductor device according to claim 1 or 2, characterized in that further comprises silicon.

The high dielectric C further semiconductor device according to any one of claims 1 to 3, characterized in that it comprises silicon.

The high dielectric A semiconductor device according to any one of claims 1 to 4, further comprising a silicon.

The semiconductor device according to any one of claims 1 to 5, characterized in that it comprises the high dielectric A further nitrogen.

The semiconductor device according to claim 1, wherein the gate electrode further contains Si or Ge.

The semiconductor device according to any one of claims 1 to 7, wherein the value of the surface roughness of the high dielectric constant insulating film is 0.3nm or less.