JP4145353B2 - 抵抗素子が設けられている半導体デバイス - Google Patents

Description

本発明は、表面と隣接し、電圧を印加するための２個の接続部を有する抵抗素子が形成されている表面領域を有する半導体本体を具える半導体デバイスに関するものである。
抵抗体が拡散又はイオン注入により形成され接続部が表面区域に導電的に接続されている集積回路が一般的に既知である。このような抵抗体は、大きな抵抗値を得ようとすると、極めて大きなスペースを占める。この場合、例えば１ｍ秒又は１秒程度のＲＣ倍の長い時間を実現するために１ギガ程度の抵抗体が必要となる。この大きさの抵抗体は、上述した標準のＣＭＯＳ処理では実現できず又はほとんど不可能である。さらに、このような抵抗体は強い温度依存性がある。
本発明の目的は、比較的小さい表面積を占め大きな抵抗値を有し集積回路に用いるのに適当な抵抗素子を提供することにある。また、本発明の目的は、標準のＩＣプロセス特に標準のＣＭＯＳプロセスにより製造することができる抵抗体を提供することにある。さらにの本発明の別の目的は、拡散又はイオン注入により形成された抵抗体よりも温度依存性の小さい抵抗体を提供することにある。本発明によれば、冒頭部で述べた抵抗体において、抵抗素子が相互に対向する向きに直列に接続した２個のダイオードを具え、これらの両方のダイオードが、前記表面領域に形成され高濃度の不純物が添加された第２導電型の表面区域とこの表面区域に形成され高濃度の不純物が添加された第１導電型の表面区域との間にｐｎ接合を有し、前記表面区域が少なくとも動作中に互い接続されると共に電気的にフローティングにされ、前記ｐｎ接合が、Ｖ＝０Ｖ付近の電圧範囲で少なくともほぼバンド−バンドトンネリングにより電流が流れるような不純物の濃度勾配を有することを特徴とする。抵抗体に電圧が印加されると、一方のｐｎ接合は逆方向バイアスされ、他方のｐｎ接合は順方向バイアスされる。全抵抗値は２個のｐｎ接合の接合部の抵抗値の和により決定される。第１の接合部を流れる電流は主としてダイオードのバンド−バンドトンネリングにより形成される。順方向バイアスされたダイオードの電流も、このダイオードに印加される電圧が低い場合、バンド−バンドトンネリングにより決定される。電圧がさらに増加すると、ｐｎ接合を通る通常の拡散電流が増加し、一層高い電圧のｐｎ接合を流れる電流が決定される。一方、電圧が低い場合、バンド−バンドトンネリングが優勢であり、電流は極めて小さいので、ギガレベルの抵抗値を容易に実現することができる。バンド−バンドトンネリングは温度による影響をほとんど受けないので、抵抗値の温度依存性は極めて微小なものとなる。さらに重要な利点は、抵抗体が対称的であること、すなわち抵抗体に印加される電圧が反転してもその特性が変化しないことである。
上述した型式のダイオードを得るための実施例は、各ダイオードの第２導電型の表面区域の不純物濃度を、前記ｐｎ接合と隣接する側において少なくとも約１０¹⁹原子／ｃｍ³としたことを特徴とする。不純物濃度プロファイルを適切に適合させることにより一層線形な電流−電圧特性にすることができる。電流−電圧特性がＶ＝０に対して実際に対称になり、問題を生ずることなく２方向から電圧を印加することができる利点を有する実施例は、第１導電型の２個の区域が少なくともほぼ同一の表面積を有することを特徴とする。
別の実施例は、ダイオードの第２導電型の表面区域が、これらダイオードのための第２導電型の共通の表面区域を構成する連続する区域を形成することを特徴とする。標準のＣＭＯＳプロセスで容易に製造することができる特別の実施例は、第２導電型の表面区域が互いにある距離を以て位置すると共にＭＯＳトランジスタのソース領域及びドレイン領域を構成し、このＭＯＳトランジスタが、前記第２導電型の表面区域間に位置するチャネル領域と、このチャネル領域の上側に位置し電気的に絶縁性の層によりチャネル領域から絶縁されたゲート電極とを有することを特徴とする。
以下数個の実施例に基づき本発明を詳細に説明する。
図１は本発明による半導体デバイスの平面図である。
図２は図１のII−II線断面図である。
図３はこの抵抗体の表面と直交する方向の不純物濃度プロファイルを示す。
図４は図１〜３に示す抵抗体の電流−電圧特性を示す。
図５は本発明による半導体デバイスの第２実施例をの断面図である。
図６は本発明による半導体デバイスの別の実施例をの断面図である。
図７は本発明による半導体デバイスの別の実施例をの断面図である。
図８は本発明による半導体デバイスのさらに別の実施例をの断面図である。
図１に平面図として図２に断面図として示す半導体デバイスは集積回路を有し、この集積回路は図面上抵抗体だけを図示するがＣＭＯＳ回路、又はＢｉＣＭＯＳ回路又はバイポーラ回路を構成する多数の別の回路素子を別に有することができる。これらの別の回路素子はそれ自体既知であり、図面上図示せず関連する場合だけ説明することにする。このデバイスは例えばシリコンの半導体本体を具え、図面上表面２と隣接し、例えばシリコン酸化物の誘電体層７により覆われている表面領域３だけを示す。表面領域３は第１導電型、本例の場合ｎ型の約１０¹⁷原子／ｃｍ³の比較的低い不純物濃度のとする。この抵抗体は、さらに抵抗体に電圧を印加するための２個の接続部５及び６を有する。これらの接続部は、それ自体は既知である、酸化層７上に被着され窓８及び９を介して半導体本体に接続した金属又は半導体材料の導体トラックにより形成する。本発明においては、抵抗素子は互いに反対方向に接続した２個のダイオード（１０，４、１１，４）を具え、本例では一方のアノード／カソード領域をダイオードの共通の区域を構成する連続する区域４により形成する。この区域は、第２の反対導電型の表面領域４、本例の場合表面領域３に形成され例えば１０¹⁹原子／ｃｍと１０²⁰原子／ｃｍ³との間の比較的高い表面濃度を有するｐ型領域により形成する。本発明では、ｐ型領域４は電気的にフローティング状態、すなわち電流導体接続部を有さず、接続部５及び６はｐ型領域４に形成した各ｎ型表面領域１０及び１１に接続する。領域１０及び１１は比較的高い比較濃度を有し、濃度勾配を有するｐ型領域４と共にｐｎ接合をそれぞれ形成し、このｐｎ接合をを流れる電流は少なくともツェナダイオードと同様な方法でＶ＝０Ｖ付近の電圧範囲における半導体材料のバンド−バンドトンネリングにより決定される。取り得る不純物濃度プロファイルを図３に示し、図３においてｄは表面から測定した半導体本体３の深さを示す。領域３の不純物濃度は低く、例えば１０¹⁷原子／ｃｍ³の値を有する。この濃度は図３のｄの関数のに対して一定値を有するが、必ずしもこのようにする必要はなく、例えば領域３が拡散又はイオン注入により形成される場合この濃度はｄの関数として変化する。ｐ型領域は、ｐｎ接合１２（１３）と隣接する側において１０¹⁹原子／ｃｍ³と１０²⁰原子／ｃｍ³と間の最大値をとる高不純物濃度を有する。ｎ型領域１０は一層高い不純物濃度を有し、表面から約０．１５μｍの深さにおいてｐ型領域４とｐｎ接合を形成する。
動作中、電気的な降伏（パンチスルー、アバランシェ降伏等）が発生する電圧よりも低い電圧を接続部５及び６に印加する。接合部１２及び１３の一方の接合部は順方向にバイアスされ、他方の接合部は逆方向にバイアスされる。この形式のダイオードの電流は順方向バイアスの場合よりも逆方向バイアスの方向に大きくなるので、少なくとも低い電圧の場合、ダイオードの電圧の主要な部分は順方向となる。図４は約１０μｍ²の表面積をそれぞれ有するダイオードの実施例についての電流−電圧特性を示す。区域１０と１１との間の距離は、パンチスルーが発生しない限り抵抗体の動作について重要ではないが、スペースを節約する観点よりできるだけ短くする。図面から明らかなように、この抵抗体は理論的に線形であり、Ｖ＝０．１Ｖの場合約６０Ｇオームの値を有している。この抵抗体が占める全表面積は、抵抗値が大きいにも拘わらず、極めて小さい。さらに、領域４，１０及び１１は、既存のＩＣプロセスで行なわれる処理で製造することができる。従って、例えばｐ型領域４はｐチャネルトランジスタのソース及びドレイン領域と同時に形成することができ、ｎ型領域１０及び１１はＣＭＯＳプロセスのｎチャネルトランジスタのソース及びドレイン領域に同時に形成することができる。これにより、付加的処理工程を用いることなく標準のＩＣプロセスにより極めて小さい表面積で極めて高い抵抗値特にギザオームの範囲の抵抗値を実現することができる。
図５は、抵抗体のダイオードのｐ型領域（アノード）が半導体本体の挿入形成された部分により互いに分離されている実施例を示す。この実施例は、フィールド酸化膜のパターン２４により表面に多数の活性領域２１，２２，２３が規定されているｐ型シリコン本体２０をベースにする。ｎ型のソース領域２５、ｎ型のドレイン領域２６及びゲート電極２７を有するｎチャネルＭＯＳトランジスタを領域２２に形成する。活性領域２３は、ｐ型領域２９及び３０を有するｎ型ウェル２８を具え、これらｐ型領域は絶縁ゲート３１を有するｐチャネルＭＯＳトランジスタのソース及びドレインを構成する。抵抗体は、本発明によりバック対バックの２個のツェナダイオードを用いて活性領域２１に形成する。このため、領域２１には、ｐチャネルのＭＯＳトランジスタのｎウェル２８と同時に形成されるｎウェル３２を設ける。ｎチャネルＭＯＳトランジスタのソース及びドレイン領域２９，３０と同時に、ツェナダイオードのｐ型領域（アノード）３３及び３４をウェル３２に形成する。ツェナダイオードのカソードを構成するｎ型領域３５及び３６は、ｎチャネルＭＯＳトランジスタのソース及びドレイン領域と同時にｐ型領域３３，３４に形成する。抵抗体は、ｐ型領域３３及び３４がチャネル領域３７により相互に分離されているソース及びドレイン領域を構成するｐチャネルＭＯＳトランジスタとして構成され、動作中ゲート電極３８によりチャネル領域に反転層を形成し、この反転層により領域３３と３４とを相互接続する。本発明による抵抗体の製造は、ｎ型領域３５及び３６のための窓及びｐ型領域３３及び３４のための窓を同一の窓を用いて行なわれること、すなわちゲート電極に対して自己整列して行なわれるという意味においてｐ−ＭＯＳトランジスタの製造と実際には同一である。結果として、抵抗体の方法はトランジスタの寸法と同程度に、すなわち極めて小さくすることができる。接続部３９と４０との間の抵抗値（図面上線図的に示す）は、主として２個のｐｎ接合の抵抗により決定され、これらの抵抗は極めて大きいため領域３３と３４との間の反転チャネルの抵抗には関連しない。
図６は本発明による半導体デバイスの別の実施例の断面であり、本例では抵抗体をバイポーラ回路又はバイＣＭＯＳ回路に一体的に形成する。この抵抗体の構成は第１実施例の抵抗体１の構成と同一であり、原理的に高濃度の不純物が添加された共通のｐ型領域を有する２個のバック対バックで接続されたツェナダイオードを具え、共通のｐ型領域に接続部５及び６を構成する一層高不純物濃度のｎ型領域１０及び１１を形成する。ｐ型領域４はｎ型の島状の表面領域３内に形成され、この島状表面領域３は横方向において酸化シリコンの絶縁領域４１により境界されると共にｐ型シリコン基盤４２上のｎ型エピタキシャル層により構成する。この図６は、ｎ型エミッタ４３、ｐ型のベース４４及びｎ型の埋込形成したコレクタ４５を有するバイポーラトランジスタを有する別の島状領域も示す。これらエミッタ、ベース及びコレクタには接続部ｅ，ｂ及びｃをそれぞれ形成し、一層高濃度の不純物が添加されたベースコンタクト領域４６をベース接続部ｂの区域に形成し、一層高濃度の不純物が添加されたコレクタコンタクト領域４７をコレクタ接続部ｃの区域に形成する。真（真性）ベースの不純物濃度は通常のように十分に高くしてベース抵抗を小さくするが、好ましくはエミッタ−ベース接合部でバンド−バンドトンネリングが生じないように低くする。この理由により、抵抗体のｐ型領域４は、好ましくは不純物濃度が１０¹⁹と１０²⁰原子／ｃｍ³の値を有するベースコンタクト領域４６と同時に形成する。
図７は図５の変形例の断面図である。図面を簡単にするため、図５で用いた部材と同一の部材には図７においても同一符号を用い、本例では抵抗体だけを図示する。図５との主な差異は、ｐ型ウェル５０が形成されているｎ型基板５０を用いることである。高濃度の不純物が添加されたｐ型領域３３及び３４は同様にｐ−ＭＯＳトランジスタのｐ型のソース／ドレイン領域と同時に形成し、本例ではウェル５０により導電的に相互接続する。接続部３９及び４０に接続している高不純物濃度のｎ型領域３５及び３６はｎ−ＭＯＳトランジスタのｎ型のソース／ドレイン領域と同時に形成する。図８は図１及び２の実施例の変形例を示し、この変形例は特に基板３とのクロストークが低減する利点を有する。尚、図８において図１及び図２で用いた部材と対応する部材には同一符号を用いる。本例のｐ型領域は基板とｐｎ接合を構成せず、埋込形成した酸化層５１により基板から分離する。酸化層５１は、基地の方法により形成でき、例えば酸素イオンのイオン注入により形成することができる。
本発明は上述した実施例に限定されず、本発明の範囲内において種々の変形や変更が可能である。例えば、導電型は上記実施例のもとは反対にすることができる。接続部５及び／又は６は金属トラック以外の方法により形成することができ、例えば半導体本体の不純物が添加された領域により形成することができる。

Claims (6)

1. 表面と隣接し、電圧を印加するための２個の接続部を有する抵抗素子が形成されている表面領域を有する半導体本体を具える半導体デバイスにおいて、
   前記表面領域に高濃度の不純物が添加された第２導電型の表面区域が形成され、該第２導電型の表面区域に高濃度の不純物が添加された２個の第１導電型の表面区域が形成され、
   前記各接続部が前記第１導電型の表面区域のそれぞれ１つに接続され、
   前記抵抗素子が相互に対向する向きに直列に接続した２個のダイオードを具え、これらの両方のダイオードが、前記第２導電型の表面区域と前記第１導電型の表面区域との間にｐｎ接合を有し、
   前記第１及び第２導電型の表面区域が少なくとも動作中に互い接続されると共に前記第２導電型の表面区域は電気的にフローティングにされ、前記ｐｎ接合が、Ｖ＝０Ｖ付近の電圧範囲で少なくともバンド−バンドトンネリングにより電流が流れるような不純物の濃度勾配を有することを特徴とする半導体デバイス。
2. 前記各ダイオードの第２導電型の表面区域の不純物濃度を、前記ｐｎ接合と隣接する側において少なくとも約１０19原子／ｃｍ3としたことを特徴とする請求項１に記載の半導体デバイス。
3. 前記第１導電型の２個の区域が少なくとも同一の表面積を有することを特徴とする請求項１又は２に記載の半導体デバイス。
4. 前記ダイオードの第２導電型の表面区域が、これらダイオードのための第２導電型の共通の表面区域を構成する連続する区域を形成することを特徴とする請求項１から３までのいずれか１項に記載の半導体デバイス。
5. 前記第２導電型の表面区域が互いにある距離を以て位置すると共にＭＯＳトランジスタのソース領域及びドレイン領域を構成し、このＭＯＳトランジスタが、前記第２導電型の表面区域間に位置するチャネル領域と、このチャネル領域の上側に位置し電気的に絶縁性の層によりチャネル領域から絶縁されたゲート電極とを有することを特徴とする請求項１から３までのいずれか１項に記載の半導体デバイス。
6. 前記抵抗体がＣＭＯＳ集積回路の一部を構成することを特徴とする請求項５に記載の半導体デバイス。

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