KR100459954B1 - 저항소자가마련되어있는반도체장치 - Google Patents

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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

집적 회로에서는, 예를 들면 1㎳ 내지 1s 의 RC 시간을 실현하기 위해, 예를 들면 기가옴 범위의 매우 높은 저항값이 필요할 수 있다. 이러한 저항값은, 공간 점유 면적이 너무 크기 때문에, 표준 IC 프로세스의 공지의 방법에 의해서는 사실상 실현될 수 없다. 또한, 공지의 실시예들은 일반적으로 온도에 매우 영향을 받는다. 따라서, 본 발명에 따르면, 백투백(back-to-back) 구조로 접속된 2 개의 제너 다이오드는 저항으로 사용된다. 각각의 제어 다이오드에 흐르는 전류는, 전압이 예를 들면 약 0.2V까지 너무 높지 않은 경우에, 밴드-밴드 터널링(band-band tunneling)에 의해 주로 결정된다. 이 전류는, 작은 표면 영역상에서 기가 범위의 저항이 용이하게 구현될 수 있도록 하는 값을 갖는다. 그 전류는 실리콘의 진성 물질의 특성에 의해 주로 결정되므로, 온도에 대한 의존성은 매우 작다. 저항은 또한 임의의 표준 CMOS 프로세스나 바이폴라 프로세스를 통해 제조될 수 있다.

Description

저항 소자가 마련되어 있는 반도체 장치{SEMICONDUCTOR DEVICE PROVIDED WITH A RESISTANCE ELEMENT}
본 발명은, 표면에 인접하며, 전압을 인가하기 위한 2 개의 접속부를 갖는 저항 소자가 형성되어 있는 표면 영역을 구비한 반도체 바디(semiconductor body)를 포함하는 반도체 장치에 관한 것이다.
확산되거나 이온 주입된 표면 구역에 의해 저항이 형성되고 상기 표면 구역에 접속부가 도전적으로 접속되는 집적 회로들은 일반적으로 공지되어 있다. 이러한 저항은, 만약 고저항값을 획득해야 한다면 공간을 매우 많이 차지한다. 따라서, 1 ms 또는 1 s 정도의 긴 RC 시간을 구현하기 위해서는, 예를 들면 1 기가옴(gigaohm) 정도의 저항이 필요하게 된다. 하지만, 표준 CMOS 프로세스에 있어서는, 상술한 방식으로는 이와 같은 크기의 저항을 구현할 수 없다. 또한, 이러한 저항은 온도에 상당한 영향을 받는다.
본 발명의 목적은 특히 비교적 작은 표면 면적에 의해 달성되는 고저항값을 갖는 집적회로에서 사용하기에 적합한 저항 소자를 제공하는 데 있다. 본 발명의 다른 목적은, 표준 IC 프로세스, 특히 표준 CMOS 프로세스를 통해 제조될 수 있는 상기와 같은 저항을 제공하는 데 있다. 본 발명의 또 다른 목적은, 확산되거나 이온이 주입된 저항보다 온도의 의존성이 적은 저항을 제공하는 데 있다. 본 발명에 따르면, 서두에서 기술한 종류의 반도체 장치는, 저항 소자가 서로 대향하는 방향으로 직렬로 접속된 2 개의 다이오드를 포함하되, 상기 2 개의 다이오드는 모두 표면 영역 내에 형성된 제 2 도전형의 강도핑된 표면 구역과, 상기 제 2 도전형의 강도핑된 표면 구역 내에 형성된 제 1 도전형의 강도핑된 표면 구역 사이에 pn 접합부를 가지며, 상기 표면 구역들은, 적어도 동작 중에는 서로 접속되어 전기적으로 플로팅(floating) 상태이며, pn 접합부는, V = 0 V 근방의 전압 범위에서의 전류가 적어도 밴드-밴드 터널링(band-band tunneling)에 의해 형성되도록 하는 농도를 갖는 것을 특징으로 한다. 저항의 양단에 전압이 인가되는 경우, pn 접합부들 중 하나는 역바이어스되고, 다른 하나는 순바이어스된다. 전체 저항값은 2 개의 pn 접합부들 양단의 저항값의 합에 의해 결정된다. 상기 제 1 접합부에 흐르는 전류는 다이오드내의 밴드-밴드 터널링에 의해 주로 형성된다. 순바이어스된 다이오드의 전류는, 다이오드 양단에 저전압이 걸리는 경우, 밴드-밴드 터널링에 의해서도 결정된다. 그 전압이 더욱 증가하면, 그 pn 접합부에 흐르는 통상의 확산 전류가 증가하여, pn 접합부에 흐르는 전류를 더욱 높은 전압에서 결정한다. 하지만, 저전압에서는 밴드-밴드 터널링이 우세하므로, 전류는 기가(giga) 범위의 저항값이 용이하게 구현될 수 있을 정도로 매우 작다. 밴드-밴드 터널링은 실질적으로 온도와는 무관하므로, 저항값은 온도에 매우 적은 정도밖에 영향을 받지 않는다. 또한, 다른 중요한 장점은, 저항이 대칭적(symmetrical)이라는 것, 즉 저항의 양단에 걸리는 전압이 반전으로 되었을 때도 그 특성이 변화하지 않는다는 것이다.
상술한 종류의 다이오드를 획득하기 위한 실시예는 각 다이오드에서 제 2 도전형의 표면 구역의 도핑 농도가 pn 접합부들에 인접한 곳에서 적어도 약 1019atoms/cm3 인 것에 특징이 있다. 도핑 프로파일의 적응 구조(adaptation)를 통해 전류-전압 특성을 다소간의 선형적으로 만드는 것이 가능하다. 전류-전압 특성이 V = 0에 대해 사실상 대칭적이어서 아무런 문제없이 전압이 두 방향으로 인가될 수 있는 장점을 가진 실시예는 다음과 같은 특징, 즉 제 1 도전형의 2 개의 구역들이 적어도 거의 동일한 표면 면적을 갖는 특징이 있다.
또 다른 실시예에서는 다음과 같은 특징, 즉 다이오드들의 제 2 도전형의 표면 구역들이, 다이오드들에 대한 제 2 도전형의 공통의 표면 구역을 구성하는 연속 구역(continuous zone)을 형성하는 특징이 있다. 표준 CMOS 프로세스로 용이하게 제조될 수 있는 특정 실시예에서는 다음과 같은 특징, 즉 제 1 도전형의 표면 구역들이 서로 일정 거리를 두고 위치하여, MOS 트랜지스터의 소스 및 드레인 구역을 형성하되, 이 MOS 트랜지스터는 상기 제 1 도전형의 표면 구역들 사이의 채널 영역과, 상기 채널 영역 위에 위치하며 상기 채널 영역으로부터 전기 절연층에 의해 절연되어 있는 게이트 전극을 갖는 특징을 가진다.
본 발명의 상기 및 그 밖의 특징은 몇몇 실시예를 참조로 하여 더욱 상세하게 설명될 것이다. 도면에 있어서,
도 1은 본 발명에 따른 반도체 장치의 평면도이다.
도 2는 도 1 에서 Ⅱ-Ⅱ선을 따라 절단한 단면도이다.
도 3은 표면을 횡단하는 방향의 저항의 도핑 프로파일을 도시한 도면이다.
도 4는 도 1 내지 도 3에 도시한 저항의 전류-전압 특성을 도시한 도면이다.
도 5는 본 발명에 따른 반도체 장치의 제 2 실시예의 단면도이다.
도 6은 본 발명에 따른 반도체 장치의 다른 실시예의 단면도이다.
도 7은 본 발명에 따른 반도체 장치의 또 다른 실시예의 단면도이다.
도 8은 본 발명에 따른 반도체 장치의 또 다른 실시예의 단면도이다.
도 1에 도시한 평면도 및 도 2에 도시한 단면도에 도시한 반도체 장치는 도면에 있어서 저항(1)만이 나타나 있는 집적 회로를 포함하고 있는 것으로 되어 있지만, 그 이외에도, CMOS 회로나 BiCMOS 회로 또는 바이폴라 회로를 형성할 수 있는 다수의 다른 회로 소자를 포함한다. 이러한 다른 회로 소자들은 그 자체로서 공지의 형태로 될 수 있기 때문에, 혹시 관련이 있지 않는 한, 그들을 도면에서는 도시하지 않았으며, 본 명세서에서 설명하지도 않을 것이다. 반도체 장치는 실리콘 등의 반도체 바디를 포함하는데, 도면에서는 표면 영역(3)만이 도시되어, 표면(2)에 인접하여 산화 실리콘 등의 절연층(7)으로 덮여져 있다. 표면 영역(3)은 약 1017 atoms/cm3 의 비교적 낮은 도핑 농도로, n 형의 제 1 도전형으로 되어 있다. 저항은 또한 그 양단에 전압을 인가하기 위한 2 개의 접속부들(5,6)을 포함한다. 이 접속부들은, 산화물층(7)상에 도포된 반도체 물질이나 금속의 도전체 트랙들에 의해, 본질적으로 공지의 방법으로 형성되며, 윈도우들(8,9)을 거쳐 반도체 바디에 접속된다. 본 발명에 따르면, 저항 소자는 서로 대향하는 방향으로 직렬로 접속된 2 개의 다이오드(10,4;11,4)를 포함하는데, 이 실시예에서는 애노드/캐소드 영역중 하나가 다이오드들의 공통 구역을 구성하는 연속 구역(4)에 의해 형성된다. 이 구역은, 이 실시예에서는 p 형인, 즉 제 2 도전형의 표면 구역(4)에 의해 형성되며, 이 구역(4)은 표면 영역(3)내에 마련되며, 예를 들면 1019atoms/cm3 와1020atoms/cm 3 사이 값의 비교적 높은 표면 농도를 갖는다. 본 발명에 따르면, p 형 구역(4)은 전기적으로 플로팅 상태, 즉 그 자체에, 분리된 도전 접속부(separate current-conducting connection)가 마련되어 있지 않은 상태에 있으며, 반면에, 접속부(5,6)는, p 형 구역(4) 내에 형성된 각각의 n 형 표면 영역(10,11)에 도전적으로 접속되어 있다. 구역(10,11)은 비교적 높은 도핑 농도를 가지며, 제각기 p 형 구역(4)과 함께 pn 접합부(12,13)를 형성하는데, 상기 pn 접합부는 pn 접합부를 통해 흐르는 전류가, 특히 제너 다이오드와 유사한 방식으로 V = 0V 정도의 전압 범위에서 반도체 물질의 밴드-밴드 터널링에 의해 적어도 결정되도록 한 농도 구배를 가지도록 되어 있다. 도 3에는, 도핑 프로파일이 도시되어 있으며, 여기서, 파라미터 d는 표면으로부터 측정한 반도체 바디(3)의 깊이를 나타내고 있다. 영역(3)의 도핑 농도는 예를 들면 1017atoms/cm3 과 같이 매우 작은 값을 갖는다. 이 농도는 도 3의 d의 함수로서 일정값을 갖지만, 이것이 필수적인 것은 아니며, 예를 들면, 영역(3)이 확산되거나 이온 주입된 웰(well)에 의해 형성되는 경우에는 d의 함수로서 이 농도가 변할 수 있다는 것은 명백할 것이다. p 형 구역은, pn 접합부(12)(또는 13)에 인접한 곳에서 1019 붕소 atoms/cm3 와 1020 붕소 atoms/cm 3 사이의 최대 도핑 농도를 갖는다. n 형 구역(10)은 보다 높은 도핑 농도를 갖고, 표면으로부터 약 0.15㎛ 깊이의 p 형 구역(4)과 함께 pn 접합부(12)를 형성한다.
동작 시에, 접속부(5,6)에는, 전기적 항복 현상(펀치-쓰루(punch-through), 애벌런치 항복 현상)이 발생할 때의 전압보다 낮은 전압이 인가된다. pn 접합부(12,13) 중 하나는 순바이어스될 것이고, 다른 하나는 역바이어스될 것이다. 이러한 형태의 다이오드에서의 전류는 순바이어스 방향에서보다 역바이어스 방향에서 더욱 강하므로, 적어도 저전압에서는, 다이오드 양단에 걸리는 전압의 대부분은 순방향에 있어서의 것일 것이다. 도 4는, 다이오드들이 각각 약 10㎛2 의 표면적을 갖는 실시예의 전류-전압 특성을 도시한 것이다. 구역들(10,11) 사이의 거리는 펀치-쓰루가 발생하지 않는 한 저항의 동작에 대해서는 중요시되지 않지만, 공간 점유의 관점에서 볼 때 가능한 한 작게 유지된다. 도면에서 명백한 바와 같이, 저항은 상당히 선형적(linear)이며, V = 0.1V일 때 약 60 기가옴(gigaohms)의 값을 갖는다. 저항이 차지하는 전체 표면 면적은, 높은 저항값에도 불구하고 매우 작다. 또한, 구역들(4,10,11)은 현존하는 IC 프로세스로 제조될 수 있다. 따라서, 예를 들면, p 형 구역(4)은 p 채널 트랜지스터의 소스 및 드레인 구역으로서 동시에 형성될 수 있고, n 형 구역들(10,11)도 CMOS 프로세스로 n 채널 트랜지스터의 소스 및 드레인 구역으로서 동시에 형성될 수 있다. 그 결과, 부가적인 프로세스 공정을 수반하는 일 없이, 표준 IC 프로세스로 매우 작은 표면적 상에서, 특히 기가옴의 범위의 매우 높은 저항값을 실현할 수 있다.
도 5는 저항의 다이오드의 p 형 구역(애노드)이, 반도체 바디의 개재된(interposed) 부분에 의해 서로 분리되어 있는 구역에 의해 형성되어 있는 실시예를 도시하고 있다. 이 실시예는 p 형 실리콘 바디(20)를 기반으로 하고 있는데, 그의 표면에는, 다수의 활성 영역(21,22,23)이 필드 산화물의 패턴(24)에 의해 규정되어 있다. 영역(22)에는 n 형 소스 구역(25), n 형 드레인 구역(26), 게이트 전극(27)을 구비하고 있는 n 채널 MOS 트랜지스터가 형성되어 있다. 활성 영역(23)은, p 형 구역(29,30)을 구비한 n 웰(28)을 포함하여, 절연 게이트(31)를 구비한 p 채널 MOS 트랜지스터의 소스 영역 및 드레인 구역을 형성한다. 본 발명에 따른 백투백 구조로 된(back-to-back) 제너 다이오드를 구비한 저항이 활성 영역(21) 내에 형성된다. 이를 위해, 이 활성 영역(21)에는 p-MOST의 n 웰(28)과 동시에 제조되는 n 웰(32)이 마련된다. p-MOST의 소스 및 드레인 구역(29,30)과 동시에, 제너 다이오드의 p 형 구역(애노드)(33,34)이 웰(32)내에 마련된다. 제너 다이오드의 캐소드를 형성하는 n 형 영역(35,36)은 n-MOST의 소스 및 드레인 구역과 동시에 p 형 구역(33,34)내에 형성된다. 저항은 p 채널 MOST로서 구성되는데, 이 p 채널 MOST에는, p 형 구역(33,34)이 채널 영역(37)에 의해 서로 분리된 소스 및 드레인 구역을 형성하고 있으며, 또한 게이트 전극(38)이 구비되어 있고, 구역들(33,34)을 상호 접속시키는 반전층이 동작 시에 채널 영역 내에 형성될 수 있도록 되어 있다. 이 실시예에 따라 저항을 제조하는 것은, 저항의 제조가 n 형 구역들(35,36) 및 p 형 구역들(33,34)에 대해 동일한 윈도우를 통해, 즉 게이트 전극(38)에 대해 자기 정합적으로 발생할 수 있다는 점에서, p-MOST의 제조와 사실상 동일하다. 그 결과, 저항의 크기는 트랜지스터의 크기와 동일한 크기로, 즉 매우 작게 될 수 있다. 접속부들(39,40)(도면에서는 도식적으로 나타냄) 사이의 저항값은 주로 2 개의 pn 접합부를 통한 저항값에 의해 결정되는데, 이 값이 너무 커서 구역들(33,34) 사이의 반전 채널의 저항값은 관련이 없다.
도 6은 본 발명에 따른 반도체 장치의 다른 실시예의 단면도로서, 여기서는 저항이 바이폴라나 BiCMOS 회로 내에 집적된다. 저항의 구조는, 기본적으로는 제 1 실시예에서의 저항(1)의 구조와 동일하여, 2 개의 더욱 강도핑된 n 형 구역(10,11)이 접속부(5,6)에 적합하게 마련되어 있는, 공통적으로 강도핑된 p 형 구역을 구비한, 백투백 구조로 된 제너 다이오드를 또한 포함하고 있다. p 형 구역(4)은 n 형의 아일랜드 형상의(island-shaped) 표면 영역(3) 내에 마련되는데, 이 영역(3)은, 산화 실리콘인 절연 영역(41)과 횡적으로 경계를 이루면서 p 형 실리콘 기판(42)상에서 n 형 에피택셜층으로부터 형성된다. 이 도면에서는 그 내부에 바이폴라 트랜지스터가 마련된 또 다른 아일랜드가 도시되어 있는데, 이 트랜지스터는 n 형 에미터(43), p 형 베이스(44), n 형 매립(buried) 콜렉터(45)를 포함하고 있다. 이 에미터, 베이스, 콜렉터에는 각각의 접속부 e, b, c 와, 베이스 접속부 b 의 영역에 마련된, 강도핑된 베이스 접촉 영역(46)과, 콜렉터 접속부 c 의 영역에 마련된, 강도핑된 콜렉터 접촉 영역(47)이 마련되어 있다. (진성)베이스의 도핑 농도는 낮은 베이스 저항을 얻기 위해 평소와 같이 충분히 높지만, 밴드-밴드 터널링이 에미터-베이스 접합부에서 방지되도록 (진성)베이스의 도핑 농도도 매우 낮은 것이 바람직하다. 이 때문에, 저항의 p 형 영역(4)에는 1019atoms/cm3과 1020atoms/cm3 사이의 농도값을 가진 베이스 접촉 영역(46)을 동시에 마련하는 것이 바람직하다.
도 7은 도 5의 변형된 단면도이다. 단순화하기 위해, 도 5와 동일한 참조 부호를 도 7의 대응하는 부분에도 사용하였으며, 여기서는 저항만을 도시하기로 한다. 도 5와의 주요한 차이점은, 여기에서는 n 형 기판(50)에 p 형 웰(51)이 마련되어 사용되는 점이다. 이 예에서는, 강도핑된 p 형 구역(33,34)도 p-MOS 트랜지스터의 p 형 소스/드레인 구역과 동시에 형성되고, 웰(51)에 의해 도전적으로 상호 접속된다. 접속부(39,40)에 접속된, 강도핑된 n 형 구역(35,36)은 n-MOS 트랜지스터의 n 형 소스/드레인 구역과 동시에 형성된다. 도 8은 도 1 및 도 2의 실시예의 변형을 도시한 것으로서, 특히 기판(3)과의 크로스토크(crosstalk)가 저감된다는 장점을 갖고 있다. 도 8에서는, 도 1 및 도 2의 대응하는 부분에 대한 참조 부호가 동일하게 사용되고 있다. 이 실시예에서의 p 형 구역은 기판(13)과 pn 접합을 형성하지 않지만, 매립 산화물층(51)에 의해 기판으로부터 분리되어 있다. 산화물층(51)은 산소 이온의 주입과 같은, 본질적으로 공지의 방법으로 얻어질 수 있다.
당업자라면, 본 발명이 상기 실시예에 한정되는 것이 아니라, 여러 변경 실시예가 가능하다는 것을 알 수 있을 것이다. 따라서, 예를 들면, 주어진 실시예에서 도전형을 반대로 할 수도 있다. 접속부(5 및/또는 6)는 반도체 바디 내에서 금속 트랙 이외의 방법, 예를 들면 도핑된 영역에 의해 형성될 수도 있다.

Claims (6)

  1. 표면과 인접하면서 그 양단에 전압을 인가하기 위한 2 개의 접속부를 갖는 저항 소자가 제공되어 있는 표면 영역을 갖는 반도체 바디(semiconductor body)를 포함하는 반도체 장치에 있어서,
    상기 저항 소자는 서로 대향하는 방향으로 직렬로 접속된 2 개의 다이오드를 포함하고,
    상기 2 개의 다이오드는 모두 상기 표면 영역 내에 형성된 제 2 도전형의 강도핑된 표면 구역과 상기 제 2 도전형의 강도핑된 표면 구역 내에 형성된 제 1 도전형의 강도핑된 표면 구역간에 pn 접합부를 가지며,
    상기 표면 구역들은 적어도 동작 중에는 서로 접속되어 전기적으로 플로팅(floating) 상태로 존재하고,
    상기 pn 접합부는 V = 0V 근방에서의 전압 범위에서 전류가 적어도 밴드-밴드 터널링(band-band tunneling)에 의해 형성되도록 하는 농도 구배를 갖는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 각 다이오드에서 상기 제 2 도전형 표면 구역의 도핑 농도는 상기 pn 접합부에 인접하는 부분에서 적어도 대략 1019atoms/cm3 인
    반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    2 개의 상기 제 1 도전형 구역들은 적어도 동일한 표면적을 갖는
    반도체 장치.
  4. 제 1 항에 있어서,
    상기 각 다이오드의 상기 제 2 도전형 표면 구역은 상기 각 다이오드에 대해 제 2 도전형 공통 표면 구역을 형성하는 연속 구역(a continuous zone)을 형성하는
    반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 도전형의 제 1 표면 구역들은 서로 떨어져서 위치하여 MOS 트랜지스터의 소스 구역 및 드레인 구역을 형성하며,
    상기 MOS 트랜지스터는 상기 소스 구역과 상기 드레인 구역 간의 채널 영역을 가지며 상기 채널 영역 상에 위치하면서 전기 절연층에 의해서 상기 채널 영역으로부터 절연된 게이트 전극을 갖는
    반도체 장치.
  6. 제 5 항에 있어서,
    상기 저항 소자는 CMOS 집적 회로의 일부분을 형성하는
    반도체 장치.
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