JP4140440B2 - 半導体装置の製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体プロセス、特に化合物半導体を主材料とする集積回路や単体デバイスの製造プロセスにおいては、レジスト等でパターニングした上で金属を堆積させ、レジスト上に堆積した金属をリフトオフ法により除去して、所望の電極や配線を得る、という方法が一般的である。Siを主体とする集積回路とは異なり、その集積度がさほど高くなく、かつ、これら化合物半導体集積回路やデバイスに第一義に求められる特性が高速動作にある場合には、集積回路やデバイスに流れる電流の許容値を大きくする必要がある。従って、電極や配線の材料として、マイグレーション特性に優れたAuを主成分とする金属を用いることとなる。電極や配線にAuを用いた場合には、Au自体の安定性が極めて高いため、反応性ドライエッチングを用いることが不可能であり、その配線、電極パターンの形成には、上記リフトオフ法を用いざるを得ない。
【0003】
リフトオフ法は以下の手順にて行われる。すなわち、レジストを半導体ウェハ全面にスピンコータにより均一な厚さで塗布する。ここで、通常採用されているレジストの厚さは1.0μm〜2.0μmである。レジスト塗布後、電極及び配線のパターンを有する露光マスクを用いてレジストを露光し、次いでこれを現像することにより、レジストに電極及び配線のパターンが形成される。その後、蒸着等の方法により半導体ウェハ上に所定の金属からなる金属膜を形成する。金属膜は、レジスト上及びレジストに形成されたパターン内に一様に形成される。金属膜の形成後に、有機溶剤等を用いてレジストを半導体ウェハ上から除去することにより、レジスト上に形成された余剰な金属膜をレジストとともに除去し、所望の電極及び配線を得る。
【0004】
ここで、金属膜の形成後に、レジストに形成されたパターン内に形成された金属膜と、レジスト上に形成された金属膜とが物理的に分離していない場合には、レジスト上に形成された金属膜を効果的に除去できないこととなる。この対策として、レジストにパターンを形成するときに該パターンの壁面を逆テーパ形状あるいは庇状にする方法や、もしくは多層レジストを用いる方法などが知られている(例えば、非特許文献1参照)。以下に、多層レジストを用いる方法について説明する。
【0005】
まず、半導体ウェハ全面にレジストを均一な厚さで塗布し、下層レジストを形成する。その後、下層レジスト上に、下層レジストとは異なる化学的性質を有する材料を塗布または成膜して中間層を形成する。このとき、一般的には、例えばSiO2、SiN等の無機材料を用いる。この材料の上に再度レジストを塗布し、上層レジストを形成する。上層レジストを形成した後、この上層レジストに対して電極及び配線のパターンの露光及び現像を行う。なお、この時点では、下層レジストには露光及び現像がなされず、下層レジストに一切のパターンは形成されていない。
【0006】
上記のようにして上層レジストに電極及び配線のパターンを形成した後、中間層を上層レジストのパターンに基づいて加工する。中間層がSiO2、SiN等の無機材料からなる場合には、パターンの加工寸法性に優れた反応性ドライエッチングを用いることが可能である。すなわち、フッ素系ガスをプラズマ化してこの中間層に照射し、中間層のSi等と反応させることにより、パターニングされた上層レジストと同様のパターンをこの中間層に対して形成することができる。中間層の加工は下層レジストが露出するまで行う。
【0007】
中間層を加工した後に下層レジストを加工する。下層レジストの加工には酸素を反応性ガスとするプラズマエッチングを用いることができる。すなわち、中間層の加工により下層レジストの表面が中間層のパターンに従って露出している。そこに、酸素ガスをプラズマ化して照射すると、酸素イオンや酸素ラジカルと下層レジスト中の有機物質とが反応して反応物質が生じ、これを下層レジストから脱離させることでエッチングが行われる。酸素プラズマは中間層のパターンに応じて照射されるので、下層レジストにも中間層のパターンが転写されることとなる。なお、上層レジストは、このプラズマエッチングによってほぼ全て除去される。
【0008】
このとき、酸素プラズマを用いたエッチングでは、エッチングがほぼ等方的に進行し、且つ酸素プラズマは中間層をほとんどエッチングしない。このため、下層レジスト及び中間層の2層で構成される最終的に得られるパターンは、中間層では上層レジストに対して形成されたパターンが反映された形状となり、下層では中間層のパターンに加えて等方的なエッチング加工が反映された形状となっている。すなわち、下層レジスト及び中間層の2層で構成されるパターンの断面形状は、中間層が一種の庇となって、下層レジストの庇下の部分が除去されたパターンが得られる。
【0009】
この断面庇状のパターンに対して金属膜を形成し、次いでリフトオフを行うことによって所望の形状の電極及び配線を得ることができる。
【0010】
【非特許文献1】
“GaAs LSI-Directed MESFET'S with Self-Alighed Implantation
for n+-Layer Technology(SAINT)”IEEE TRANSACTIONS ON ELECTRON
DEVICES、1982年 Vol.ED-29 No.11、p.1772−1777
【0011】
【発明が解決しようとする課題】
非特許文献1においては、上記した多層レジストを用いる方法を電界効果トランジスタのゲート電極形成に採用している。すなわち、イオン注入工程、反転ゲートパターン(将来ゲート電極が形成される領域の両脇にSiO2により形成されたパターン)形成工程、アニール工程を経た後、反転ゲートパターンの下層(SiN層)をエッチングして半導体基板を露出させ、そこにゲート電極を形成する。ゲート電極を形成する際に、上で説明した下層レジスト/中間層/上層レジストからなる多層レジストを用いることとなる。ここで、下層レジストの厚さは1.0μm程度あり、また、中間層の厚さは0.1μm〜0.2μm程度ある。一方、多層レジストに形成されるパターンの開口部の幅は、デバイス寸法が微細化されるに従って狭く形成されており、現状は0.5μm程度である。
【0012】
このように、多層レジストにおけるパターン開口部断面のアスペクト比(縦横比)は縦長になり、電極及び配線を形成する際のプロセス裕度を制限することとなってしまう。ここで、電極及び配線を形成する際には、ビーム指向性に優れた蒸着法により形成するのが一般的である。これに対し、スパッタ法はビーム指向性に劣るため、ここでは使用されない。蒸着法は、原料金属を溶融させ、その蒸気を飛着させることにより電極及び配線を形成する方法である。このとき、原料金属の蒸気の飛散経路は余弦の法則に従うとされており、原料源がたとえ点源であったとしても、半導体ウェハ表面の法線方向に対する金属蒸気の入射角がゼロではなくなる。すなわち、半導体ウェハの中心を原料源に正対させたときに、その半導体ウェハ上の中心以外の部分においては金属蒸気が斜め方向から多層レジストのパターン開口部へ入射することとなる。
【0013】
このように、金属蒸気が斜め方向から入射することにより、多層レジストのパターン開口部の底面に、金属蒸気が多層レジストに遮られて到達しない領域が生じることとなる。この現象は、特にパターン開口部のアスペクト比が縦長である場合に著しい。従って、電極及び配線が、所望の電極及び配線とは異なる位置、形状に形成されることとなる。
【0014】
例えば、電界効果トランジスタのゲート電極を上記の方法により形成しようとする場合に、所望のゲート電極とは異なる位置、形状にゲート電極が形成されることとなると、反転ゲートパターン上に形成されるゲート電極部分の広さが異なってくる。この反転ゲートパターン上のゲート電極部分は、反転ゲートパターン下に設けられた半導体層との間で平行平板型のコンデンサを形成することとなり、このコンデンサは電界効果トランジスタにとって寄生容量となる。反転ゲートパターン上のゲート電極部分が広ければ、この寄生容量値が増加することとなり、電界効果トランジスタの高速動作の阻害要因となる。
【0015】
さらに、多層レジストのパターン開口部に対する金属蒸気の入射角が大きくなってくると、ゲート電極で覆われるべき半導体基板の露出部分にも多層レジストにより金属蒸気が遮られる領域が生じることとなる。そして、その領域には金属膜が形成されないため半導体基板が露出したままとなる。半導体基板が露出した状態は、電界効果トランジスタの信頼性にとって好ましくない。
【0016】
本発明は、金属などの所定の原料の飛散経路がレジストのパターン開口部に対して入射角を有していても、この所定の原料を半導体ウェハ上の適正な位置に到達させることが可能な半導体装置の製造方法を提供することを目的とする。
【0017】
【課題を解決するための手段】
上記問題を解決するために、本発明による半導体装置の製造方法は、位置合わせマークが形成された半導体ウェハ上にレジストを塗布する第1の工程と、露光マスクと半導体ウェハとの相対位置を位置合わせマークを用いて調整し、レジストをステップアンドリピート法により露光する第2の工程と、原料源から所定の原料を飛散させ、半導体ウェハ上に該所定の原料を堆積させる第3の工程と、を少なくとも含む半導体装置の製造方法において、第2の工程の際に、(レジストの厚さ)×(ステップアンドリピート法による露光領域と半導体ウェハの中心部の距離)÷(半導体ウェハの中心部と原料源の距離)の値に基づき、露光マスクと半導体ウェハとの相対位置を露光領域毎にそれぞれオフセットさせて露光することを特徴とする。
【0018】
上記した半導体装置の製造方法では、露光領域と半導体ウェハの中心部との距離に応じて、露光マスクと半導体ウェハとの相対位置をオフセットさせている。従って、レジストに形成されるパターン開口部が、半導体ウェハ上における適正位置から所定距離だけずれて形成される。レジストのパターン開口部の位置を所定距離だけずらすことによって、斜め方向からパターン開口部へ入射する所定の原料がレジストに遮られることなくパターン開口部内の適正位置に到達することができる。すなわち、この半導体装置の製造方法によれば、所定の原料の飛散経路がレジストのパターン開口部に対して入射角を有していても、この所定の原料を半導体ウェハ上の適正位置に到達させることが可能となる。
【0019】
ここで、露光マスクと半導体ウェハとの相対位置をオフセットさせるとは、所定の原料を到達させるべき半導体ウェハ上の適正位置とレジストの露光位置とが一致するように設定された露光マスクと半導体ウェハとの相対位置に対して、所定方向に所定距離だけ該相対位置を変更することを意味している。
【0023】
【発明の実施の形態】
以下、図面とともに本発明による半導体装置の製造方法の好適な実施形態について説明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。また、図面の寸法比率は、説明のものと必ずしも一致していない。
【0024】
図1〜図7は、本発明による半導体装置の製造方法の一実施形態を示す断面図である。本実施形態では、半導体装置として例えば電界効果トランジスタを製造する方法を説明する。本実施形態では、まず、半導体ウェハ2を準備する。ここでは、半導体ウェハ2として例えば半絶縁性GaAs半導体基板が用いられる。
【0025】
(埋込層の形成工程)
図1(A)に示されるように、半導体ウェハ2には、p型埋込層21及びn型活性層22が形成されている。p型埋込層21および活性層22は、以下のように形成される。所定のマスク層を形成した後、活性層22を形成するためのn型ドーパント(Si+)の注入を行う。また、このマスク層を用いて、p型埋込層21を形成するためのp型ドーパント(Be+)の注入を行う。これらのイオン注入プロセスの結果、図1(A)に示す通り、半導体ウェハ2には、主にBeが添加されたp型埋込層21と、SiおよびBeが添加された活性層22とが形成される。p型埋込層21は、活性層22より深い。p型埋込層21の不純物濃度はn型活性層22の不純物濃度より高い。
【0026】
p型埋込層21および活性層22の注入条件は、例えば
加速電圧:30kV、注入量:3.4×1012cm-2
とするとよい。
【0027】
続いて、図1(A)に示されるように、p型埋込層21および活性層22を覆うように絶縁性シリコン化合物膜(例えば、SiN膜3)といった絶縁膜を半導体ウェハ2上に形成する。SiN膜3の厚さは、例えば80nm程度である。SiN膜3を形成する方法としては、例えばプラズマCVD法を用いる。
【0028】
(ソース領域及びドレイン領域の形成工程)
続いて、図1(B)に示されるように、SiN膜3上にレジストからなるマスク層51を形成する。マスク層51は開口部51aを有する。このマスク層51を用いて、SiN膜3を通してn型ドーパント(Si+)を半導体ウェハ2へイオン注入する。これによって、図1(B)に示されるように、ソース領域23sおよびドレイン領域23dが形成される。イオン注入の条件としては、例えば
Siイオン(Si+)の加速電圧:100kV
Siイオンのドーズ量:6.8×1013cm-2
の程度である。
【0029】
(中間領域の形成工程)
続いて、図1(C)に示されるように、マスク層51を除去した後、マスク層52を形成する。マスク層52は、図1(C)に示されるように、開口部52aを有する。このマスク層52を用いて、n型ドーパント(Si+)のイオン注入をSiN膜3を通して半導体ウェハ2に行う。こうして、図1(C)に示されるように、中間領域24s及び24dが形成される。中間領域24s及び24dの深さは、ソース領域23sおよびドレイン領域23dの深さより浅い。また、中間領域24s及び24dの不純物濃度は、ソース領域23sおよびドレイン領域23dの不純物濃度より低く、低濃度領域(後述)よりも高い。
【0030】
(低濃度領域の形成工程)
続いて、図2(A)に示すように、幅L3の開口部53aを有するマスク層53を形成する。このとき、例えば、プラズマによって生成された活性種を用いてマスク層52をエッチングすることによりマスク層53を形成する。マスク層53は、後の工程でゲート電極が形成される位置に形成されている。
【0031】
マスク層53を用いて、SiN膜3を通してn型ドーパント(Si+)を半導体ウェハ2にイオン注入する。こうして、図2(A)に示されるように、n型低濃度領域25s及び25dが形成される。中間領域24sは、ソース領域23sと低濃度領域25sとの間に位置しており、中間領域24dは、ドレイン領域23dと低濃度領域25dとの間に位置している。n型低濃度領域25s及び25dの深さは、中間領域24s及び24dの深さより浅い。低濃度領域25s、25dの濃度は、中間領域24s、24dの濃度より小さい。
【0032】
(反転ゲートパターンの形成工程)
続いて、図2(B)に示されるように、マスク層53およびSiN膜3上に、SiO2膜31といった絶縁性シリコン化合物膜を形成する。SiO2膜31は、スパッタ法により形成され、その厚さは例えば0.3マイクロメートル程度である。堆積されたSiO2膜を希フッ酸水溶液に浸すと、フッ酸によりSiO2膜31のうちマスク層53の側面に堆積した部分がエッチングされて、図2(C)に示す通り、マスク層53の側面が露出する。この後、マスク層53を有機溶剤で除去すると、図3(A)に示す通り、マスク層53上に堆積したSiO2膜31aが除去される。こうして、図3(A)に示されるように、ゲート電極形成位置に開口を有する、すなわち反転ゲートパターンを有するSiO2膜32が形成される。
【0033】
(活性化アニール工程)
続いて、図3(B)に示されるように、熱33を基板に与えて活性化アニールを行う。活性化アニールにより、イオン注入された不純物が半導体中において活性化される。
【0034】
(ソース電極及びドレイン電極の形成工程)
続いて、図3(C)に示されるように、SiN膜3およびSiO2膜32上にマスク層54を形成する。マスク層54は、例えばフォトレジストから構成され、ソース電極及びドレイン電極を形成する領域を露出する開口部54aを有する。マスク層54を用いて、SiO2膜32およびSiN膜3のうち開口部54aに対応する部分をエッチングにより除去する。これにより、図4(A)に示すように、ソース電極及びドレイン電極を形成する領域を露出する開口を有するSiO2膜32aおよびSiN膜3aが形成されるとともに、ソース領域23sおよびドレイン領域23dが露出される。
【0035】
続いて、図4(B)に示されるように、マスク層54を除去することなく、マスク層54及び半導体ウェハ2上に金属膜26を形成する。その後、マスク層54を除去すると、金属膜26のうちマスク層54上に堆積された部分が除去される。こうして、図4(C)に示されるように、ソース領域23s及びドレイン領域23dのそれぞれの上にソース電極27及びドレイン電極28が形成される。この後、熱処理を行うことにより、ソース電極27とソース領域23sとの間のオーミック接触、およびドレイン電極28とドレイン領域23dとの間のオーミック接触を形成する。
【0036】
(ゲート電極の形成工程)
続いて、ゲート電極を形成する工程を説明する。なお、以下に説明する方法では、いわゆるリフトオフ法を用いてゲート電極を形成する。まず、図5(A)に示されるように、ソース電極27、ドレイン電極28、SiN膜3aおよびSiO2膜32a上に下層レジスト55といったマスク層を形成する。下層レジスト55は、例えばレジストから構成されるが、下層レジスト55の材料はこれに限られるものではない。下層レジスト55の形成方法としては、例えば半導体ウェハ2上にレジストを滴下し、スピンコータを用いて半導体ウェハ2全面にスピン塗布するとよい。このとき、下層レジスト55の厚さを、SiO2膜32a及び後に形成するゲート電極をあわせた厚さよりも厚くする。具体的には、下層レジスト55の厚さを例えば1.0μmとするとよい。
【0037】
続いて、図5(B)に示されるように、下層レジスト55上に中間層56を形成する。中間層56は、例えばSiO2やSiNなどの無機材料から構成される。中間層56の形成方法としては、低温での形成を可能にするため、例えばスパッタ法を用いるとよい。このとき、中間層56の厚さを、例えば0.15μmとするとよい。
【0038】
続いて、図5(C)に示されるように、中間層56上に上層レジスト57を形成する。上層レジスト57は、例えば下層レジスト55と同様の材料から構成される。上層レジスト57の形成方法及び厚さは下層レジスト55の形成方法及び厚さと同様とするとよい。以上のように形成された下層レジスト55、中間層56、及び上層レジスト57を、まとめて多層レジスト59と称する。
【0039】
続いて、図6(A)に示されるように、上層レジスト57にパターン開口部57aを形成する工程について説明する。まず、上層レジスト57を露光する。このとき、露光には例えばステッパーを用い、レティクルといった露光マスクをステッパーにセットする。この露光マスクは、半導体ウェハ2に形成する複数の電界効果トランジスタのゲート電極のパターンを有している。そして、露光マスクの移動と約10mm角の露光ショットとを半導体ウェハ2全面において繰り返すステップアンドリピート方式により露光を行う。例えば半導体ウェハ2の直径が4インチの場合、その直径は約10cmであるので、半導体ウェハ2の直径上に9ショット(計9cm)露光することができる。なお、このとき、半導体ウェハ2の外縁近傍は結晶品質や製造プロセスの影響を強く受けているので使用しない。また、上記9ショットを、半導体ウェハ2の中心に1ショット、前後左右にそれぞれ4ショットとして順次露光する。露光位置精度については、半導体ウェハ上に形成された位置合わせマークと露光マスクとの相対位置を調整することにより、通常は±50nmの精度が確保される。
【0040】
ここで、位置合わせマークと露光マスクとの相対位置を調整する際に、上層レジスト57における露光領域と半導体ウェハ2の中心部との距離に応じて、露光マスクと半導体ウェハ2との相対位置をオフセットさせる。すなわち、半導体ウェハ2の中心部を露光するときには、露光マスクと位置合わせマークとの相対位置調整は本来の相対位置に対してずれのない設定で行う。そして、露光領域が半導体ウェハ2の中心部から遠くなるにしたがって、露光領域が本来の適正位置からずれるように露光マスクと位置合わせマークとの相対位置をオフセットさせる。このとき、オフセットさせる方向を半導体ウェハ2の径方向とし、また、上層レジスト57の露光領域が半導体ウェハ2上の適正位置に対し中心寄りとなるようにオフセットさせる。そして、露光マスクを用いて露光し、上層レジスト57の露光領域を除去することにより、図6(A)に示されるように、上層レジスト57のパターン開口部57aは、その中心C2がゲート電極の適正位置の中心C1から所定距離dだけずれて形成される。なお、所定距離dの決定方法については後述する。
【0041】
続いて、図6(B)に示されるように、中間層56にパターン開口部56aを形成する。パターン開口部56aの形成方法としては、例えば反応性イオンエッチングを用いるとよい。すなわち、フッ素系ガス(例えばCF4)といった反応性ガスをプラズマ化してこの中間層56のうち露出している部分に照射し、中間層56に含まれるSi等と反応させる。なお、このときの反応条件としては、例えば
CF4流量:30sccm(centimeter cubic per minute)
チャンバ内圧力:3.0Pa
電力条件:周波数13.56MHz、パワー80W
とするとよい。これにより、上層レジスト57のパターン開口部57aと同一のパターンを有するパターン開口部56aを中間層56に形成することができる。
【0042】
続いて、図6(C)に示されるように、下層レジスト55にパターン開口部55aを形成する。パターン開口部55aの形成方法としては、例えばプラズマエッチング法を用いるとよい。すなわち、O2といった反応性ガスをプラズマ化してこの下層レジスト55のうち露出している部分に照射すると、酸素イオンや酸素ラジカルと下層レジスト55中の有機物質とが反応して反応物質が生じる。そして、この反応物質を除去することにより、下層レジスト55のエッチングが行われる。このとき、下層レジスト55には等方性エッチングがなされるので、パターン開口部55aの幅は、図6(C)に示されるように中間層56のパターン開口部56aの幅よりも広く形成される。なお、下層レジスト55をエッチングする際に、上層レジスト57も同時にエッチングされて除去されるので、多層レジスト59は、中間層56及び下層レジスト55からなる多層レジスト59aとなる。また、このときの反応条件としては、例えば
チャンバ内圧力:20Pa
電力条件:周波数13.56MHz、パワー100W
とするとよい。
【0043】
続いて、図7(A)に示されるように、SiN膜3aのうち露出している部分をエッチングにより除去する。エッチング法としては、例えばプラズマエッチング法を用いるとよい。エッチングが終了すると、ゲート電極が形成される部分に活性層22が露出される。以上説明したように、上層レジスト57、中間層56、下層レジスト55、及びSiN膜3aに対する一連の加工により、多層レジスト59aにパターン開口部60が形成されるとともに、半導体ウェハ2の活性層22表面が露出することとなる。
【0044】
続いて、図7(B)に示されるように、活性層22の露出面上及びSiO2膜32a上にゲート電極29を形成する。ゲート電極29の形成は、金属粒子の発散角が小さい蒸着法により行うことが好ましい。ここで、図8は、ゲート電極29を蒸着法により形成するときの、原料源58a及び半導体ウェハ2の配置を示す側面断面図である。なお、図8に示す断面は、半導体ウェハ2の中心を通り、半導体ウェハ2表面の法線を含む断面である。図8を参照すると、半導体ウェハ2の表面には、トランジスタ形成予定部1aが径方向に9個並んで配置されている。そして、原料源58aは、半導体ウェハ2の中心に正対して配置されている。原料源58aは、所定の原料、例えばTi、Pt、Auといった金属からなる。本実施形態では、これらの金属を原料源58aとして順に用いる。
【0045】
溶融した原料源58aから金属粒子58が蒸発すると、この金属粒子58の一部は半導体ウェハ2表面に達する。このとき、金属粒子58の飛散経路は余弦の法則に従い、例えばトランジスタ形成予定部1bに到達する金属粒子58は、平均すれば図8の矢印Aのような経路をたどる。従って、この金属粒子58は、入射角θをもってトランジスタ形成予定部1bに到達することとなる。入射角θは、半導体ウェハ2と原料源58aとの間の距離h、及び半導体ウェハ2の中心からトランジスタ形成予定部1bの露光領域の中心までの距離xによって定まる。
【0046】
再び図7(B)を参照すると、原料源58aから蒸発した金属粒子58は、中間層56上に堆積するとともに、多層レジスト59aのパターン開口部60に入射する。このとき、多層レジスト59aのパターン開口部60は、その中心C2がゲート電極29の適正位置の中心C1よりも所定距離dだけ半導体ウェハ2の中心方向へずれて形成されているので、入射角θでもって斜め方向から入射した金属粒子58は、ちょうどゲート電極29の適正な形成位置へ到達することとなる。こうして、活性層22の露出面上及びSiO2膜32a上に金属粒子58が堆積することにより、ゲート電極29が適正な位置及び形状に形成される。ゲート電極29は、例えばTiを100nm、Ptを80nm、Auを300nmの厚さにそれぞれ連続的に堆積させて形成される。
【0047】
続いて、多層レジスト59aを除去する。多層レジスト59aの除去は、例えば有機溶剤を用いて下層レジスト55を除去することにより行うとよい。以上に説明した工程の結果、図9に示される電界効果トランジスタ1が完成する。
【0048】
ここで、前述した所定距離dの決定方法について説明する。いま、図8に示した原料源58aを点源と仮定し、半導体ウェハ2の直径が4インチであると仮定すると、半導体ウェハ2と原料源58aとの距離hを30cmとした場合には、半導体ウェハ2の外縁部分では金属粒子58の入射角θが約9.5度に達する。距離hを90cmとした場合でも入射角θは約3.2度である。ここで、下層レジスト55及び中間層56を合わせた多層レジスト59aの厚さは1.15μmなので、この厚さでもって形成されたパターン開口部60に対して金属粒子58が上記入射角θで入射すると、距離h=30cmの場合には0.19μm、距離h=90cmの場合には0.06μmだけパターン開口部60の底面に影の部分が生じる。また、露光位置に対してゲート電極29が0.19μmや0.06μmといった長さの分だけずれた位置に形成される。従って、ゲート電極29の位置ずれ方向とは反対の方向へ、ゲート電極29の位置ずれの距離だけ露光位置をあらかじめずらしておけば、ゲート電極29が適正位置に形成されることとなる。すなわち、ゲート電極29の位置がずれる距離を、図6(A)に示す所定距離dとするとよい。
【0049】
所定距離dの一例として、半導体ウェハ2外縁部における、距離h、入射角θ、及びこれらの数値から決定される所定距離dを表にまとめると以下のとおりである。
【表1】
Figure 0004140440
【0050】
また、図8を参照すると、半導体ウェハ2の中心部におけるトランジスタ形成予定部1aでは金属粒子58の入射角θはほぼゼロに等しく、半導体ウェハ2の中心部から遠いトランジスタ形成予定部1aほど金属粒子58の入射角θは大きくなる。従って、露光位置に対するゲート電極29の位置ずれは、半導体ウェハ2の中心部から遠いトランジスタ形成予定部1aほど大きくなる。ここでも、所定距離dをゲート電極29の位置ずれに応じて決定する。半導体ウェハ2中心からトランジスタ形成予定部1aの露光領域の中心までの距離xと所定距離dとの相関の一例を表にまとめると以下のとおりである。なお、以下の表は、半導体ウェハ2と原料源58aとの距離hを50cmとし、露光ショットを10mm角とした場合のものである。
【表2】
Figure 0004140440
【0051】
このように、半導体ウェハ2の中心部からトランジスタ形成予定部1aの露光領域の中心までの距離xに応じて所定距離dを設定する。そして、露光マスクと半導体ウェハ2との相対位置を所定距離dに基づいてオフセットさせ、ステッパーによる露光ショットを半導体ウェハ2中心から半導体ウェハ2周辺部に向かって順次行うことにより、半導体ウェハ2上の適正な位置にゲート電極29が形成される。
【0052】
露光マスクと半導体ウェハ2との相対位置をオフセットさせる際には、例えばステッパーに対してプログラムすることにより所望のオフセット量を与えることが可能である。すなわち、まず露光マスクと半導体ウェハ2との相対位置をオフセット値無しの状態で調整する。その後、半導体ウェハ2を、その合わせ位置から相対的に所定距離dに基づく量だけプログラム制御によりオフセットさせることによって、露光マスクと半導体ウェハ2との相対位置を好適にオフセットさせることができる。
【0053】
ここで、本実施形態による半導体装置の製造方法の一実施例について説明する。図10(A)は、従来の半導体装置の製造方法により形成されたゲート電極の写真である。また、図10(B)は、本実施形態による半導体装置の製造方法により形成されたゲート電極29の写真である。図10(A)及び図10(B)ともに、左側の写真は、半導体ウェハ2の中心部からオリエンテーションフラット(OF)側に最も離れたトランジスタのゲート電極を示している。また、中央の写真は、半導体ウェハ2の中心部のトランジスタのゲート電極を示している。また、右側の写真は、半導体ウェハ2の中心部からOFとは反対側に最も離れたトランジスタのゲート電極を示している。これらの写真は、半導体ウェハ2の上方から撮影したものである。
【0054】
図10(A)を参照すると、従来の方法でも、半導体ウェハ2の中心部のトランジスタのゲート電極は適正位置に形成されている。しかし、半導体ウェハ2の中心部から離れた位置のトランジスタのゲート電極は、いずれも半導体ウェハ2の中心部から離れる方向へずれた位置に形成されていることがわかる。一方、図10(B)を参照すると、本実施形態による方法では、半導体ウェハ2の中心部及び中心部から離れた位置のトランジスタのゲート電極29が、すべて適正位置に形成されていることがわかる。図10(B)ではゲート電極29がウェハ中心部から離れる方向へずれているように見えるが、レジスト開口部がウェハ中心方向へずれている結果、ゲート電極29は適正な位置に形成されている。
【0055】
以上、詳細に説明した本実施形態による半導体装置の製造方法は、以下の効果を有する。すなわち、上記した半導体装置の製造方法では、露光領域と半導体ウェハ2の中心部との距離に応じて、露光マスクと半導体ウェハ2との相対位置をオフセットさせている。従って、多層レジスト59aに形成されるパターン開口部60が、半導体ウェハ2上におけるゲート電極29の適正位置から所定距離dだけずれて形成される。このようにパターン開口部60の位置を所定距離dだけずらすことによって、入射角θでもって斜め方向から入射する金属粒子58が多層レジスト59aに遮られることなくパターン開口部60内の適正位置に到達することができる。
【0056】
ここで、図11は、従来の半導体装置の製造方法によるゲート電極70の形成工程を示す断面図である。この製造方法では、中間層71及び下層レジスト72の開口部73を、その中心がゲート電極70の適正位置の中心と一致するように形成している。すると、金属粒子74が斜め方向(入射角θ)から入射する場合、ゲート電極70は適正な位置からずれて形成されてしまう。また、図11に示されるように、開口部73の底面の一部が中間層71及び下層レジスト72によって遮られるため、ゲート電極70の形状も適正な形状とはならない恐れがある。
【0057】
これに対し、本実施形態による半導体装置の製造方法によれば、金属粒子58の飛散経路がパターン開口部60に対して入射角θを有していても、この金属粒子58を半導体ウェハ2上の適正な位置に到達させることが可能となるので、ゲート電極29を適正な位置に形成することができる。
【0058】
また、図9に示されるように、ゲート電極29は所定のゲート長(活性層22とゲート電極29とが接している部分の幅)に対して一定の余裕を見込んだ幅となるように、ゲート電極29の両端がSiO2膜32aに乗り上げた形で形成される。ゲート電極29のうちSiO2膜32aに乗り上げた部分は、電界効果トランジスタ1に対して寄生容量(浮遊容量)の効果をもたらすために、電界効果トランジスタ1の高速動作の妨げとなる。故に、可能な限りこの乗り上げ部分を小さくすることが望まれる。
【0059】
しかしながら、ゲート電極29の乗り上げ部分を無くし、ゲート電極29の幅が所定のゲート長と等しくなるように設定した場合、製造プロセスが本来有しているトレランスのために、活性層22においてゲート電極29に覆われずに露出する部分が生じやすくなる。すなわち、ゲート電極29の幅を所定のゲート長と等しく設定した場合には、全てのプロセストレランスをゼロにすることができた場合にのみ、ゲート電極29によって活性層22を完全に覆うことができるが、それは非常に困難である。活性層22の一部が露出した状態は、電界効果トランジスタ1の信頼性等の面で著しい不利を及ぼしてしまうので、ゲート電極29の幅は、プロセストレランスを見込んだ上でゲート長よりも広く設定しておく必要がある。従来は、このプロセストレランスには金属粒子58の入射角θに起因するゲート電極形成位置のずれも含まれており、入射角θを考慮してゲート電極29に例えば0.15μmの幅的余裕を持たせる設計が必要であった。
【0060】
通常、プロセストレランスを改善する際にはプロセス全体を見直さなければならず、その効果にくらべて作業量は極めて大きいものとなる。これに対し、本実施形態による半導体装置の製造方法によれば、他のプロセスを変更することなく、単にゲート電極29形成工程における露光工程を調整するのみでプロセストレランスを改善することができるために、改善効率が非常に高い。本方法を用いることにより、ゲート電極29におけるSiO2膜32a上の乗り上げ部分を、ステッパーにおける位置合わせマークと露光マスクとの相対位置の調整誤差(0.05μm)に応じて形成するのみで、活性層22をゲート電極29でもって完全に覆うことが可能となる。
【0061】
また、本実施形態による半導体装置の製造方法では、露光マスクと半導体ウェハ2との相対位置のオフセット量を、半導体ウェハ2の中心と露光領域の中心との距離x、及び半導体ウェハ2の中心と原料源58aとの距離hに基づいて定まる金属粒子58の入射角θと、中間層56及び下層レジスト55を合わせた多層レジスト59aの厚さとに基づいて決定している。パターン開口部60内における金属粒子58の到達位置は入射角θとパターン開口部60の深さ(すなわち多層レジスト59aの厚さ)によって求まるので、上記した方法によれば、金属粒子58を半導体ウェハ2上の適正位置へより正確に到達させることが可能となる。
【0062】
また、本実施形態による半導体装置の製造方法では、所定の原料として金属粒子58を用いている。これによって、金属からなる配線や電極などを半導体ウェハ2上の適正な位置に形成することができる。
【0063】
以上の実施形態は化合物半導体ウェハ上に形成される電界効果トランジスタを例に挙げて説明したが、本発明は他の電子デバイスを製造する際にも適用可能である。また、上記した実施形態では金属からなるゲート電極の形成に際し本発明による方法を用いているが、金属以外の原料を飛着させることにより所定の構成要素を形成する際にも本発明による方法を適用することができる。
【0064】
また、上記した実施形態においては、ゲート電極の長手方向が半導体ウェハの径方向と垂直である場合について主に説明した。本発明による方法は、半導体ウェハ上においてゲート電極の長手方向と半導体ウェハの径方向とが互いに一致するような箇所や、これらの方向が互いに斜めとなるような箇所においても適用可能である。
【0065】
また、本発明による半導体装置の製造方法は、半導体ウェハ径が大きくなった場合(Siを主体とする集積回路の製造プロセスでは直径10インチを超えるサイズの半導体ウェハも使用されている)、あるいは、プロセス装置の小型化が促進され、原料源から半導体ウェハまでの距離が短くなり、半導体ウェハ周辺部で原料源に対する見込み角が大きくなってくる場合に、特に有効な方法である。
【0066】
また、ゲート電極を形成する工程に限らず、一般の配線工程、特に化合物半導体においては、Siプロセスとは異なりAu系金属の配線材が使用されているため、SiプロセスのAlのように反応性ドライエッチングを採用することができず、上記実施形態において説明したリフトオフ法を用いるのが一般的である。そのような場合に、原料源に対して見込み角が大きいと、レジストのパターン開口部の底面に金属が到達しない領域が容易に生まれてしまう。本発明による半導体装置の製造方法は、その様な場合に特に効果的となる。
【0067】
【発明の効果】
本発明による半導体装置の製造方法によれば、金属などの所定の原料の飛散経路がレジストのパターン開口部に対して入射角を有していても、この所定の原料を半導体ウェハ上の適正な位置に到達させることが可能となる。
【図面の簡単な説明】
【図1】図1(A)〜図1(C)は、本発明による半導体装置の製造方法の一実施形態を示す断面図である。
【図2】図2(A)〜図2(C)は、本発明による半導体装置の製造方法の一実施形態を示す断面図である。
【図3】図3(A)〜図3(C)は、本発明による半導体装置の製造方法の一実施形態を示す断面図である。
【図4】図4(A)〜図4(C)は、本発明による半導体装置の製造方法の一実施形態を示す断面図である。
【図5】図5(A)〜図5(C)は、本発明による半導体装置の製造方法の一実施形態を示す断面図である。
【図6】図6(A)〜図6(C)は、本発明による半導体装置の製造方法の一実施形態を示す断面図である。
【図7】図7(A)及び図7(B)は、本発明による半導体装置の製造方法の一実施形態を示す断面図である。
【図8】図8は、ゲート電極を蒸着法により形成するときの、原料源及び半導体ウェハの配置を示す側面断面図である。
【図9】図9は、本実施形態により形成された電界効果トランジスタの断面図である。
【図10】図10(A)は、従来の半導体装置の製造方法により形成されたゲート電極の写真である。図10(B)は、本実施形態による半導体装置の製造方法により形成されたゲート電極の写真である。
【図11】図11は、従来の半導体装置の製造方法によるゲート電極の形成工程を示す断面図である。
【符号の説明】
1…電界効果トランジスタ、1a、1b…トランジスタ形成予定部、2…半導体ウェハ、3、3a…SiN膜、21…埋込層、22…活性層、23s…ソース領域、23d…ドレイン領域、24s、24d…中間領域、25s、25d…低濃度領域、26…金属膜、27…ソース電極、28…ドレイン電極、29…ゲート電極、31、31a、32、32a…SiO2膜、51…マスク層、51a〜54a…開口部、52〜54…マスク層、55…下層レジスト、55a〜57a、60…パターン開口部、56…中間層、57…上層レジスト、58a…原料源、58…金属粒子、59、59a…多層レジスト。

Claims (1)

  1. 位置合わせマークが形成された半導体ウェハ上にレジストを塗布する第1の工程と、
    露光マスクと前記半導体ウェハとの相対位置を前記位置合わせマークを用いて調整し、前記レジストをステップアンドリピート法により露光する第2の工程と、
    原料源から所定の原料を飛散させ、前記半導体ウェハ上に該所定の原料を堆積させる第3の工程と、
    を少なくとも含む半導体装置の製造方法において、
    前記第2の工程の際に、
    (前記レジストの厚さ)×(前記ステップアンドリピート法による露光領域と前記半導体ウェハの中心部の距離)÷(前記半導体ウェハの中心部と前記原料源の距離)
    の値に基づき、前記露光マスクと半導体ウェハとの相対位置を前記露光領域毎にそれぞれオフセットさせて露光することを特徴とする半導体装置の製造方法。
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