JP4137845B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4137845B2
JP4137845B2 JP2004160631A JP2004160631A JP4137845B2 JP 4137845 B2 JP4137845 B2 JP 4137845B2 JP 2004160631 A JP2004160631 A JP 2004160631A JP 2004160631 A JP2004160631 A JP 2004160631A JP 4137845 B2 JP4137845 B2 JP 4137845B2
Authority
JP
Japan
Prior art keywords
conductive layer
jetty
semiconductor device
substrate
electrode pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004160631A
Other languages
English (en)
Other versions
JP2005277365A (ja
Inventor
健一 加川
正巳 八壁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2004160631A priority Critical patent/JP4137845B2/ja
Priority to KR1020067002917A priority patent/KR100788779B1/ko
Priority to EP05719630A priority patent/EP1720201A4/en
Priority to US10/590,358 priority patent/US20070278650A1/en
Priority to PCT/JP2005/003302 priority patent/WO2005083765A1/ja
Priority to TW094106161A priority patent/TWI269437B/zh
Publication of JP2005277365A publication Critical patent/JP2005277365A/ja
Application granted granted Critical
Publication of JP4137845B2 publication Critical patent/JP4137845B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00865—Multistep processes for the separation of wafers into individual elements
    • B81C1/00896—Temporary protection during separation into individual elements
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
    • G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
    • G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
    • G01P15/0802—Details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
    • G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
    • G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
    • G01P15/125—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values by capacitive pick-up
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
    • G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
    • G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
    • G01P2015/0805—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration
    • G01P2015/0822—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass
    • G01P2015/0825—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass for one single degree of freedom of movement of the mass
    • G01P2015/0828—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass for one single degree of freedom of movement of the mass the mass being of the paddle type being suspended at one of its longitudinal ends
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)
  • Micromachines (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

この発明は半導体装置に関し、特に、ダイシングによって個々のチップに分割される半導体装置に関する。
図１３はアクチュエータ素子を示す図であり、（ａ）は平面図を示し、（ｂ）は（ａ）の線Ｂ−Ｂに沿う断面図である。
図１３において、アクチュエータ素子５０は、基板５１と、固定部５２と、導電層５３と、電極パッド５４，５５と含む積層構造である。導電層５３は、円板状に形成されており、固定部５２によって基板５１との間に間隙領域５７を形成するように片持ち梁の支持形態によって支持されている。導電層５３は入力される電極パッドに与えられる電気信号に応じて固定部５２を支点として上側あるいは下側に変位する。
図１３に示したアクチュエータ素子５０は、図１４に示すように基板５１であるシリコンウエハ１０３上に複数形成された後、各素子をダイシング技術により半導体チップに切断して分割し、その半導体チップにリードフレームを接続してパッケージ化される。ダイシング技術は、図１４に示す斜視図および図１５に示す断面図のように、ダイヤモンド粉末をまぶしたブレード１０１を高速回転させて洗浄水１０２を散布しながらシリコンウエハ１０３を切断することにより行われる。ところが、シリコンウエハ１０３を切断したときに切りくずなどの異物１０４が飛び散る。
アクチュエータ素子５０をチップ化するときに、上記異物１０４が導電層５３に付着すると素子の動作を阻害する問題があるため、異物１０４が導電層５３に付着するのを防止する必要がある。このために、ダイシング時の洗浄水１０２の水量を増加させることが有効であるが、洗浄水量を増加させると洗浄水１０２が導電層５３に物理的外力を与えることによる導電層５３の破損を引き起こすおそれがある。
そこで、図１６に示すように、各アクチュエータ素子５０の導電層５３上に表面保護のための保護テープ９を貼付け、保護テープ９によりアクチュエータ素子５０の表面を保護した上で、ダイシングが行われる。
しかし、導電層５３の形状により、隣接する素子間では上から見て間隔の狭い部分と広い部分とがあるため、保護テープ９の密着性のよい部分と悪い部分が生じる。また、間隔の広い部分と狭い部分とでは、ブレード１０１でダイシングしたときの保護テープ９への力の作用の仕方が異なる。このため、ダイシング時に保護テープ９の浮きや剥がれが生じる。その結果、保護テープ９の浮きや剥がれた部分から異物１０４を含んだ洗浄水１０２がアクチュエータ素子５０の内部に入り込んで、異物１０４が導電層５３に付着してしまったり、アクチュエータ素子５０の構造体破損が引き起こされてしまう。
特開平０６−３４７４７５号公報（特許文献１）には、加速度センサにおいて基板上に形成された固定部と可動部とをカバーで覆うことにより、基板のダイシング時に固定部および可動部内に塵，切りくず，水分などが混入，侵入するのを防止する方法について記載されている。
特開平０６−３４７４７５号公報（段落番号００６５、図７）
特許文献１に記載された加速度センサにおいて、固定電極はカバーで覆われているので、固定電極にワイヤボンディングすることができないため、信号入出力のための電極パッドはカバーより外側に設けられており、固定電極と電極パッドとは引出し電極によって接続されている。このため、カバーを設けることで固定電極や可動電極を保護することができても電極パッドは露出しているため、基板切断時に電極パッドに切り傷を与えて断線してしまうおそれがある。
また、電極パッドに塵，切りくずが付着すると抵抗値が高くなってしまいボンディングの障害になったり、信頼性が低下するおそれがある。さらに、電極パッドに水分が当たると金属が変質してボンディングの密着力が低下するなどの問題を生じることがある。
そこで、この発明の目的は、ダイシング時に保護テープが浮いたり剥がれることなく、安定してチップを切断できる半導体装置を提供することである。
また、この発明の他の目的は、切りくずなどの異物が入り込むことなく、構造体の破損を引き起こすことがない半導体装置を提供することである。
この発明は、ダイシングによって個々のチップに分割された半導体装置であって、ダイシングラインに沿う辺を有する基板と、基板上に形成された半導体素子と、半導体素子と辺との間に位置する基板上に形成された突堤部と、半導体素子上に形成されて突堤部の最外壁面よりも内側に形成される信号入出力のための入出力用電極パッドとを備える。
したがって、隣接する突堤部によって保護膜は安定に支持されので、ダイシングを行ってその部分を切断するときに、保護膜が剥がれたり浮き上がることがなく安定してチップを切断することができる。また、入出力用電極パッドが突堤部の最外壁面よりも内側に形成されているので、基板切断時に電極パッドに切り傷を与えて断線してしまうおそれがなく、入出力用電極パッドに塵，切りくずが付着するおそれも解消でき、入出力用電極パッドに水分が当たることによる金属の変質でボンディングの密着力が低下するのを防止できる。
好ましくは、突堤部は辺に対して平行に連続的に延びている。これにより、突堤部に沿って安定してダイシングを行うことができる。
好ましくは、突堤部は半導体素子の全周囲を取り囲むように形成されている。このような突堤部を設けることにより、ダイシングにより生じた異物が保護膜の下に入り込んでも、その異物が突堤部により阻止されるので、半導体素子内に侵入するのを防止できる。
好ましくは、半導体素子は絶縁層と、その上に形成される導電層とを含み、突堤部は絶縁層と、その上に形成される導電層とを含み、半導体素子の絶縁層と突堤部の絶縁層とは、同一プロセスで形成され、半導体素子の導電層と突堤部の導電層とは、同一プロセスで形成される。このように同一プロセスで形成できるので、新たなプロセスを必要とせず、突堤部を設けたことによるコストの上昇を抑えることができる。
好ましくは、入出力用電極パッドは半導体素子の導電層上に形成され、さらに突堤部の導電層上であってその最外壁面よりも内側に形成され、入出力用電極パッドに電気的に接続されて突堤部の導電層と半導体素子の導電層との電位差をゼロに近付ける突堤部用電極パッドを含む。
突堤部の導電層と半導体素子の導電層との電位差をゼロに近付けることで、両導電層間に生じる寄生容量による悪影響を防止できる。また、静電引力による影響を除くことが可能になる。
この発明の他の局面は、基板と、基板との間に間隙を形成するように固定部によって支持された構造体と、固定部によって支持されていない構造体の部分と、基板の外縁との間に位置する基板上に形成された突堤部とを備える。
異物の侵入通路となる基板と構造体との間の隙間部分に突堤部を設けることで、異物が侵入するのを抑制できる。
好ましくは、突堤部は構造体の全周囲を取り囲むように複数形成されている。これにより、異物がいずれの方向からも半導体素子内に侵入することがない。
好ましくは、構造体上に形成され、突堤部の最外壁面よりも内側に形成される信号入出力のための入出力用電極パッドを含む。入出力用電極パッドを突堤部の最外壁面よりも内側に設けることで、基板をダイシングする際に入出力用電極パッドが損傷するのを避けることができる。
好ましくは、突堤部は構造体を囲むようにその周りに複数設けられていて、入出力用電極パッドは複数の突堤部の最外壁を通る仮想外延よりも内側に設けられている。これにより、基板のダイシング時に突堤部の入出力電極用電極パッドの損傷を避けることができる。
好ましくは、構造体は固定部上に形成される導電層を含み、突堤部は絶縁層と、その上に形成される導電層とを含み、構造体の固定部と突堤部の絶縁層とは、同一プロセスで形成され、構造体の導電層と突堤部の導電層とは、同一プロセスで形成される。このように同一プロセスで形成できるので、新たなプロセスを必要とせず、突堤部を設けたことによるコストの上昇を抑えることができる。
入出力用電極パッドは構造体の導電層上に形成され、さらに突堤部の導電層上に形成され、入出力用電極パッドに電気的に接続されて突堤部の導電層と構造体の導電層との電位差をゼロに近付ける突堤部用電極パッドを含む。
突堤部の導電層と構造体の導電層との電位差をゼロに近付けることで、両導電層間に生じる寄生容量による悪影響を防止できる。
好ましくは、突堤部の導電層と構造体の導電層との電位差をゼロに近づける同電位手段を含む。両導電層間の電位差をゼロに近付けることで、両導電層間に生じる寄生容量はコンデンサとして機能しないので、寄生容量による悪影響を防止できる。
好ましくは、入出力用電極パッドと突堤部用電極パッドとの間に接続され、構造体と基板との間のインピーダンス変化を検出する容量型センサ検出手段を含む。構造体と基板との間のインピーダンス変化を検出することで半導体装置を容量検出型センサとして用いることができる。
好ましくは、突堤部よりも内側の領域上部は、開口されている。突堤部が設けられていても内側の領域上部が開口されているので、各電極パッドへのワイヤボンディングが可能になる。
図１はこの発明の第１の実施形態における半導体装置を示す平面図であり、図２は図１の線Ａ−Ａに沿う断面図である。
図１において、半導体装置を構成するアクチュエータ素子５０は、基板５１と、固定部５２と、構造体としての導電層５３と、信号入出力用の電極パッド５４，５５と、突堤部５６とを含む積層構造である。導電層５３は、円板状に形成されており、固定部５２によって基板５１との間に間隙領域５７を形成するように片持ち梁の支持形態によって支持されている。導電層５３は電極パッド５４，５５に与えられる電気信号に応じて固定部５２を支点として上側あるいは下側に変位する。なお、導電層５３に代えて、構造体としての絶縁層または半導体層を用いてもよい。
基板５１はダイシングラインに沿う４つの辺を有する矩形状に形成されており、アクチュエータ素子５０の周囲を囲むように突堤部５６が、アクチュエータ素子５０と基板５１の各辺との間に位置するように形成されている。突堤部５６は４つの辺を有する矩形状であり、それぞれの辺が基板５１の各辺に対して平行に連続的に延びている。また、突堤部５６の高さは、導電層５３の上面より高くなるように形成されている。導電層５３上には電極パッド５４が形成されており、基板５１上には電極パッド５５が形成されている。より好ましくは、突堤部５６はアクチュエータ素子５０の全周囲を囲むのが好ましい。
このため、電極パッド５４，５５はいずれも突堤部５６内に形成されている。ダイシング後に電極パッド５４，５５にはワイヤボンディングがされるが、このために突堤部５６には蓋が設けられておらず、開口されている。
なお、突堤部５６は固定部５２を製造するときに同一材料および同一プロセスで形成することができる。
図３は図１に示したアクチュエータ素子５０が複数形成されたシリコンウエハ６０をダイシングする状態を模式的に示す断面図である。シリコンウエハ６０上には、図１で説明した積層構造を有する複数のアクチュエータ素子５０が形成されており、突堤部５６上には保護テープ９が密着して貼り付けられている。そして、隣接するアクチュエータ素子５０の突堤部５６，５６間でガイドされるごとくブレード１０１により基板５１の辺に沿ってシリコンウエハ６０がダイシングされて、半導体チップごとに切断される。
各アクチュエータ素子５０間における突堤部５６，５６の間隔を等しくでき段差部がなくなるので、ダイシングラインに沿ってブレード１０１でダイシングを行ったときに保護テープ９に作用する力を均一にできる。これにより、保護テープ９の浮きや剥がれが生じることがない。しかも、保護テープ９の切断部分から異物１０４を含んだ洗浄水が下部に漏れても隣接する突堤部５６，５６の間に留まるので、アクチュエータ素子５０の内部に異物１０４が入り込むことがなく、アクチュエータ素子５０の構造体破損が引き起こされてしまうのを防止できる。
さらに、全ての電極パッド５４，５５は突堤部５６の最外壁面より内側に位置しているため、ダイシング時にブレード１０１によって傷つけられて破損するおそれがなくなる。また、突堤部５６上に保護テープ９が張られるので、突堤部５６内の電極パッド５４，５５に塵，切りくずが付着することがない。その結果、電極パッド５４，５５に塵，切りくずが付着して抵抗値が高くなってしまってボンディングの障害になったり、信頼性が低下するおそれがなく、電極パッド５４，５５に水分が当たって金属が変質してボンディングの密着力が低下するなどの問題を生じることがない。
また、最終的に保護テープを除去するため、突堤部５６よりも内側の領域はその上部に蓋が設けられておらず、開口されているのでダイシング後に、電極パッド５４，５５にワイヤボンディングするのに障害になることはない。
なお、図１に示した実施形態では、アクチュエータ素子５０の周囲を囲むように矩形の突堤部５６を形成したが、これに限ることなく、導電層５３の固定部５２によって支持されていない部分と基板５１の外縁との間に位置する基板上に突堤部５６を形成してもよい。すなわち、固定部５２自体は異物１０４の侵入を阻止できるので、固定部５２によって支持されていない、それ以外の部分から異物１０４が侵入しないように突堤部５６を形成してもよい。
図４はこの発明の第２の実施形態における半導体装置の平面図である。図４に示した実施形態では、アクチュエータ素子５０の全ての周囲を囲むことなく、基板１の４つの辺に平行であり、かつ独立した４つの突堤部１２１をアクチュエータ素子５０と各辺との間に形成したものである。
このように、アクチュエータ素子５０の全ての周囲を囲むことなく、突堤部１２１を基板１の各辺に平行に形成に形成するだけでも、突堤部１２１により図３に示した保護テープ９の密着性を向上でき、ブレード１０１でシリコンウエハをダイシングする際に保護テープ９に作用する力を均一にできる。さらに、保護テープを貼る際にアクチュエータ素子５０にかかる負担を軽減できる。
また、この実施形態においても電極パッド５４，５５は、突堤部１２１よりも内側に設けられているので、ダイシング時にブレード１０１によって電極パッド５４，５５が傷つけられて破損するおそれがなく、異物１０４が付着することもない。
図５はこの発明の第３の実施形態における半導体装置の平面図である。この図５に示した第３の実施形態では、突堤部１２２を円筒状に形成してアクチュエータ素子５０の全周囲及び電極パッド５４，５５を囲むようにしたものである。これにより、図３に示した保護テープ９の切断部が下に垂れ下がって、保護テープ９の切断部分から異物１０４を含んだ洗浄水が下部に漏れても隣接する突堤部１２２，１２２の間に留まるので、アクチュエータ素子５０の内部に異物１０４が入り込むことがない。
したがって、保護能力の低下によるアクチュエータ素子５０の構造体破損が引き起こされてしまうのを防止できる。また、電極パッド５４，５５を損傷したり異物１０４が付着することもない。
なお、図１に示した四角形状の突堤部５６や図５に示した円筒状の突堤部１２２に限らず、これらの形状を変形させてもよい。要するに、アクチュエータ素子５０の周囲を囲む形状であればどのような形状でもよい。
図６はこの発明の第４の実施形態における半導体装置の平面図である。図５に示した実施形態では、アクチュエータ素子５０及び電極パッド５４，５５の周囲を囲むように突堤部１２２を形成したのに対して、図６に示した実施形態では、基板５１上の２箇所に固定部５２を設け、これらの固定部５２により導電層５７を支持するものである。固定部５２，５２のそれぞれの間に設けられている隙間部分から異物が入らないように、その隙間部分の狭い側の幅ｄ１よりも長いｄ２の長さを有する突堤部１２３をアクチュエータ素子５０ａと基板５１の外縁との間に設ける。突堤部１２４は幅ｄ１の隙間部分を除く広い隙間部分を囲むようにコ字状に形成される。
このように固定部５２間に形成される隙間部分に対向して突堤部１２３、１２４を設けることで、アクチュエータ素子５０ａの基板５１と導電層５７との間の間隙領域に異物１０４が入り込むのを阻止することができる。
図７はこの発明の第５の実施形態における半導体装置の平面図である。この実施形態は、図６に示した突堤部１２３に代えて短い円弧状に形成された突堤部１２５と、長い円弧状に形成された突堤部１２６を固定部５２間で形成される隙間部分に対向して配置したものである。このような突堤部１２５，１２６を設けることによっても、アクチュエータ素子５０ａの間隙領域に異物１０４が入り込むのを阻止することができる。
図８はこの発明の第６の実施形態における半導体装置の平面図である。この実施形態では、固定部５２，５２間で形成される隙間部分に対向して、隙間部分の幅ｄ１よりもその長さが短く形成された突堤部１２７を各隙間部分に対向して近接して複数部配置したものである。突堤部１２７の長さが隙間部分の長さｄ１よりも短いが、隙間部分に近接して配置されているので、異物１０４がアクチュエータ素子５０の間隙領域に入り込むのを阻止することができる。
なお、図８において、導電層５７上に形成されている電極パッド５４と基板５１上に形成されている電極パッド５５は、いずれも突堤部１２７の最外壁面を通る仮想外延ＰＬよりも内側に設けられている。このように、電極パッド５４，５５は突堤部５６の外壁面より内側に位置しているため、ダイシング時にブレード１０１によって傷つけられて破損するおそれがなくなる。
図９はこの発明の第７の実施形態における半導体装置の断面図である。
前述の図１に示した半導体装置において、突堤部５６を形成したことにより、突堤部５６と、これに対向する構造体である導電層５３の側面との間で寄生容量Ｃｉが発生し、アクチュエータ素子として動作させたとき寄生容量Ｃｉにより動作が遅延してしまうおそれがある。
そこで、図９に示した実施形態では、半導体装置をアクチュエータとして使用する際の寄生容量Ｃｉによる動作の遅延を防止する。この例においては突堤部７０として、絶縁層７１と導電層７２との積層構造で形成するとともに、導電層７２上であって突堤部７０の最外壁面より内側に突堤部用の電極パッド７３を形成し、構造体である導電層５３上に形成されている電極パッド５４と突堤部７０の電極パッド７３とを同電位手段としての導線７４で接続して、導電層５３と７２とを同電位にして両者の電位差をゼロに近付けるものである。
このように導電層５３と７２とを同電位にすることで、突堤部７０の導電層７２と、これに対向する導電層５３の側面との間で生じる寄生容量Ｃｉはコンデンサとして機能しないので、動作遅延などの悪影響を排除できる。
また、突堤部７０上に形成された電極パッド７３は、突堤部７０の外壁面よりも内側に設けられており、基板５１にはその上に図３に示した保護テープ９が密着して貼り付けられるので、基板５１のダイシング時に電極パッド７３が損傷するおそれを解消できる。
図１０はこの発明の第８の実施形態における半導体装置の断面図である。
図１に示した半導体装置を容量検出型センサとして用いる場合は、突堤部５６と、これに対向する導電層５３の側面との間で生じる寄生容量Ｃｉと、導電層５３と基板５１との間に生じる容量Ｃおよび容量変化ΔＣとの和が並列に接続されたものとなる。寄生容量Ｃｉはコンデンサとして作用し、この寄生容量Ｃｉにより感度を低下させるとともに入力換算ノイズレベルを悪化させる要因になる。
そこで、この実施形態は、容量型検出センサとして用いる場合に寄生容量Ｃｉによる悪影響を除外する。図９と同様にして、突堤部７０として、絶縁層７１と導電層７２との積層構造で形成するとともに、導電層７２上であって突堤部７０の外壁面よりも内側に電極パッド７３を形成し、導電層５３上に形成されている電極パッド５４と電極パッド７３との間に容量型センサ検出回路７５を接続する。容量型センサ検出回路７５は、オペアンプの一方の入力端を導電層５３の電極パッド５４に接続し、オペアンプの他方の入力端を出力端に接続したボルテージフォロワ回路で構成したものである。ボルテージフォロワ回路の出力端は、突堤部７０の電極パッド７３に接続されるとともに出力端子７６に接続される。基板５１上の電極パッド５５には図示しないがバイアス電圧が供給される。
ボルテージフォロワ回路は、ゲインが１であるため、導電層５３と７２とを等価的にほぼ同じ電位にして両者間の電位差をゼロに近付けることができる。その結果、寄生容量Ｃｉによる検出容量への影響を見かけ上なくすことができるので、容量型センサ検出回路７５は、導電層５３と基板５１との間に生じる容量Ｃおよび容量変化ΔＣの和のみを検出できるので、感度を向上できるとともに入力換算ノイズレベルを低減できる。
なお、容量型センサ回路７５としてボルテージフォロワ回路に限ることなく、導電層５３と７２とがほぼ同電位になるように設定できる回路であれば、他の回路を用いてもよい。
なお、図９及び図１０に示した実施形態は、図１に示した半導体装置のみならず、図４〜図８に示した半導体装置に適用してもよい。
図１１はこの発明の第９の実施形態における半導体装置の平面図である。この実施形態は、突堤部７０の導電層７２と、円板状の導電層５３とを一体化して構成したものである。このように導電層５３と７２とを一体化することで図９に示した導線７４を不要にできる。
図１２は図９及び図１０に示した半導体装置の製造プロセスを連続的に示す図である。まず、図１２（ａ）に示す基板２０１が用意され、図１２（ｂ）に示すように基板２０１上に絶縁層２０２が形成され、図１２（ｃ）に示すように絶縁層２０２上に導電層２０３が形成される。この導電層２０３により図９及び図１０に示した構造体である導電層５３と突堤部７０の導電層７２とが形成される。導電層２０３に対してフォトレジストを塗布し、フォトリソグラフィの技術によって不要な部分を除去してレジストパターンを形成し、レジストパターンをマスクとして、エッチングすることにより図１２（ｄ）に示すような導電層５３と突堤部７０の導電層７２とが形成される。図１２（ｅ）に示すように絶縁層２０２に対して所望のエッチングを行うことにより、導電層５３と基板２０１との間に間隙領域５７が形成され、このエッチングの後に導電層５３の一部の外周部に残留する絶縁層２０２によって固定部５２と、導電層５３を囲むように突堤部７０の絶縁層７１とが形成される。なお、基板２０１は図９及び図１０に示した基板５１となる。
上述のごとく、突堤部７０の導電層７２は導電層５３と同じ材料及び同じプロセスで形成でき、突堤部７０の絶縁層７１も固定部５２と同じ材料及び同じプロセスで形成できる。これにより、突堤部７０を形成するために新たな材料を用いる必要がなく、プロセスも追加する必要がないので、積層構造の突堤部７０を設けたことによってコストを上昇させることがない。
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示された実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
この発明に係る半導体装置は、基板と導電層との間の間隙領域に異物が入り込むのを阻止しながらダイシングにより半導体チップを形成できるので、素子の構造体破損が引き起こされることがなく、アクチュエータ素子や容量検出型センサに有効に利用される。
この発明の第１の実施形態における半導体装置を示す平面図である。 図１の線Ａ−Ａに沿う断面図である。 図１に示した半導体装置が複数形成されたシリコンウエハをダイシングする状態を示す断面図である。 この発明の第２の実施形態における半導体装置の平面図である。 この発明の第３の実施形態における半導体装置の平面図である。 この発明の第４の実施形態における半導体装置の平面図である。 この発明の第５の実施形態における半導体装置の平面図である。 この発明の第６の実施形態における半導体装置の平面図である。 この発明の第７の実施形態における半導体装置の断面図である。 この発明の第８の実施形態における半導体装置の断面図である。 この発明の第９の実施形態における半導体装置の平面図である。 図９及び図１０に示した半導体装置の製造プロセスを連続的に示す図である。 従来のアクチュエータ素子を示す図である。 従来のダイシング工程を示す図である。 従来のダイシング工程でシリコンウエハをダイシングする工程を示す断面図である。 保護テープで素子表面を覆った状態でダイシングする工程を示す断面図である。
符号の説明
５０，５０ａ アクチュエータ素子、５１，２０１ 基板、５２ 固定部、５３，７２，２０３ 導電層、５４，５５，７３ 電極パッド、５７ 間隙領域、９ 保護テープ、５６，７０，１２１〜１２７ 突堤部、６０ シリコンウエハ、７１，２０２ 絶縁層、７４ 導線、７５ 容量型センサ検出回路、７６ 出力端子、１０１ ブレード、１０４ 異物。

Claims (4)

  1. ダイシングによって個々のチップに分割された半導体装置であって、
    ダイシングラインに沿う辺を有する基板と、
    絶縁層と、前記絶縁層上に形成される導電層を含んで前記基板上に形成される半導体素子と、
    絶縁層と、前記絶縁層上に形成される導電層を含んで前記半導体素子と前記辺との間に位置する前記基板上に形成され、前記半導体素子の周囲を取り囲み、前記ダイシング時にその上に保護テープが密着して貼り付けられる突堤部と、
    前記半導体素子の導電層上に形成され、前記突堤部の最外壁面よりも内側に形成される信号入出力のための入出力用電極パッドと、
    前記突堤部の導電層上であってその最外壁面よりも内側に形成され、前記入出力用電極パッドに電気的に接続されて前記突堤部の導電層と前記半導体素子の導電層との電位差をゼロに近付ける突堤部用電極パッドとを備える、半導体装置。
  2. さらに、前記突堤部の導電層と前記半導体素子の導電層との電位差をゼロに近付ける同電位手段を含む、請求項１に記載の半導体装置。
  3. さらに、前記入出力用電極パッドに接続され、前記半導体素子の導電層と前記基板との間のインピーダンスの変化を検出するインピーダンス検出手段を含む、請求項１または２に記載の半導体装置。
  4. 前記突堤部よりも内側の領域の上部は開口されている、請求項１から３のいずれかに記載の半導体装置。
JP2004160631A 2004-02-27 2004-05-31 半導体装置 Expired - Fee Related JP4137845B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2004160631A JP4137845B2 (ja) 2004-02-27 2004-05-31 半導体装置
KR1020067002917A KR100788779B1 (ko) 2004-02-27 2005-02-28 반도체 장치
EP05719630A EP1720201A4 (en) 2004-02-27 2005-02-28 SEMICONDUCTOR DEVICE
US10/590,358 US20070278650A1 (en) 2004-02-27 2005-02-28 Semiconductor Device
PCT/JP2005/003302 WO2005083765A1 (ja) 2004-02-27 2005-02-28 半導体装置
TW094106161A TWI269437B (en) 2004-02-27 2005-03-01 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004054711 2004-02-27
JP2004160631A JP4137845B2 (ja) 2004-02-27 2004-05-31 半導体装置

Publications (2)

Publication Number Publication Date
JP2005277365A JP2005277365A (ja) 2005-10-06
JP4137845B2 true JP4137845B2 (ja) 2008-08-20

Family

ID=34914459

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004160631A Expired - Fee Related JP4137845B2 (ja) 2004-02-27 2004-05-31 半導体装置

Country Status (6)

Country Link
US (1) US20070278650A1 (ja)
EP (1) EP1720201A4 (ja)
JP (1) JP4137845B2 (ja)
KR (1) KR100788779B1 (ja)
TW (1) TWI269437B (ja)
WO (1) WO2005083765A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006297543A (ja) * 2005-04-20 2006-11-02 Sumitomo Precision Prod Co Ltd Ｍｅｍｓデバイス及びその製造方法
JP2007283470A (ja) * 2006-04-20 2007-11-01 Toyota Motor Corp 半導体素子及び半導体素子の製造方法
WO2007131796A2 (de) * 2006-05-17 2007-11-22 Microgan Gmbh Mikromechanische aktoren aus halbleiterverbindungen auf basis von nitriden von hauptgruppe-iii-elementen
JPWO2010086952A1 (ja) * 2009-01-30 2012-07-26 パナソニック株式会社 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06347475A (ja) * 1993-06-08 1994-12-22 Murata Mfg Co Ltd 加速度センサおよびその製造方法
US6953977B2 (en) * 2000-02-08 2005-10-11 Boston Microsystems, Inc. Micromechanical piezoelectric device
JP4258105B2 (ja) * 2000-06-27 2009-04-30 株式会社デンソー 半導体装置の製造方法
ITMI20022769A1 (it) * 2002-12-24 2004-06-25 St Microelectronics Srl Metodo per realizzare un interruttore

Also Published As

Publication number Publication date
KR20060055540A (ko) 2006-05-23
EP1720201A4 (en) 2008-05-07
EP1720201A1 (en) 2006-11-08
TW200603399A (en) 2006-01-16
KR100788779B1 (ko) 2008-01-02
WO2005083765A1 (ja) 2005-09-09
TWI269437B (en) 2006-12-21
JP2005277365A (ja) 2005-10-06
US20070278650A1 (en) 2007-12-06

Similar Documents

Publication Publication Date Title
US6215123B1 (en) Forming contacts on semiconductor substrates, radiation detectors and imaging devices
JP4947220B2 (ja) 音響センサ及びマイクロフォン
JP5861497B2 (ja) センサ装置
WO2005083764A1 (ja) 半導体装置の製造方法および半導体装置
KR20110124702A (ko) 음향 센서 및 그 제조 방법
US6410922B1 (en) Forming contacts on semiconductor substrates for radiation detectors and imaging devices
JP5818946B2 (ja) 弾性波装置
KR100788779B1 (ko) 반도체 장치
RU2220476C2 (ru) Электронный компонент и применение содержащейся в нем защитной структуры
CN100442446C (zh) 半导体装置
JP4208172B2 (ja) フォトダイオードおよびそれを用いた回路内蔵受光素子
SE511826C2 (sv) Dikesisolering
US7875954B2 (en) Semiconductor chip
US20020158207A1 (en) Forming contacts on semiconductor substrates for radiation detectors and imaging devices
CN216288383U (zh) 一种半导体芯片的封装结构
KR101323145B1 (ko) 정전기 보호용 반도체 소자의 제조방법
US10978249B2 (en) Thin-film device and method of manufacturing thin-film device
CN108417591B (zh) 高电性能的芯片封装结构及制作方法
JP3463014B2 (ja) 半導体装置および半導体装置の製造方法
JP2006041146A (ja) 半導体基板及び半導体装置の製造方法
TWI830885B (zh) 微機電系統氣體感測器安裝體
JP2018017558A (ja) 半導体装置及び半導体装置の製造方法
JP2017073227A (ja) 磁気リードスイッチ
JP6611362B2 (ja) 容量式湿度センサ
CN114038805A (zh) 一种半导体芯片的封装结构及封装方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080304

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080409

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080520

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080604

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110613

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140613

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees