JP4126338B2 - サージ防護素子 - Google Patents

Description

本発明は半導体素子の分野で用いられ、規定の電圧を超えた電圧印加により導通状態を経由してオン状態となることにより誘導雷、スイッチングサージ等各種サージにより発生した高電圧ないしは大電流から電気・電子回路ないしは電子部品等を保護するサージ防護素子に関する。

従来の雪崩現象を利用したサージ防護素子は、例えば、図１に示す様に、半導体基板１１の表面に第１のベース２１、第１のベースの表面に第１のエミッタ３１、該第１のベース２１および該第１のエミッタ３１とに接続された第１の導電電極４１を設け、該半導体基板１１の裏面に第２のベース２２、該第２のベース２２の表面に第２のエミッタ３２、該第２のベース２２と該第２のエミッタ３２とに接続された第２の導電電極４２を設けている（非特許文献１参照）。更に、基板１１に垂直に延びる外部接続端子６１と６２とが電極４１と４２とにそれぞれ接着されている。

この素子の規定電圧（これをブレークオーバー電圧ＶＢＯと呼ぶ）はこの従来例では逆方向バイアスされているベース領域２１または２２と基板１１との接合の雪崩降服電圧で決められる。従って、基板の不純物濃度が決まると大幅な変更は難しい。また、通常、半導体ｐｎ接合の雪崩降服現象は負性抵抗現象が現れ、これにより、素子の初期導通が開始され、この時の電流値が素子のブレークオーバー電流ＩＢＯとなる。この場合、ＩＢＯの値は小さく、ＩＢＯを任意の値に予め設計することは難しい。このため、電圧がＶＢＯよりも小さくても立ち上がりの急峻な雑音によりターンオンしてしまう。

さらに、このタイプの素子は電流分布が一様でなく、かつ放熱も外部接続端子からが主体であるために、１素子当たりの電流容量に限界があった。

一方、この従来素子では半導体基板の表面と裏面とに高耐圧で漏洩電流の少ない接合の形成が必要であり、表面裏面とも無欠陥のリソグラフィとウエファ加工技術を必要とした。リソグラフィ技術に対しても、表面と裏面の両面パターン位置あわせが可能な特殊な装置を必要とした。

通常のウエファ加工装置およびリソグラフィ装置のウエファ搬送およびウエファ保持機構は片方の表面の無欠陥を目指して設計され、裏面の無欠陥処理に対する配慮が欠けていることを考慮すると、この従来素子は一般の製造ラインで歩留まり良く作成するのは難しい。また一般の製造ラインには両面パターン位置合わせが可能なリソグラフィ装置がないので、この素子のための専用投資を必要とした。

この問題を避けるために、図２に例示するように、片方の表面にリソグラフィ、結晶表面の欠陥に対して厳しい要求をする構造を集めた、片面形構造が考えられる。この構造は素子面積は増加するが、一般の製造ラインで製造できるという利点を有する。

図２において、第１導電形の半導体基板１０の第１の主面１に逆導電形の第１半導体領域１００を設け、該第１半導体領域１００の表面に第１導電形の第２半導体領域２００を設けている。該第１半導体領域１００から離間して、逆導電形の第３半導体領域３００を該第１の主面に設けている。該第１および第２半導体領域に接触する第１導電電極と該第３半導体領域３００へ接触する第２導電電極を設けている。

この構造によれば正負両極性の電圧に対して必要な耐圧を設定した素子を一般の製造ラインで高歩留まりに製造可能である。すなわち、前記裏面ベース領域２２と前記半導体基板１１間の接合に対応する前記第３半導体領域３００と前記半導体基板１０間の接合形成には前記第１半導体領域１００と前記半導体基板１０間の接合形成と同程度の欠陥制御が保証される。

一方、ブレークオーバー電流ＩＢＯの設計が半導体基板裏面の逆導電形半導体領域の形状等で可能であるサージ防護素子が開示されている（特許文献１参照）。この素子ではオン状態からオフ状態へ遷移する規定の素子電流、即ち保持電流ＩＨないしはホールドオーバー電流ＩＨＯ（規定の抵抗値の抵抗を介して電圧源を素子に印加して測定）とＩＢＯとがほぼ同程度の値をもち、ＩＨないしＩＨＯの設計も可能である。この場合、該半導体基板裏面の逆導電形半導体領域と該半導体基板との間の接合は耐圧を必要としない使用方法が可能である。また該逆導電形半導体領域と第１の主面の厳密なアライメントは要求されない。

しかし、前記半導体基板の第２の主面２へ逆導電形の半導体領域７００を設け、さらにそれに接して第４の導電膜１７８を設けて厚み方向への電流通路を確保しても、図２の矢印３３１で例示されるように、素子がオン状態で前記第３半導体領域３００から供給される逆導電形のキャリアが半導体基板の厚み方向では無く主面に沿った方向へも流れ、第１半導体領域１００の端部１０３に到達する。このため部分的に多くの逆導電形キャリアが供給され、ＩＨないしはＩＨＯの低下をもたらす。

なお、このＩＨないしはＩＨＯの低下は前記第１導電電極が前記第１半導体領域端部１０３上部表面まで延在して接している形状１１２より、端部１０３上部に至らず、第２半導体領域上部で終端している形状１２１を取る時の方が大きい。したがって、前記第１導電電極は前記第１半導体領域端部１０３上部表面まで延在して接している形状１１２が望ましい。

更に、この逆導電形キャリアの流れ３３１はブレークオーバの過渡状態でも発生し、このために流れる電流が前記第１半導体端部１０３近傍の基板部分へ集中する。この部分では電界が大きく電圧降下も大きいため、上記電流の集中と相俟って熱発生も局所的に大きくなる。このため破壊し易くなり、過渡電流容量も減少する。

この問題を解決するために、前記第１半導体領域と前記第３半導体領域の間に分離溝を設ける構造が開示されている（特許文献２参照）。この構造により所望の特性を実現することができるが、チップの組み立て過程でこの分離溝作成工程を導入する必要がある場合が多いので、人件費の増加を招きコスト増の結果となる。

下田義雄、佐藤秀隆著、「双方向性２端子サイリスタの動作解析」（Ａｎａｌｙｓｉｓ ｏｆ Ｓｗｉｃｈｉｎｇ Ｏｐｅｒａｔｉｏｎ ｆｏｒ Ｔｗｏ−ｔｅｒｍｉｎａｌ Ｂｉ−ｄｉｒｅｃｔｉｏｎａｌ Ｔｈｙｒｉｓｔｏｒｓ）、電気学会論文誌Ｃ１１５巻３号３０３−３１１頁、平成８年３月。 特開平９−３０７０９８号公報「サージ防護デバイスにおけるブレークオーバ電流ないし保持電流の設定方法」 特許第３１３１８２３号公報「サージ防護デバイス」 図１

本発明では、保持電流、ホールドオーバー電流など保持特性を改善したサージ防護素子を提供する、要すれば過渡電流容量を改善したサージ防護素子を提供することが課題である。

課題を解決する為の手段

上記課題を解決する為に、本発明では、次の構成をとる。すなわち、図３に例示する様に、第１の主面１と該第１の主面１と対向する第２の主面２とを有する第１の導電形の半導体基板１０と、該第１の主面１に設けられた該第１の導電形とは逆導電形の第１半導体領域１００と、該第１半導体領域１００の表面に設けられた第１導電形の第２半導体領域２００と、該第１半導体領域１００と該第２半導体領域２００とに接触する第１導電電極１１２と、該第１半導体領域１００と離間して前記第１の主面に設けられた逆導電形の第３半導体領域３００と、該第３の半導体領域３００に接して設けられた第２導電電極１３４と、該第１の主面１に該第１半導体領域１００と該第３半導体領域３００との間に設けられた逆導電形の第５半導体領域５００と、該第５半導体領域５００を該半導体基板１０と電気的に接続する電気接続手段と、で少なくとも構成されるサージ防護素子。

前記構成では、構成を簡単とするために、前記第５半導体領域５００へ該半導体基板１０に対して著しい順方向にならない電位からほぼ同電位となるように前記半導体基板１０との前記電気接続手段を設けているが、前記接続手段の基板への接続を解除して前記半導体基板１０に対する逆方向電位を第５半導体領域５００へ供給する構成も解決手段とすることができる。

本発明のサージ防護素子では、該第１導電電極と該第２導電電極間の電圧が規定の電圧以上になると、該第１半導体領域と該半導体基板との間に形成された第１空間電荷領域から第１導電形のキャリアを該半導体基板に供給することにより該第１導電電極と第２導電電極間が導通を開始し、更にオン状態となり、その後前記第１導電電極と第２導電電極との間に流れる電流が規定の電流値以下となるとオフ状態となる。

前記第５半導体領域の役割は、前記第３半導体領域端部から第１の主面に沿った方向へ注入された逆導電形キャリアを図３の矢印３３５で示されるように吸収して、
（１）前記オフ状態となる規定の電流値である保持電流ないしはホールドオーバー電流が減少するのを押さえる、
（２）前記オン状態となるまでのブレークオーバ時に過渡的に第１の主面に沿って第１半導体領域と第３半導体領域間に流れる逆導電形キャリア電流の一部を前記第３半導体領域から前記第５半導体領域へ分流して、前記第１半導体領域の端部（例えば図２ないし図３の１０３）付近の高電界部分で生じていた電流集中を回避することによって局所的な熱発生を避け、過渡電流容量の低下を防ぐ、
ことのいずれかまたはその両方にある。

前記構成に更に、前記第３の半導体領域の表面に第１導電形の第４半導体領域（例えば図６の４００）を設け、前記第２導電電極は前記第３半導体領域と、該第４半導体領域とに接触した、構成を追加することにより、前記第１導電電極と前記第２導電電極とのあいだに加わった正極性、負極性いずれのサージの吸収も可能となる。すなわち、上記のサージ吸収動作が第３半導体領域と第１半導体領域とを入れ換えた時も可能となる。

前記第１の主面に、前記第１、第３、第５半導体領域と離間して逆導電形の第９半導体領域（例えば図８の９００）を設け、該第９半導体領域表面に第１導電形の第１０半導体領域（例えば図８の１０００）を設け、該第９、第１０半導体領域に接する第５導電電極を設け、前記第５半導体領域は、該第９半導体領域と前記第１半導体領域間および該第９半導体領域と第３半導体領域間にも配置する、ことにより、前記第１導電電極と前記第２導電電極間、ないし前記第１導電電極と前記第５導電電極間、ないし前記第２導電電極と前記第５導電電極間に加わったいずれのサージを吸収することも可能となる。

本発明の素子では、前記第１導電形のキャリアは前記第１半導体領域と前記半導体基板との間の第１空間電荷領域で発生した雪崩降服により供給することができる。

一方、本発明の素子では、前記第１導電形のキャリアは、前記第２半導体領域と該半導体基板とで挟まれた該第１半導体領域部分（たとえば図３の１２１０）に形成された第２空間電荷領域を通して、第２半導体領域から該第１の空間電荷領域へ供給することができる。

この前記第１導電形キャリアの供給方法によると、前記半導体基板の不純物濃度と前記第１半導体領域の接合深さできまる雪崩降服電圧で、前記規定電圧（ブレークオーバー電圧ＶＢＯ）が固定されることなく、ＶＢＯは前記第２半導体領域と該半導体基板とで挟まれた該第１半導体領域部分の不純物濃度と厚さにより基板不純物濃度で決まる平面雪崩降服電圧から１０Ｖ以下まで設計することができる。

上記矢印３３５で示される逆導電形キャリア電流が小さい場合は、第１の主面に形成した第１導電形で高不純物濃度の第６半導体領域を前記第５半導体領域に接触させ、その接合の抵抗成分を利用することで、前記第５半導体領域の前記基板との電気接続が行われる。前記第５半導体領域に接したこの第６半導体領域を電気接続手段として用いることができる。この場合、該第６半導体領域と前記第５半導体領域が第１の表面で接触する部分で不純物濃度は１０^１９原子／ｃｃ以上であることが望ましい。

上記矢印３３５で示される逆導電形キャリア電流が大きく、上記高濃度ｐｎ接合の電流・電圧特性では第５半導体領域に必要な電位を確保できない場合は、第５半導体領域上にオーム性接触を形成する第３導電膜１５６を形成し、前記半導体基板と低抵抗電気接続する。該基板との電気接続は、該第３導電膜１５６を前記半導体基板がｐ形である場合はそれに接触させて得られるが、さらに低抵抗とするためには、前記半導体基板の第２の主面に接続された第４導電膜１７８と接続しても達成される。

または図４に例示するように、前記第１の主面に設けられた第１導電形高不純物濃度の第６半導体領域６００へ前記第３導電膜１５６を延在接触しても達成される。この場合の第６半導体領域の表面濃度はｐ形であれば１０^１８原子／ｃｃ程度でも低抵抗接触が得られる。

一方、第１の主面の表面反転ないしは空乏により、第１半導体領域と第５半導体領域間に漏洩電流が流れることがある。これを防止するためには、第１半導体領域と第５半導体領域間の第１の主面に第１導電形で高不純物濃度の第６半導体領域を設けることが有効である。

同様な理由で、第３半導体領域と第５半導体領域間に漏洩電流が流れることがある。これを防止するためには、第３半導体領域と第５半導体領域間の第１の主面に第１導電形で高不純物濃度の第６半導体領域を設けることが有効である。

同様な理由で、第９半導体領域と第５半導体領域間に漏洩電流が流れることがある。これを防止するためには、第９半導体領域と第５半導体領域間の第１の主面に第１導電形で高不純物濃度の第６半導体領域を設けることが有効である。

漏洩電流防止のためだけならば、第６半導体領域の表面不純物濃度は１０^１６原子／ｃｃ程度以上であれば機能する。図４では第５半導体領域の第１半導体領域側と第３半導体領域側との両方に第６半導体領域６００を設けてこれを実現している。

前記第９半導体領域と前記第５半導体領域間、前記第１および第３半導体領域と前記第５半導体領域間に設けられた前記第６半導体領域と、前記第５半導体領域とに接して第３導電膜を設け、前記第５半導体領域と前記半導体基板との電気接続の低抵抗化を図るのと同時に前記漏洩電流通路の遮断を行うことができる。

本発明のサージ防護素子の動作電圧を拡張するためには、前記第１半導体領域ないしは前記第３半導体領域ないしは前記第９半導体領域と前記半導体基板との降服電圧を改善することが望ましい。前記第１半導体領域と前記半導体基板との降服電圧を改善するためには、図５から図８に例示されるように、前記第１半導体領域を平面的に囲むがごとく離間して、逆導電形の第１１半導体領域１１００を前記第１の主面に形成し、前記第１半導体領域が前記第３半導体領域ないし前記第９半導体領域に対して前記規定電圧となったとき、前記第１半導体領域とのあいだが少なくとも一部で空間電荷領域により橋渡しされる距離に配置する。

前記第３半導体領域と前記半導体基板との降服電圧を改善するためには、図５から図８に例示されるように、前記第３半導体領域を平面的に囲むがごとく離間して、逆導電形の第１２半導体領域１２００を前記第１の主面に形成し、前記第３半導体領域が前記第１半導体領域ないし前記第９半導体流域に対して前記規定電圧となったとき、前記第３半導体領域とのあいだが少なくとも一部で空間電荷領域により橋渡しされる距離に配置する。

前記第９半導体領域と前記半導体基板との降服電圧を改善するためには、図８に例示されるように、前記第９半導体領域を平面的に囲むがごとく離間して、逆導電形の第１３半導体領域１３００を前記第１の主面に形成し、前記第９半導体領域が前記第１半導体領域ないし前記第３半導体領域に対して前記規定電圧となったとき、前記第９半導体領域とのあいだが少なくとも一部で空間電荷領域により橋渡しされる距離に配置する。

前記第１半導体領域ないし、前記第３半導体領域ないし、前記第９半導体領域、からの前記漏洩電流通路をより完全に遮断するためには、各第１ないし、第３ないし、第９半導体領域を取り囲む様に前記第６半導体領域を配置することが望ましい。すなわち、前記第１半導体領域を、要すれば第１１半導体領域も含めて、平面的に囲むがごとく第６半導体領域を配置する。

前記第３半導体領域を、要すれば第１２半導体領域も含めて、平面的に囲むがごとく第６半導体領域を配置する。

前記第９半導体領域を、要すれば第１３半導体領域も含めて、平面的に囲むがごとく第６半導体領域を配置する。

一方、本発明の前記規定の電流値を制御するために、前記第２の主面の少なくとも一部に逆導電形で前記半導体基板より高不純物濃度の第７半導体領域を設けることができる。

さらに、前記第２の主面少なくとも一部にに第１導電形で前記半導体基板より不純物濃度の高い第８半導体領域を設けることができる。

本発明の素子の基板主面方向の電流分布の均一化を図るために、前記第２の主面側に前記第７半導体領域に接して第４導電膜１７８を設けることができる。

前記規定の電流値の設計を可能とするために、前記第４導電膜は前記第７の半導体領域と前記半導体基板の第２の主面とに接して設けることができる。

前記電流分布の均一化を図るために、前記第２の主面側に前記第８半導体領域に接して第４導電膜を設けることができる。

前記電流分布の均一化と前記規定の電流値の設計を可能とするために、前記半導体基板の第２の主面に前記第７半導体領域、前記第８半導体領域を並置し、前記第４導電膜を前記第７および第８半導体領域に接して設けることができる。

前記第１導電電極と前記第５導電電極間と前記第２導電電極と前記第５導電電極間のうち１つにサージ電圧が加わった場合、他方の導電電極間もブレークオーバーし易いように設計するためには、前記半導体基板の第２の主面に逆導電形の第７半導体領域、第１導電形の第８半導体領域を並置して設け、前記第４導電膜は前記第７および第８半導体領域に接して設け、該第７半導体領域および該第８半導体領域は、前記第１半導体領域下から前記第３半導体領域下に延在させる。

一方、前記第１導電電極と前記第２導電電極間の保持電流、ホールドオーバー電流の減少を更に改善するために、前記第５半導体領域の役割を前記第７半導体領域にも支援させることができる。即ち、前記並置された該第７半導体領域の延在方向を、少なくとも前記第１半導体領域と前記第３半導体領域の離間対向している部分下の第２の主面では、前記第１半導体領域と前記第３半導体領域を結ぶ方向と交叉する方向へ設定することができる。

同様に、前記第１導電電極と前記第５導電電極間および前記第２導電電極と前記第５導電電極間の保持電流、ホールドオーバー電流の減少を更に改善するために、並置された該第７半導体領域と該第８半導体領域の延在方向を、少なくとも前記第１半導体領域と前記第９半導体領域の離間対向している部分下の第２の主面では、前記第１半導体領域と前記第９半導体領域を結ぶ方向へ、少なくとも前記第３半導体領域と前記第９半導体領域の離間対向している部分下の第２の主面では、前記第３半導体領域と前記第９半導体領域を結ぶ方向と交叉する方向へ設定することができる。

前記電流分布の一層の均一化と電流容量の改善のため、前記第４導電膜に放熱板を接着することができる。

発明の効果

本発明の効果は、
（１）前記オフ状態となる規定の電流値である保持電流ないしはホールドオーバー電流が減少するのを押さえる、
（２）過渡電流容量の低下を防ぐ、
ことのいずれかまたはその両方にある。

このために設ける第５半導体領域は他の半導体領域と同じ製造ラインでウエファ仕上がり時に作成を終了することができるので、素子組立時のコスト増を押さえられる。

前記第５半導体領域の第１の主面からの深さは深いほど、主面に沿った前記第１第２半導体領域方向の長さは長いほど、上記分流効果に優れるが、前記半導体基板の厚み程度またはそれ以下に前記第５半導体領域が前記第３半導体領域と近接している場合は、前記第５半導体領域の深さは第３領域の深さ程度で、前記第５半導体領域の長さは前記半導体基板の厚みの１／１０程度で、上記分流効果はＩＨ、ＩＨＯに対して、深さが充分深い場合の改善分の少なくとも数十％は発現する。

図５、６、７は本発明の実施様態例１を示す。図６は図５のＸ１−Ｘ２部分の断面図、図７は図５のＹ１−Ｙ２部分の断面図である。

図において、１０は前記半導体基板、１００は前記半導体基板１０の第１の主面に設けられた第１半導体領域、２００は前記第１半導体領域表面に設けられた第２半導体領域、３００は前記半導体基板１０の第１の主面に設けられた第３半導体領域、４００は前記第３半導体領域の表面に設けられた第４半導体領域である。第１半導体領域１００と第３半導体領域３００は離間して設けられている。

前記第２半導体領域は複数個設けられ、前記第１導電電極１１２は該複数個の前記第２半導体領域に接し、更に延在して前記第１半導体領域に接している。前記第４半導体領域は複数個設けられ、前記第２導電電極１３４は該複数個の前記第４半導体領域に接し、更に延在して前記第３半導体領域に接している。

この実施様態では前記第３半導体領域３００の表面に第１導電形の第４半導体領域４００が形成されている。前記第２導電電極１３４は前記第３半導体領域３００と該第４半導体領域４００との両方に接している。この第４半導体領域４００を加えた構造では、電気特性は第１導電電極１１２が正の規定電圧でも負の規定電圧でもブレークオーバする素子を実現することができる。

前記第２半導体領域２００および前記第４半導体領域４００を複数個としたのは、電流分布を分散させてサージ電流分布を大きくするためである。

前記第１半導体領域１００を囲んで離間する位置に前記第１１半導体領域１１００が設けられている。該離間する距離は、前記第１１半導体領域１１００の前記半導体基板１０との接合の雪崩降服電圧より小さい、ある接合電圧下で第１半導体領域１００と第１１半導体領域１１００との間が空間電荷領域で橋渡しされる距離をとる。
前記第３半導体領域３００を囲んで離間する位置に前記第１２半導体領域１２００が設けられている。該離間する距離は、前記第１２半導体領域１２００の前記半導体基板１０との接合の雪崩降服電圧より小さい、ある接合電圧下で第３半導体領域３００と第１２半導体領域１２００との間が空間電荷領域で橋渡しされる距離をとる。

これら第１１および第１２半導体領域は、前記第１半導体領域と前記第３半導体領域の接合耐圧を改善して、ブレークオーバー電圧ＶＢＯの設計可能範囲を拡大するためである。該接合耐圧以下のＶＢＯでよければ、これらの第１１および第１２半導体領域は不要である。

前記第１半導体領域１００と前記第１１半導体領域１１００を囲んで前記第６半導体領域６００の一部が形成されている。前記第１半導体領域１００がＶＢＯとなった時、前記第１１ないし第１半導体領域から延在する空間電荷層の厚み以上の離間距離を前記第１１ないし第１半導体領域と前記第６半導体領域との間でとることが望ましい。

前記第３半導体領域３００と前記第１２半導体領域１２００を囲んで前記第６半導体領域６００の一部が形成されている。前記第３半導体領域３００がＶＢＯとなった時、前記第１２ないし第３半導体領域から延在する空間電荷層の厚み以上の離間距離を前記第１２ないし第３半導体領域と前記第６半導体領域との間でとることが望ましい。

前記第１半導体領域１００と前記第１１半導体領域１１００と前記第６半導体領域６００を囲んで前記第５半導体領域５００の一部が形成されている。また、前記第３半導体領域３００と前記第１２半導体領域１２００と前記第６半導体領域６００を囲んで前記第５半導体領域５００の一部が形成されている。

ただし、前記第５半導体領域５００は第１半導体領域１００と第３半導体領域３００が平面状に対向する部分に設けられていれば、その本質的な機能は果たすが、保持電流及びホールドオーバー電流の再現性のため、ないしは、下記に記すようなどの位置でのきりだしも可能なウエファ上でのパターン展開の都合上、上記囲んだ配置としている。

なお、前記第３導電膜１５６は第５半導体領域５００上を連続して覆い接触し、さらに両側に延在して第６半導体領域６００に接触する図４のような形態だけで無く、図５、６に示されるように、第５半導体領域５００の両側上に分かれて配置し、分かれたそれぞれの第３導電膜がそれぞれの側の第６半導体領域６００と接する形態もとれる。このようにすることにより、図中央の第５半導体領域５００の第３導電膜間中央部分はダイシングによりチップとして切り分けることが出きる。この設計の場合は図６での第５半導体領域５００の主面に沿った幅はダイシングブレードの厚みより大きいことが必要である。

このようにして図６の左ないし右半分を１単位として紙面左右方向へ繰り返した素子構造を半導体ウエファの一方向へに展開し、それをさらに該一方向と直交する方向へ繰り返すことによってウエファ全面に対応するホトマスクをレイアウトすることができる。このレイアウトには２つの単位を選ぶ時に隣接するどの対を選ぶことも自由にできるという利点がある。

図６と図７に示されるように、前記半導体基板１０の第２の主面２には逆導電形で高不純物濃度の前記第７半導体領域７００と要すれば第１導電形で高不純物濃度の前記第８半導体領域８００が並置されている。前記第４導電膜１７８が前記第７半導体領域と前記第８半導体領域とに接して設けられている。前記第１導電電極ないしは前記第２導電電極からみたＩＢＯ、ＩＨはそれぞれ前記第１半導体領域ないしは前記第３半導体領域に対向する前記第７半導体領域と前記第８半導体領域の短辺幅比で決められる。前記第８半導体領域が省略された時は、前記第７半導体領域の短辺と前記第４導電膜の接している前記半導体基板第２の主面部分の短辺比でＩＢＯ、ＩＨが決められる。

図６と図７の組み合わせでに判るように、少なくとも前記第１半導体領域と前記第３半導体領域の離間対向している部分下の第２の主面では、前記第７半導体領域７００の長辺は、前記第１半導体領域と前記第３半導体領域とを結ぶ方向と交叉する方向へ延在している。この配置により、前記第７半導体領域もまた前記第５半導体領域と同様な分流機能を発揮するので、表裏面両面で分流機能を期待でき、前記第５半導体領域の深さが前記第１半導体領域および前記第３の半導体領域と同じでも、ＩＨ、ホルードオーバー電流は分離溝を第２の主面まで到達させたときとほぼ同レベルまで増加・改善された。

なお、第１の主面のパターンと第２の主面のパターンのアライメント精度を軽減するために、図６のような前記第１半導体領域と前記第３半導体領域の離間対向している部分下だけで無く、第２の主面全面で前記第７半導体領域７００の長辺を前記第１半導体領域と前記第３半導体領域とを結ぶ方向と交叉する方向へ延在させる配置とすることができる。

図８、９、１０は本発明の実施様態例２を示す。図９は図８のＸ１−Ｘ２部分の断面図、図１０は図８のＹ１−Ｙ２部分の断面図である。

図において、１０は半導体基板、１００は前記半導体基板１０の第１の主面に設けられた第１半導体領域、２００は前記第１半導体領域表面に設けられた第２半導体領域、３００は前記半導体基板１０の第１の主面に設けられた第３半導体領域、４００は前記第３半導体領域の表面に設けられた第４半導体領域である。９００は前記第１半導体基板１０の第１の主面に設けられた第９半導体領域、１０００は前記第９半導体領域の表面に設けられた第１０半導体領域である。前記第１半導体領域１００、前記第３半導体領域３００、前記第９半導体領域９００はそれぞれ互いに離間されている。

前記第２半導体領域は複数個設けられ、前記第１導電電極１１２は該複数個の前記第２半導体領域に接し、更に延在して前記第１半導体領域に接している。前記第４半導体領域は複数個設けられ、前記第２導電電極１３４は該複数個の前記第４半導体領域４００に接し、更に延在して前記第３半導体領域３００に接している。前記第１０半導体領域１０００は複数個設けられ、前記第５導電電極１９１は該複数個の前記第１０半導体領域１０００に接し、更に延在して前記第９半導体領域９００に接している。

前記第２、４、１０半導体領域がそれぞれ複数個設けられている理由は、上記実施様態例１の場合と同様、サージ電流分布を分散して電流容量を改善するためである。

前記第１半導体領域１００を囲んで前記第１１半導体領域１１００が、前記第１半導体領域と前記半導体基板１０との接合の雪崩降服電圧以下の電圧下で、空間電荷領域で橋渡しされる距離に離間して前記第１の主面に設けられている。
前記第３半導体領域３００を囲んで前記第１２半導体領域１２００が、前記第３半導体領域と前記半導体基板１０との接合の雪崩降服電圧以下の電圧下で、空間電荷領域で橋渡しされる距離に離間して前記第１の主面に設けられている。
前記第９半導体領域９００を囲んで前記第１３半導体領域１３００が、前記第９半導体領域と前記半導体基板１０との接合の雪崩降服電圧以下の電圧下で、空間電荷領域で橋渡しされる距離に離間して前記第１の主面に設けられている。

前記第１半導体領域１００と前記第１１半導体領域１１００を囲み、前記第３半導体領域３００と前記第１２半導体領域１２００を囲み、前記第９半導体領域９００と前記第１３半導体領域１３００を囲む、前記第１導電形で高不純物濃度の第６半導体領域６００が前記第１の主面に前記各領域と離間して設けられている。

前記第１半導体領域１００と前記第１１半導体領域１１００と前記第６半導体領域６００の一部を囲み、前記第３半導体領域３００と前記第１２半導体領域１２００と前記第６半導体領域６００の一部を囲み、前記第９半導体領域９００と前記第１３半導体領域１３００と前記第６半導体領域６００の一部を囲む、逆導電形の前記第５半導体領域が第１の主面に設けられている。ただし、この第５半導体領域は前記第１半導体領域と前記第３半導体領域との間と前記第９半導体領域と前記第１および第３半導体領域との間に設けられていれば本発明の第１の課題は解決される。

第３導電膜１５６は前記第５半導体領域５００と前記第６半導体領域６００とに接して設けられている。前記第１、３、９半導体領域が平面状に対向しない部分で前記第５半導体領域が設けられない設計の場合は、前記第５半導体領域が設けられない場所までは、第３導電膜は延在する必要が無い。また、前記第１、２、５導電電極へ接続される外部端子が通る場所の下方の部分へは前記第５導電膜の配置を行わない設計により、外部端子と前記第５導電電極との短絡を防ぐことができる。前記第５導電膜は第１、３、９半導体領域を図８のようには完全に取り囲む必要は無い。前記第１、３、９半導体領域が平面状に対向して該各領域に挟まれる部分では、図５、６のように２つに分かれている必要が無く、図８、９に示すように、第５半導体領域上を連続して接しかつその左右の第６半導体領域に接することでチップ面積の削減をすることが出きる。

本実施様態例２の素子を、第１導電電極が信号線Ｌ１、第２導電電極が信号線Ｌ２、第５導電電極が接地Ｅへ外部端子を介して接続して使用する場合、Ｌ１−Ｅ間ないしはＬ２−Ｅ間のいずれかにサージが入った場合、他方もブレークオーバーし易くなることが望ましい。

このためには、前記第２の主面に設ける逆導電形の前記第７半導体領域７００を、図９の如く前記第１半導体領域と前記第３半導体領域とが平面状に対向離間する部分下をとおして前記第１半導体領域と前記第３半導体領域を結ぶ方向へ延在させる。このパターン配置を第９半導体領域下の第２の主面まで展開すれば、前記第９半導体領域と前記第１ないしは第３半導体領域とを結ぶ方向とは交叉する方向に前記第７半導体領域７００の長辺が延在するので、前記第５半導体領域との間に相乗効果を生じ、第５導電電極と第１ないしは第２導電電極との間のＩＨ、ＩＨＯは、第９半導体領域と第１ないしは第３半導体領域との間の分離溝を深く設けたときと同様な値となる。

前記第４導電膜１７８は、前記第７半導体領域と第１導電形の前記第８半導体領域に接して設けることができる。更に、前記第４導電膜に放熱板を接着して、サージ電流容量を改善することができる。この放熱板は繰り返しサージ印加耐性を改善する効果が大きい。

図８〜１０の構造をｐ形１０Ω・ｃｍ、厚さ３００μｍのシリコン基板で試作した。第１、第３、第９半導体領域の接合深さは第２、第４、第１０半導体領域の下では６μｍ、それ以外では１３μｍである。第５、第１１、第１２、第１３半導体領域の接合深さは１３μｍである。第２、第４、第１０半導体領域は複数個設けられ、平面短辺幅は約７５μｍ、深さは約２〜４μｍでブレークオーバー電圧により可変とした。

ブレークオーバー電圧は２００Ｖから３０Ｖまで第２、第４、第１０半導体領域の深さと第１、第３、第９半導体領域の不純物濃度で任意の値とすることが出来た。

保持電流は第２主面に形成された第７半導体領域の不純物濃度および面積、第７半導体領域が複数個の場合はその短辺長と逆の相関を示し、第７半導体領域と並置された第１導電形の第８半導体領域の面積ないしは短辺長ないしは不純物濃度と正の相関を示した。保持電流は第２、第４半導体領域の短辺長と逆の相関を示した。

第５半導体領域の幅（第１半導体領域と第３半導体領域を結ぶ方向の）を５０μｍとした時、第１、第２導電電極間のＩＨは２９０ｍＡ、ＩＨＯは２５０ｍＡであり、第５導電電極と第１ないしは第２導電電極間のＩＨは６００ｍＡ、ＩＨＯは４００ｍＡとなった。第５半導体領域を設けない時の第１、第２導電電極間のＩＨは１９０ｍＡ、ＩＨＯは１４０ｍＡであり、約１００ｍＡの改善が得られた。第５導電電極と第１ないしは第２導電電極間のＩＨ、ＩＨＯは分離溝を第２の主面近くの深さまで設けた場合の値とほぼ同等であった。

第５半導体領域を設け、厚み０．２５ｍｍの銅製放熱板を設けた場合は、サージ電流容量が２０〜３０％改善された。

上記の本発明では上記効果全てが具現される必要はない。上記開示内容に当業者が通常の技術力で変形を加えた範囲のサージ防護素子は本発明の範囲に含まれる。なお、本発明の図面には半導体基板表面のシリコン酸化膜ないしは窒化膜等の保護膜は省略されているが、保護膜は実際は適用されているとする。

雪崩降服をブレークオーバーに利用した従来のサージ防護素子の断面図。 第３の半導体領域が第１の主面に設けられたサージ防護素子の１例の断面図。 本発明の原理を説明するサージ防護素子の断面図。 本発明の１実施様態を説明するサージ防護素子の断面図。 本発明の実施様態例１を示すサージ防護素子の平面図。 図５のＸ１−Ｘ２線で切断された本発明の実施様態例１の断面図。 図５のＹ１−Ｙ２線で切断された本発明の実施様態例１の断面図。 本発明の実施様態例２を示すサージ防護素子の平面図。 図８のＸ１−Ｘ２線で切断された本発明の実施様態例２の断面図。 図８のＹ１−Ｙ２線で切断された本発明の実施様態例２の断面図。

符号の説明

１ ：半導体基板の第１の主面
２ ：半導体基板の第２の主面
１０ ：半導体基板
１１ ：従来素子の半導体基板
２１ ：従来素子の表面のベース領域
２２ ：従来素子の裏面のベース領域
３１ ：従来素子の表面のエミッタ領域
３２ ：従来素子の裏面のエミッタ領域
４１ ：従来素子の第１の導電電極
４２ ：従来素子の第２の導電電極
６１ ：外部接続端子
６２ ：外部接続端子
１００ ：逆導電形の第１の半導体領域
１０３ ：第１半導体領域の第３半導体領域に対向する端部
１１２ ：第１導電電極
１２１ ：１０３上部で第１半導体領域に接触しない配置の第１導電電極
１３４ ：第２導電電極
１５６ ：第３導電膜
１７８ ：第４導電膜
１９１ ：第５導電電極
２００ ：第１導電形の第２半導体領域
３００ ：逆導電形の第３半導体領域
４００ ：第１導電形の第４半導体領域
５００ ：逆導電形の第５半導体領域
６００ ：第１導電形の高不純物濃度第６半導体領域
７００ ：第２の主面に設けられた逆導電形の第７半導体領域
８００ ：第２の主面に設けられた第１導電形の第８半導体領域
９００ ：逆導電形の第９半導体領域
１０００：第１導電形の第１０半導体領域
１１００：逆導電形の第１１半導体領域
１２００：逆導電形の第１２半導体領域
１３００：逆導電形の第１３半導体領域
１２１０：第２半導体領域と半導体基板に挟まれた第１半導体領域の空間電荷領域部分

Claims (27)

1. 第１の主面と該第１の主面と対向する第２の主面とを有する第１導電形の半導体基板と、
   該第１の主面に設けられた第１導電形とは逆導電形の第１半導体領域と、
   第１半導体領域の表面に設けられた第１導電形の第２半導体領域と、
   前記第１半導体領域と離間して前記第１の主面に設けられた逆導電形の第３半導体領域と、
   該第１の主面の前記第１半導体領域と前記第３半導体領域の間に設けられた逆導電形の第５半導体領域と、
   該第５半導体領域を該半導体基板と電気的に接続する電気接続手段と、
   前記第１及び第２半導体領域と接する第１導電電極と、前記第３半導体領域と接する第２導電電極と、
   から少なくとも構成され、該第１導電電極と該第２導電電極間の電圧が規定の電圧以上になると、該第１半導体領域と該半導体基板との間に形成された第１空間電荷領域から第１導電形のキャリアを該半導体基板に供給することにより該第１導電電極と第２導電電極間が導通を開始し、更にオン状態となり、その後前記第１導電電極と第２導電電極との間に流れる電流が規定の電流値以下となるとオフ状態となることを特徴とするサージ防護素子。
2. 前記第３の半導体領域の表面に第１導電形の第４半導体領域を設け、前記第２導電電極は前記第３半導体領域と、該第４半導体領域とに接触したことを特徴とする請求項１記載のサージ防護素子。
3. 前記第１の主面に、前記第１、第３、第５半導体領域と離間して逆導電形の第９半導体領域を設け、該第９半導体領域表面に第１導電形の第１０半導体領域を設け、該第９、第１０半導体領域に接する第５導電電極を設け、前記第５半導体領域は、該第９半導体領域と前記第１半導体領域間および該第９半導体領域と第３半導体領域間にも配置されたことを特徴とする請求項１ないし２記載のサージ防護素子。
4. 前記第１導電形のキャリアは前記第１半導体領域と前記半導体基板との間の第１空間電荷領域で発生した雪崩降服により供給されることを特徴とする請求項１記載のサージ防護素子。
5. 前記第１導電形のキャリアは、前記第２半導体領域と該半導体基板とで挟まれた該第１半導体領域部分に形成された第２空間電荷領域を通して、第２半導体領域から該第１の空間電荷領域へ供給されることを特徴とする請求項１記載のサージ防護素子。
6. 前記第５半導体領域上に第３導電膜をもうけて該第３導電膜を前記半導体基板へ接触して前記電気接続手段としたことを特徴とする請求項１、２ないし３記載のサージ防護素子。
7. 前記第１の主面に第１導電形で前記半導体基板より高不純物濃度を有する第６半導体領域を第５半導体領域と接触する位置に設けて、前記第５半導体領域と前記半導体基板への前記電気接続手段としたことを特徴とする請求項１、２ないし３記載のサージ防護素子。
8. 前記第５半導体領域と前記半導体基板との前記電気接続手段は前記第３導電膜を前記半導体基板より高不純物濃度を有する第６半導体領域へ延在接触させて行ったことを特徴とする請求項６記載のサージ防護素子。
9. 前記第１の主面に第１導電形で前記半導体基板より高不純物濃度を有する第６半導体領域を前記第５半導体領域と第１半導体領域間および前記第５半導体領域と前記第３半導体領域間にそれぞれ設けたことを特徴とする請求項１ないし２記載のサージ防護素子。
10. 前記第１の主面に第１導電形で前記半導体基板より高不純物濃度を有する第６半導体領域を前記第５半導体領域と第１半導体領域間および前記第５半導体領域と前記第３半導体領域間および前記第５半導体領域と前記第９半導体領域間にそれぞれ設けたことを特徴とする請求項３記載のサージ防護素子。
11. 前記第９半導体領域と前記第５半導体領域間、前記第１および第３半導体領域と前記第５半導体領域間に設けられた前記第６半導体領域と、前記第５半導体領域とに接して第３の導電膜を設けた、
    ことを特徴とする請求項１０記載のサージ防護素子。
12. 前記第２の主面に逆導電形で前記半導体基板より高不純物濃度の第７半導体領域を設けたことを特徴とする請求項１、２ないし３記載のサージ防護素子。
13. 前記第２の主面に第１導電形で前記半導体基板より不純物濃度の高い第８半導体領域を設けたことを特徴とする請求項１、２ないし３記載のサージ防護素子。
14. 前記第２の主面側に前記第７半導体領域に接して第４導電膜を設けたことを特徴とする請求項１２記載のサージ防護素子。
15. 前記第４導電膜は前記半導体基板の第２の主面にも接していることを特徴とする請求項１４記載のサージ防護素子。
16. 前記第２の主面側に前記第８半導体領域に接して第４導電膜を設けたことを特徴とする請求項１３記載のサージ防護素子。
17. 前記半導体基板の第２の主面には前記第７半導体領域、第８半導体領域が並置されており、前記第４導電膜は前記第７および第８半導体領域に接していることを特徴とする請求項１４ないし１６記載のサージ防護素子。
18. 前記半導体基板の第２の主面に逆導電形の第７半導体領域、第１導電形の第８半導体領域を並置して設け、前記第４導電膜は前記第７および第８半導体領域に接して設け、該第７半導体領域および該第８半導体領域は、前記第１半導体領域下から前記第３半導体領域下に延在していることを特徴とする請求項３記載のサージ防護素子。
19. 前記半導体基板の第２の主面に逆導電形の第７半導体領域、第１導電形の第８半導体領域を並置して設け、前記第４導電膜は該第７および該第８半導体領域に接して設け、該第７半導体領域および該第８半導体領域は、少なくとも前記第１半導体領域と前記第９半導体領域の離間対向している部分下の第２の主面では、前記第１半導体領域と前記第９半導体領域を結ぶ方向に、および少なくとも前記第３半導体領域と前記第９半導体領域の離間対向している部分下の第２の主面では、前記第３半導体領域と前記第９半導体領域を結ぶ方向と交叉する方向に、延在していることを特徴とする請求項３記載のサージ防護素子。
20. 前記半導体基板の第２の主面に逆導電形の第７半導体領域、第１導電形の第８半導体領域を並置して設け、前記第４導電膜は該第７および該第８半導体領域に接して設け、該第７半導体領域は、少なくとも前記第１半導体領域と前記第３半導体領域の離間対向している部分下の第２の主面では、前記第１半導体領域と前記第３半導体領域を結ぶ方向と交叉する方向に延在していることを特徴とする請求項２記載のサージ防護素子。
21. 前記第６半導体領域は更に前記第１半導体領域を平面的に囲むがごとく配置されていることを特徴とする請求項９記載のサージ防護素子。
22. 前記第６半導体領域は更に前記第３半導体領域を平面的に囲むがごとく配置されていることを特徴とする請求項９記載のサージ防護素子。
23. 前記第６半導体領域は更に前記第９半導体領域を平面的に囲むがごとく配置されていることを特徴とする請求項１０ないし１１記載のサージ防護素子。
24. 前記第１の主面に前記第１半導体領域と離間して平面的に囲むごとく配置され、かつ前記規定の電圧で前記第１の半導体領域との間が少なくとも一部空間電荷領域で橋渡しされる距離に逆導電形の第１１半導体領域を形成したことを特徴とする請求項１、２ないし３記載のサージ防護素子。
25. 前記第１の主面に第３半導体領域と離間して平面的に囲むごとく配置され、かつ前記規定の電圧で第３の半導体領域との間が少なくとも一部空間電荷領域で橋渡しされる距離に逆導電形の第１２半導体領域を形成したことを特徴とする請求項１、２ないし３記載のサージ防護素子。
26. 前記第１の主面に第９半導体領域と離間して平面的に囲むごとく配置され、かつ前記規定の電圧で第９半導体領域との間が少なくとも一部空間電荷領域で橋渡しされる距離に逆導電形の第１３半導体領域を形成したことを特徴とする請求項３記載のサージ防護素子。
27. 前記第４導電膜に放熱板が接着されていることを特徴とする請求項１４、１５、１６ないし１７記載のサージ防護素子。

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