JP4113748B2 - 読取装置及びこれを用いた電子黒板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数本のラインセンサにより構成された読取装置及びこの読取装置を用いて黒板面上の画像を読み取る電子黒板に関するものである。
【０００２】
【従来の技術】
マーカーによる書き込みなどによる黒板面上の画像を読み取る電子黒板では、例えばファクシミリ装置などに組み込むためにＡ４サイズあるいはＡ３サイズの読み取り用に開発されたラインセンサを転用することでその製造コストを削減することができる。この場合、複数のラインセンサを主走査方向に直列に並べて１本のラインセンサとして機能させることになる。
【０００３】
このような構成の読取装置においては、複数のラインセンサからその配列順に画素信号を順次出力させることが一般的であるが、画像データの処理能力やプリンタの出力解像度などの都合で画素を適宜に間引いた縮小画像データを得たい場合、複数のラインセンサを並行して駆動して同時に画素信号を出力させると共に、取り込む画素信号を複数のラインセンサで順に切り替えながら選択する構成とすると（特許文献１参照。）、取り込まれずに無効となった画素が規則的に間引かれることから都合良く縮小画像データが得られ、しかも画像の読み取りを高速化することができる利点が得られる。
【０００４】
この場合、ラインセンサの配列数をｎとすると、ラインセンサの各々の出力からｎ画素毎にｎ−１個の無効画素が間引かれる。すなわち、各ラインセンサでは、切り替えによりｎ−１個おきに画素信号が取り込まれて有効画素となり、この有効画素の間で取り込まれずに無効となった無効画素の個数（間引き数）がｎ−１となる。そして得られる読取データは、主走査画素数が１／ｎとなる縮小画像となる。
【特許文献１】
特開２００２−２１８１６５号公報
【０００５】
【発明が解決しようとする課題】
しかるに、前記の従来構成の読取装置では、各ラインセンサを同一の開始タイミングで出力動作させると共に、画素信号選択のための切り替えをラインセンサの配列順位にしたがって行う構成となっている。このため、図１０・図１１に示すように、１本のラインセンサにおける最初の有効画素より前の無効画素の数（先頭無効画素数）は、ラインセンサの配列順位に応じて一意的に定まるが、１本のラインセンサにおける最後の有効画素より後の無効画素の数（最終無効画素数）は、ラインセンサの総画素数に応じて変化する。
【０００６】
このため、ラインセンサ相互のつなぎ目部分における無効画素の間引き数（図中の有効画素間隔）、すなわち前段のラインセンサの最終無効画素数と次段のラインセンサの先頭無効画素数との和は、必ずしも他の部分と同様にｎ−１（ここでは、３）になるとは限らず、このようにつなぎ目部分において間引き数が他の部分と異なると、出力画像が歪むなどの画質上の問題が生じる。なお、図１０にはつなぎ目部分で間引き数が一様に他の部分より多くなる例を示しており、図１１にはつなぎ目部分で間引き数が他の部分より増減する例を示している。
【０００７】
本発明は、上記のような課題に鑑みなされたものであり、その主な目的は、複数本のラインセンサを１本のラインセンサとして機能させると共に、所定数の無効画素を規則的に間引いて縮小画像データを得る場合に、各ラインセンサのつなぎ目部分において無効画素の間引き数が変化することで生じる出力画像の画質低下を避けることができる読取装置及びこれを用いた電子黒板を提供することにある。
【０００８】
【課題を解決するための手段】
このような目的を果たすために、本発明においては、請求項１に示すとおり、読取装置の構成を、互いに同一の画素数を有し、かつ主走査方向に一直線に並べられたｎ本のラインセンサと、このｎ本のラインセンサを所定のタイミングで並行して出力動作させる制御手段と、ｎ本の前記ラインセンサの各々から同時に出力される画素信号を順に切り替えながら取り込むことでｎ−１個の無効画素を規則的に間引くと共に、取り込まれた有効画素の信号を前記ラインセンサの並びの順番で並べ替えることにより１／ｎの縮小画像データを出力する信号処理手段とを有し、前記ラインセンサ相互のつなぎ目部分において前段のラインセンサの最終無効画素の個数Ｅと後段のラインセンサの先頭無効画素の個数Ｆとの和Ｅ＋Ｆがｎ−１と等しくなるように、複数の前記ラインセンサを互いにずらした出力開始タイミングで動作させるものとした。これによると、間引き数がラインセンサ相互のつなぎ目部分とその他の部分とで等しくなる、すなわちラインセンサ群全体で無効画素が均一に間引かれるため、縮小画像に生じる歪みなどの画質低下を避けることができる。
【００１０】
前記読取装置においては、請求項２に示すとおり、ラインセンサの本数ｎを４とし、そのラインセンサの各々の出力から３個の無効画素を間引いた状態の有効画素を得る構成をとることができる。これによると、ファクシミリ装置に用いられる汎用的なラインセンサで一般的な大きさの電子黒板に適したセンサユニットを構成することができ、簡易に１／４の縮小画像を得ることができる。
【００１１】
また、本発明においては、請求項３に示すとおり、電子黒板の構成を、光源と、互いに同一の画素数を有し、かつ主走査方向に一直線に並べられたｎ本のラインセンサと、このｎ本のラインセンサを所定のタイミングで並行して出力動作させる制御手段と、ｎ本の前記ラインセンサの各々から同時に出力される画素信号を順に切り替えながら取り込むことでｎ−１個の無効画素を規則的に間引くと共に、取り込まれた有効画素の信号を前記ラインセンサの並びの順番で並べ替えることにより１／ｎの縮小画像データを出力する信号処理手段を備えた読取装置、並びに複数の前記ラインセンサを一体的に黒板面上で副走査方向に走査させる手段を有し、前記制御手段は、前記ラインセンサ相互のつなぎ目部分において前段のラインセンサの最終無効画素の個数Ｅと後段のラインセンサの先頭無効画素の個数Ｆとの和Ｅ＋Ｆがｎ−１と等しくなるように、複数の前記ラインセンサを互いにずらした出力開始タイミングで動作させるものとした。これによると、間引き数がラインセンサ相互のつなぎ目部分とその他の部分とで等しくなる、すなわちラインセンサ群全体で無効画素が均一に間引かれるため、縮小画像に生じる歪みなどの画質低下を避けることができる。
【００１２】
さらに、本発明においては、請求項４に示すとおり、電子黒板の構成を、光源と、互いに同一の画素数を有し、かつ主走査方向に一直線に並べられたｎ本のラインセンサと、このｎ本のラインセンサを所定のタイミングで並行して出力動作させる制御手段と、ｎ本の前記ラインセンサの各々から同時に出力される画素信号を順に切り替えながら取り込むことでｎ−１個の無効画素を規則的に間引くと共に、取り込まれた有効画素の信号を前記ラインセンサの並びの順番で並べ替えることにより１／ｎの縮小画像データを出力する信号処理手段を備えた読取装置、並びに複数の前記ラインセンサを一体的に黒板面上で副走査方向に走査させる手段を有し、 複数の前記ラインセンサは、同一の開始タイミングで出力動作させた場合に、前記有効画素の間の前記無効画素の個数が、前記ラインセンサ相互のつなぎ目部分においてｎ−１より多くなる総画素数を有し、前記制御手段は、前記無効画素の個数が、前記つなぎ目部分においてｎ−１と等しくなるように、次段の前記ラインセンサの出力開始タイミングを前段の前記ラインセンサより遅らせるものとした。これによると、間引き数がラインセンサ相互のつなぎ目部分とその他の部分とで等しくなる、すなわちラインセンサ群全体で無効画素が均一に間引かれるため、縮小画像に生じる歪みなどの画質低下を避けることができる。
【００１３】
前記電子黒板においては、請求項５に示すとおり、複数の前記ラインセンサは、同一の開始タイミングで出力動作させた場合に、前記無効画素の個数が、前記つなぎ目部分においてｎ個となる総画素数を有し、前記制御手段は、次段の前記ラインセンサの出力開始タイミングを前段の前記ラインセンサより１画素ずつ遅らせる構成とすることができる。
【００１４】
前記電子黒板においては、請求項６に示すとおり、前記ラインセンサの本数ｎを４とし、そのラインセンサの各々の出力から３個の無効画素を間引いた状態の有効画素を得る構成をとることができる。これによると、簡易に１／４の縮小画像を得ることができる。
【００１５】
なお、カラー画像の読み取りの場合には、ＲＧＢ各色の光源の切替によりＲＧＢ各色の画像データを得、これらを画素単位で合成してカラー画像データを得る。
【００１６】
【発明の実施の形態】
以下に添付の図面を参照して本発明の実施の形態について詳細に説明する。
【００１７】
図１は、本発明による読取装置の概略構成を示すブロック図である。この読取装置は、互いに同一の画素数を有し、かつ主走査方向に直列に並べられた４本のラインセンサ１ａ〜１ｄからなるセンサユニット１と、ラインセンサ１ａ〜１ｄを所定のタイミングで並行して出力動作させる読み取りタイミング発生回路（制御手段）２と、ラインセンサ１ａ〜１ｄの各々から同時に出力される画素信号を順に切り替えながら取り込むことで所定数の無効画素を規則的に間引くと共に、取り込まれた有効画素の信号を正規の順番に並べ替える信号処理部（信号処理手段）３と、１ラインごとの画素データを記憶する主走査ラインメモリ４と、光源５とを有している。
【００１８】
各ラインセンサ１ａ〜１ｄは、１方向に配列されたフォトダイオード等からなる光電変換素子と、これら光電変換素子での光電変換により生成した画素信号を光電変換素子の配列順に出力するアナログシフトレジスタとを有している。このラインセンサ１ａ〜１ｄは、読み取りタイミング発生回路２から出力されるセンサ用クロック信号（ＣＩＳＣＬＫ）、並びにスタート信号（ＳＩ−ａ〜ｄ）により制御される。
【００１９】
センサ用クロック信号（ＣＩＳＣＬＫ）は、ラインセンサ１ａ〜１ｄ内のアナログシフトレジスタの動作を制御するものであり、このセンサ用クロック信号のパルスに同期して画素信号が出力される。スタート信号（ＳＩ−ａ〜ｄ）は、ラインセンサ１ａ〜１ｄ内のアナログシフトレジスタの出力動作を開始させるものであり、このスタート信号のパルスに応答して画素信号が先頭画素から配列順に出力を開始する。
【００２０】
信号処理部３は、各ラインセンサ１ａ〜１ｄからの画素信号を選択的に（順番に）出力するアナログスイッチ６と、これから出力される画素信号をＡ／Ｄ変換し、また画素毎の出力のばらつきを補正（シェーディング補正）するアナログフロントエンド回路７と、これから出力される画素データをラインセンサ１ａ〜１ｄの配列にしたがった正規の順番に並び替える主走査画素並べ替え回路８とからなっている。
【００２１】
アナログスイッチ６は、読み取りタイミング発生回路２から出力される選択信号により制御され、ラインセンサ１ａ〜１ｄから同時に出力される画素信号のうち、選択信号により指定されたものを択一的に選択して出力する。アナログフロントエンド回路７並びに主走査画素並べ替え回路８は、読み取りタイミング発生回路２から出力されるクロック信号（ＣＬＫ）のパルスに同期して所定の動作を行う。このクロック信号（ＣＬＫ）は、アナログスイッチ６の選択信号やセンサ用クロック信号（ＣＩＳＣＬＫ）と同期して出力される。
【００２２】
光源５は、Ｒ光源５ａ、Ｇ光源５ｂ、及びＢ光源５ｃからなり、読み取りタイミング発生回路２からの制御信号にしたがって切り替え動作する。
【００２３】
図２は、図１に示した読取装置を用いた電子黒板を示す斜視図である。この電子黒板は、マーカーによる書き込みなどからなる黒板面１１ａ上の画像を読み取るために、図１に示したセンサユニット１並びに光源５を保持した走行読取ユニット１２が黒板面１１ａに沿って走行する構成となっており、光源５が黒板面１ａに光を照射し、その反射光をラインセンサ１ａ〜１ｄで受光することで黒板面１ａ上の画像が読み取られる。
【００２４】
走行読取ユニット１２は、黒板１１を支持する架台１３の上端に設けられたレール１４上を走行する台車部１５から吊り下げられた状態で支持され、台車部１５に内蔵された走行モータで左右方向に自走し、読み取り時には黒板１の側方で待避した初期位置（図中に符号Ｓを付して想像線で示す位置）から走行を開始し、黒板１の逆側の位置（図中に符号Ｅを付して想像線で示す位置）まで走行して黒板面１ａ全面の読み取りを終了する。黒板１１の下方には各種動作の設定を行う操作パネル１６と、読み取った画像を出力する印刷ユニット（プリンタ）１７とが設けられている。
【００２５】
印刷ユニット１７は、Ａ４サイズに対応する読取幅を有するラインセンサ１ａ〜１ｄと同等の出力幅と解像度とを有し、Ａ４サイズの記録紙への出力が解像度変更を行うことなく可能となっている。
【００２６】
図３は、図１に示したラインセンサ及び光源の動作状況を示すタイミング図である。各ラインセンサ１ａ〜１ｄには、スタート信号（ＳＩ−ａ〜ｄ）のパルスが所定の蓄積時間Ｔ０をおいて入力され、このパルスをトリガとして受光を終了して出力を開始し、また次の受光を開始する。ラインセンサ１ａ〜１ｄの出力（ａ１、ｂ１、ｃ１、ｄ１など）は、画素数に応じた出力時間Ｔ１に渡って行われる。
【００２７】
ここでラインセンサ１ａ〜１ｄの動作に同期させてＲ光源５ａ、Ｇ光源５ｂ、Ｂ光源５ｃの切り替えが行われ、Ｒ光源５ａの点灯時に電荷が蓄積された各ラインセンサ１ａ〜１ｄの出力（ａ１、ｂ１、ｃ１、ｄ１）と、Ｇ光源７ｂの点灯時に蓄積された各ラインセンサ１ａ〜１ｄの出力（ａ２、ｂ２、ｃ２、ｄ２）と、Ｂ光源７ｃの点灯時に蓄積された各ラインセンサ１ａ〜１ｄの出力（ａ３、ｂ３、ｃ３、ｄ３）とを画素単位で合成して１ライン分のカラー画像データが得られる。この動作を副走査方向に走行読取ユニット１２を移動させつつ繰り返すことで全体のカラー画像が得られる。なお、最初のスタートパルスに対応する出力（ａ０、ｂ０、ｃ０、ｄ０）は無効となる。
【００２８】
図４は、図１に示したラインセンサの制御方法及びアナログスイッチの出力状況に関する第１の実施形態を示すタイミング図である。これは、図３に示したＲ光源５ａの点灯によるラインセンサ１ａ〜１ｄの出力（ａ１、ｂ１、ｃ１、ｄ１）とこれに対応するアナログスイッチ６の出力Ｒ１の詳細を示すものである。
【００２９】
第１のラインセンサ１ａは、スタート信号（ＳＩ−ａ）により出力が開始されると、センサ用クロック信号（ＣＩＳＣＬＫ）にしたがって画素の配列順に画素信号（ａａ１〜ａａ２４００）を出力する。他のラインセンサ１ｂ、１ｃ、１ｄも同様である。アナログスイッチ６には、センサ用クロック信号（ＣＩＳＣＬＫ）と同期した選択信号が入力され、選択するラインセンサ１ａ〜１ｄを配列順に切り替える。これにより、各ラインセンサ１ａ〜１ｄから出力される画素信号が３つおきに有効となり、この有効画素の間の３画素（例えばａａ２〜ａａ４）が無効となる。
【００３０】
ここで、タイミング発生回路（制御手段）２は、複数のラインセンサ１ａ〜１ｄを互いにずらした開始タイミングで出力動作させる。すなわち、タイミング発生回路２から出力されるスタート信号（ＳＩ−ａ〜ｄ）の各スタートパルスが、センサ用クロック信号（ＣＩＳＣＬＫ）の１周期分だけずれており、ラインセンサ１ａ〜１ｄは配列順に１画素ずつ遅れて出力を開始する。これによりアナログスイッチ６の選択信号がａ、ｂ、ｃ、ｄと変わると、アナログスイッチ６からは画素信号がａａ１、ｂｂ１、ｃｃ１、ｄｄ１の順に出力される。
【００３１】
図５は、図４に示したアナログスイッチ出力に対応する主走査画素並べ替え回路の出力状況を示すタイミング図である。図４に示したようにアナログスイッチ６から画素信号が出力されるが、この画素信号は、アナログフロントエンド回路７にてＡ／Ｄ変換などの処理が行われた後、主走査画素並べ替え回路８に入力され、この主走査画素並べ替え回路８では、実際の画素の配列順に戻すように画素データを並べ替える処理が行われ、順にａａ１、ａａ５、ａａ９、ａａ１３と整列したラインデータが得られる。
【００３２】
図６は、図４に示した制御方法による場合の有効画素及び無効画素の出現状況を示す図である。これは、図１０に示したつなぎ目部分の間引き数が均一に１画素だけ他の部分より多くなる従来例に対するものであり、各ラインセンサ１ａ〜１ｄの総画素数が２４００となっている。前記のように、タイミング発生回路（制御手段）２は、複数のラインセンサ１ａ〜１ｄを互いにずらした開始タイミングで出力動作させるようになっており、これによりアナログスイッチ６での切替により取り込まれた有効画素の間にある無効画素の間引き数が、ラインセンサ１ａ〜１ｄ相互のつなぎ目部分と他の部分とで等しくすることができる。
【００３３】
具体的には、第２・第３・第４の各ラインセンサ１ｂ・１ｃ・１ｄの先頭無効画素数Ｆｂ・Ｆｃ・Ｆｄが共に０となり、第１・第２・第３の各ラインセンサ１ａ・１ｂ・１ｃの最終無効画素数Ｅａ・Ｅｂ・Ｅｃが共に３となる。このため、第１・第２のラインセンサ１ａ・１ｂ相互のつなぎ目部分の間引き数は、Ｅａ＋Ｆｂ＝３となり、第２・第３のラインセンサ１ｂ・１ｃ相互のつなぎ目部分、並びに第３・第４のラインセンサ１ｃ・１ｄ相互のつなぎ目部分の各間引き数も同様に３となり、間引き数がつなぎ目部分とその他の部分とで等しくなる。
【００３４】
図７は、図１に示したラインセンサの制御方法及びアナログスイッチの出力状況に関する第２の実施形態を示すタイミング図である。ここでは、タイミング発生回路２から出力されるスタート信号（ＳＩ−ａ〜ｄ）の各スタートパルスにより、第１のラインセンサ１ａに対して、第２のラインセンサ１ｂが１画素分早く出力を開始し、第３のラインセンサ１ｃが２画素分遅れて出力を開始し、第４のラインセンサ１ｄが１画素分遅れて出力を開始する。すなわち、第２のラインセンサ１ｂ、第１のラインセンサ１ａ、第４のラインセンサ１ｄ、第３のラインセンサ１ｃの順で出力を開始する。これによりアナログスイッチ６の選択信号がａ、ｂ、ｃ、ｄと変わると、アナログスイッチ６からは画素信号がａａ１、ｂｂ３、ｃｃ１、ｄｄ３の順に出力される。
【００３５】
図８は、図７に示したアナログスイッチ出力に対応する主走査画素並べ替え回路の出力状況を示すタイミング図である。ここでは、図５に示した例と同様に、アナログスイッチ６から出力された画素信号が、アナログフロントエンド回路７にてＡ／Ｄ変換などの処理が行われた後、主走査画素並べ替え回路８に入力されると、主走査画素並べ替え回路８では、実際の画素の配列順に戻すように画素データを並べ替える処理が行われ、順にａａ１、ａａ５、ａａ９、ａａ１３と整列したラインデータが得られる。
【００３６】
図９は、図７に示した制御方法による場合の有効画素及び無効画素の出現状況を示している。これは、図１１に示したつなぎ目部分の間引き数が不均一に他の部分と異なる従来例に対するものであり、各ラインセンサ１ａ〜１ｄの総画素数が２３９８となっている。ここでは、第２・第３・第４の各ラインセンサ１ｂ・１ｃ・１ｄの先頭無効画素数Ｆｂ・Ｆｃ・Ｆｄがそれぞれ２、０、２となり、第１・第２・第３の各ラインセンサ１ａ・１ｂ・１ｃの最終無効画素数Ｅａ・Ｅｂ・Ｅｃがそれぞれ１、３、１となる。このため、第１・第２のラインセンサ１ａ・１ｂ相互のつなぎ目部分の間引き数は、Ｅａ＋Ｆｂ＝３となり、第２・第３のラインセンサ１ｂ・１ｃ相互のつなぎ目部分、並びに第３・第４のラインセンサ１ｃ・１ｄ相互のつなぎ目部分の各間引き数も同様に３となり、間引き数がつなぎ目部分とその他の部分とで等しくなる。
【００３７】
なお、本実施形態においては、ラインセンサの配列数を４としたが、本発明はこれに限定されるものではなく、例えば小型の電子黒板では、Ａ４サイズ対応のファクシミリ用ラインセンサを用いてその配列数を３とした構成とすると良い。
【００３８】
【発明の効果】
このように本発明によれば、ｎ本のラインセンサで構成されたセンサユニットを用いて１／ｎの縮小画像を得る場合に、ラインセンサ相互のつなぎ目部分で無効画素の間引き数が変化することを避けることができるため、センサユニット全体において均一に間引かれた出力画像を得ることができ、出力画像の画質を向上させる上で大きな効果が得られる。
【図面の簡単な説明】
【図１】本発明による読取装置の概略構成を示すブロック図
【図２】図１に示した読取装置を用いた電子黒板を示す斜視図
【図３】図１に示したラインセンサ及び光源の動作状況を示すタイミング図
【図４】図１に示したラインセンサの制御方法及びアナログスイッチの出力状況に関する第１の実施形態を示すタイミング図
【図５】図４に示したアナログスイッチ出力に対応する主走査画素並べ替え回路の出力状況を示すタイミング図
【図６】図４に示した制御方法による場合の有効画素及び無効画素の出現状況を示す図
【図７】図１に示したラインセンサの制御方法及びアナログスイッチの出力状況に関する第２の実施形態を示すタイミング図
【図８】図７に示したアナログスイッチ出力に対応する主走査画素並べ替え回路の出力状況を示すタイミング図
【図９】図７に示した制御方法による場合の有効画素及び無効画素の出現状況を示す図
【図１０】従来の読取装置による場合の有効画素及び無効画素の出現状況を示す図
【図１１】従来の読取装置による場合の有効画素及び無効画素の出現状況を示す図
【符号の説明】
１ａ〜１ｄ ラインセンサ
２ タイミング発生回路（制御手段）
３ 信号処理部（信号処理手段）
５ 光源
１２ 走行読取ユニット
【発明の属する技術分野】
本発明は、複数本のラインセンサにより構成された読取装置及びこの読取装置を用いて黒板面上の画像を読み取る電子黒板に関するものである。
【０００２】
【従来の技術】
マーカーによる書き込みなどによる黒板面上の画像を読み取る電子黒板では、例えばファクシミリ装置などに組み込むためにＡ４サイズあるいはＡ３サイズの読み取り用に開発されたラインセンサを転用することでその製造コストを削減することができる。この場合、複数のラインセンサを主走査方向に直列に並べて１本のラインセンサとして機能させることになる。
【０００３】
このような構成の読取装置においては、複数のラインセンサからその配列順に画素信号を順次出力させることが一般的であるが、画像データの処理能力やプリンタの出力解像度などの都合で画素を適宜に間引いた縮小画像データを得たい場合、複数のラインセンサを並行して駆動して同時に画素信号を出力させると共に、取り込む画素信号を複数のラインセンサで順に切り替えながら選択する構成とすると（特許文献１参照。）、取り込まれずに無効となった画素が規則的に間引かれることから都合良く縮小画像データが得られ、しかも画像の読み取りを高速化することができる利点が得られる。
【０００４】
この場合、ラインセンサの配列数をｎとすると、ラインセンサの各々の出力からｎ画素毎にｎ−１個の無効画素が間引かれる。すなわち、各ラインセンサでは、切り替えによりｎ−１個おきに画素信号が取り込まれて有効画素となり、この有効画素の間で取り込まれずに無効となった無効画素の個数（間引き数）がｎ−１となる。そして得られる読取データは、主走査画素数が１／ｎとなる縮小画像となる。
【特許文献１】
特開２００２−２１８１６５号公報
【０００５】
【発明が解決しようとする課題】
しかるに、前記の従来構成の読取装置では、各ラインセンサを同一の開始タイミングで出力動作させると共に、画素信号選択のための切り替えをラインセンサの配列順位にしたがって行う構成となっている。このため、図１０・図１１に示すように、１本のラインセンサにおける最初の有効画素より前の無効画素の数（先頭無効画素数）は、ラインセンサの配列順位に応じて一意的に定まるが、１本のラインセンサにおける最後の有効画素より後の無効画素の数（最終無効画素数）は、ラインセンサの総画素数に応じて変化する。
【０００６】
このため、ラインセンサ相互のつなぎ目部分における無効画素の間引き数（図中の有効画素間隔）、すなわち前段のラインセンサの最終無効画素数と次段のラインセンサの先頭無効画素数との和は、必ずしも他の部分と同様にｎ−１（ここでは、３）になるとは限らず、このようにつなぎ目部分において間引き数が他の部分と異なると、出力画像が歪むなどの画質上の問題が生じる。なお、図１０にはつなぎ目部分で間引き数が一様に他の部分より多くなる例を示しており、図１１にはつなぎ目部分で間引き数が他の部分より増減する例を示している。
【０００７】
本発明は、上記のような課題に鑑みなされたものであり、その主な目的は、複数本のラインセンサを１本のラインセンサとして機能させると共に、所定数の無効画素を規則的に間引いて縮小画像データを得る場合に、各ラインセンサのつなぎ目部分において無効画素の間引き数が変化することで生じる出力画像の画質低下を避けることができる読取装置及びこれを用いた電子黒板を提供することにある。
【０００８】
【課題を解決するための手段】
このような目的を果たすために、本発明においては、請求項１に示すとおり、読取装置の構成を、互いに同一の画素数を有し、かつ主走査方向に一直線に並べられたｎ本のラインセンサと、このｎ本のラインセンサを所定のタイミングで並行して出力動作させる制御手段と、ｎ本の前記ラインセンサの各々から同時に出力される画素信号を順に切り替えながら取り込むことでｎ−１個の無効画素を規則的に間引くと共に、取り込まれた有効画素の信号を前記ラインセンサの並びの順番で並べ替えることにより１／ｎの縮小画像データを出力する信号処理手段とを有し、前記ラインセンサ相互のつなぎ目部分において前段のラインセンサの最終無効画素の個数Ｅと後段のラインセンサの先頭無効画素の個数Ｆとの和Ｅ＋Ｆがｎ−１と等しくなるように、複数の前記ラインセンサを互いにずらした出力開始タイミングで動作させるものとした。これによると、間引き数がラインセンサ相互のつなぎ目部分とその他の部分とで等しくなる、すなわちラインセンサ群全体で無効画素が均一に間引かれるため、縮小画像に生じる歪みなどの画質低下を避けることができる。
【００１０】
前記読取装置においては、請求項２に示すとおり、ラインセンサの本数ｎを４とし、そのラインセンサの各々の出力から３個の無効画素を間引いた状態の有効画素を得る構成をとることができる。これによると、ファクシミリ装置に用いられる汎用的なラインセンサで一般的な大きさの電子黒板に適したセンサユニットを構成することができ、簡易に１／４の縮小画像を得ることができる。
【００１１】
また、本発明においては、請求項３に示すとおり、電子黒板の構成を、光源と、互いに同一の画素数を有し、かつ主走査方向に一直線に並べられたｎ本のラインセンサと、このｎ本のラインセンサを所定のタイミングで並行して出力動作させる制御手段と、ｎ本の前記ラインセンサの各々から同時に出力される画素信号を順に切り替えながら取り込むことでｎ−１個の無効画素を規則的に間引くと共に、取り込まれた有効画素の信号を前記ラインセンサの並びの順番で並べ替えることにより１／ｎの縮小画像データを出力する信号処理手段を備えた読取装置、並びに複数の前記ラインセンサを一体的に黒板面上で副走査方向に走査させる手段を有し、前記制御手段は、前記ラインセンサ相互のつなぎ目部分において前段のラインセンサの最終無効画素の個数Ｅと後段のラインセンサの先頭無効画素の個数Ｆとの和Ｅ＋Ｆがｎ−１と等しくなるように、複数の前記ラインセンサを互いにずらした出力開始タイミングで動作させるものとした。これによると、間引き数がラインセンサ相互のつなぎ目部分とその他の部分とで等しくなる、すなわちラインセンサ群全体で無効画素が均一に間引かれるため、縮小画像に生じる歪みなどの画質低下を避けることができる。
【００１２】
さらに、本発明においては、請求項４に示すとおり、電子黒板の構成を、光源と、互いに同一の画素数を有し、かつ主走査方向に一直線に並べられたｎ本のラインセンサと、このｎ本のラインセンサを所定のタイミングで並行して出力動作させる制御手段と、ｎ本の前記ラインセンサの各々から同時に出力される画素信号を順に切り替えながら取り込むことでｎ−１個の無効画素を規則的に間引くと共に、取り込まれた有効画素の信号を前記ラインセンサの並びの順番で並べ替えることにより１／ｎの縮小画像データを出力する信号処理手段を備えた読取装置、並びに複数の前記ラインセンサを一体的に黒板面上で副走査方向に走査させる手段を有し、 複数の前記ラインセンサは、同一の開始タイミングで出力動作させた場合に、前記有効画素の間の前記無効画素の個数が、前記ラインセンサ相互のつなぎ目部分においてｎ−１より多くなる総画素数を有し、前記制御手段は、前記無効画素の個数が、前記つなぎ目部分においてｎ−１と等しくなるように、次段の前記ラインセンサの出力開始タイミングを前段の前記ラインセンサより遅らせるものとした。これによると、間引き数がラインセンサ相互のつなぎ目部分とその他の部分とで等しくなる、すなわちラインセンサ群全体で無効画素が均一に間引かれるため、縮小画像に生じる歪みなどの画質低下を避けることができる。
【００１３】
前記電子黒板においては、請求項５に示すとおり、複数の前記ラインセンサは、同一の開始タイミングで出力動作させた場合に、前記無効画素の個数が、前記つなぎ目部分においてｎ個となる総画素数を有し、前記制御手段は、次段の前記ラインセンサの出力開始タイミングを前段の前記ラインセンサより１画素ずつ遅らせる構成とすることができる。
【００１４】
前記電子黒板においては、請求項６に示すとおり、前記ラインセンサの本数ｎを４とし、そのラインセンサの各々の出力から３個の無効画素を間引いた状態の有効画素を得る構成をとることができる。これによると、簡易に１／４の縮小画像を得ることができる。
【００１５】
なお、カラー画像の読み取りの場合には、ＲＧＢ各色の光源の切替によりＲＧＢ各色の画像データを得、これらを画素単位で合成してカラー画像データを得る。
【００１６】
【発明の実施の形態】
以下に添付の図面を参照して本発明の実施の形態について詳細に説明する。
【００１７】
図１は、本発明による読取装置の概略構成を示すブロック図である。この読取装置は、互いに同一の画素数を有し、かつ主走査方向に直列に並べられた４本のラインセンサ１ａ〜１ｄからなるセンサユニット１と、ラインセンサ１ａ〜１ｄを所定のタイミングで並行して出力動作させる読み取りタイミング発生回路（制御手段）２と、ラインセンサ１ａ〜１ｄの各々から同時に出力される画素信号を順に切り替えながら取り込むことで所定数の無効画素を規則的に間引くと共に、取り込まれた有効画素の信号を正規の順番に並べ替える信号処理部（信号処理手段）３と、１ラインごとの画素データを記憶する主走査ラインメモリ４と、光源５とを有している。
【００１８】
各ラインセンサ１ａ〜１ｄは、１方向に配列されたフォトダイオード等からなる光電変換素子と、これら光電変換素子での光電変換により生成した画素信号を光電変換素子の配列順に出力するアナログシフトレジスタとを有している。このラインセンサ１ａ〜１ｄは、読み取りタイミング発生回路２から出力されるセンサ用クロック信号（ＣＩＳＣＬＫ）、並びにスタート信号（ＳＩ−ａ〜ｄ）により制御される。
【００１９】
センサ用クロック信号（ＣＩＳＣＬＫ）は、ラインセンサ１ａ〜１ｄ内のアナログシフトレジスタの動作を制御するものであり、このセンサ用クロック信号のパルスに同期して画素信号が出力される。スタート信号（ＳＩ−ａ〜ｄ）は、ラインセンサ１ａ〜１ｄ内のアナログシフトレジスタの出力動作を開始させるものであり、このスタート信号のパルスに応答して画素信号が先頭画素から配列順に出力を開始する。
【００２０】
信号処理部３は、各ラインセンサ１ａ〜１ｄからの画素信号を選択的に（順番に）出力するアナログスイッチ６と、これから出力される画素信号をＡ／Ｄ変換し、また画素毎の出力のばらつきを補正（シェーディング補正）するアナログフロントエンド回路７と、これから出力される画素データをラインセンサ１ａ〜１ｄの配列にしたがった正規の順番に並び替える主走査画素並べ替え回路８とからなっている。
【００２１】
アナログスイッチ６は、読み取りタイミング発生回路２から出力される選択信号により制御され、ラインセンサ１ａ〜１ｄから同時に出力される画素信号のうち、選択信号により指定されたものを択一的に選択して出力する。アナログフロントエンド回路７並びに主走査画素並べ替え回路８は、読み取りタイミング発生回路２から出力されるクロック信号（ＣＬＫ）のパルスに同期して所定の動作を行う。このクロック信号（ＣＬＫ）は、アナログスイッチ６の選択信号やセンサ用クロック信号（ＣＩＳＣＬＫ）と同期して出力される。
【００２２】
光源５は、Ｒ光源５ａ、Ｇ光源５ｂ、及びＢ光源５ｃからなり、読み取りタイミング発生回路２からの制御信号にしたがって切り替え動作する。
【００２３】
図２は、図１に示した読取装置を用いた電子黒板を示す斜視図である。この電子黒板は、マーカーによる書き込みなどからなる黒板面１１ａ上の画像を読み取るために、図１に示したセンサユニット１並びに光源５を保持した走行読取ユニット１２が黒板面１１ａに沿って走行する構成となっており、光源５が黒板面１ａに光を照射し、その反射光をラインセンサ１ａ〜１ｄで受光することで黒板面１ａ上の画像が読み取られる。
【００２４】
走行読取ユニット１２は、黒板１１を支持する架台１３の上端に設けられたレール１４上を走行する台車部１５から吊り下げられた状態で支持され、台車部１５に内蔵された走行モータで左右方向に自走し、読み取り時には黒板１の側方で待避した初期位置（図中に符号Ｓを付して想像線で示す位置）から走行を開始し、黒板１の逆側の位置（図中に符号Ｅを付して想像線で示す位置）まで走行して黒板面１ａ全面の読み取りを終了する。黒板１１の下方には各種動作の設定を行う操作パネル１６と、読み取った画像を出力する印刷ユニット（プリンタ）１７とが設けられている。
【００２５】
印刷ユニット１７は、Ａ４サイズに対応する読取幅を有するラインセンサ１ａ〜１ｄと同等の出力幅と解像度とを有し、Ａ４サイズの記録紙への出力が解像度変更を行うことなく可能となっている。
【００２６】
図３は、図１に示したラインセンサ及び光源の動作状況を示すタイミング図である。各ラインセンサ１ａ〜１ｄには、スタート信号（ＳＩ−ａ〜ｄ）のパルスが所定の蓄積時間Ｔ０をおいて入力され、このパルスをトリガとして受光を終了して出力を開始し、また次の受光を開始する。ラインセンサ１ａ〜１ｄの出力（ａ１、ｂ１、ｃ１、ｄ１など）は、画素数に応じた出力時間Ｔ１に渡って行われる。
【００２７】
ここでラインセンサ１ａ〜１ｄの動作に同期させてＲ光源５ａ、Ｇ光源５ｂ、Ｂ光源５ｃの切り替えが行われ、Ｒ光源５ａの点灯時に電荷が蓄積された各ラインセンサ１ａ〜１ｄの出力（ａ１、ｂ１、ｃ１、ｄ１）と、Ｇ光源７ｂの点灯時に蓄積された各ラインセンサ１ａ〜１ｄの出力（ａ２、ｂ２、ｃ２、ｄ２）と、Ｂ光源７ｃの点灯時に蓄積された各ラインセンサ１ａ〜１ｄの出力（ａ３、ｂ３、ｃ３、ｄ３）とを画素単位で合成して１ライン分のカラー画像データが得られる。この動作を副走査方向に走行読取ユニット１２を移動させつつ繰り返すことで全体のカラー画像が得られる。なお、最初のスタートパルスに対応する出力（ａ０、ｂ０、ｃ０、ｄ０）は無効となる。
【００２８】
図４は、図１に示したラインセンサの制御方法及びアナログスイッチの出力状況に関する第１の実施形態を示すタイミング図である。これは、図３に示したＲ光源５ａの点灯によるラインセンサ１ａ〜１ｄの出力（ａ１、ｂ１、ｃ１、ｄ１）とこれに対応するアナログスイッチ６の出力Ｒ１の詳細を示すものである。
【００２９】
第１のラインセンサ１ａは、スタート信号（ＳＩ−ａ）により出力が開始されると、センサ用クロック信号（ＣＩＳＣＬＫ）にしたがって画素の配列順に画素信号（ａａ１〜ａａ２４００）を出力する。他のラインセンサ１ｂ、１ｃ、１ｄも同様である。アナログスイッチ６には、センサ用クロック信号（ＣＩＳＣＬＫ）と同期した選択信号が入力され、選択するラインセンサ１ａ〜１ｄを配列順に切り替える。これにより、各ラインセンサ１ａ〜１ｄから出力される画素信号が３つおきに有効となり、この有効画素の間の３画素（例えばａａ２〜ａａ４）が無効となる。
【００３０】
ここで、タイミング発生回路（制御手段）２は、複数のラインセンサ１ａ〜１ｄを互いにずらした開始タイミングで出力動作させる。すなわち、タイミング発生回路２から出力されるスタート信号（ＳＩ−ａ〜ｄ）の各スタートパルスが、センサ用クロック信号（ＣＩＳＣＬＫ）の１周期分だけずれており、ラインセンサ１ａ〜１ｄは配列順に１画素ずつ遅れて出力を開始する。これによりアナログスイッチ６の選択信号がａ、ｂ、ｃ、ｄと変わると、アナログスイッチ６からは画素信号がａａ１、ｂｂ１、ｃｃ１、ｄｄ１の順に出力される。
【００３１】
図５は、図４に示したアナログスイッチ出力に対応する主走査画素並べ替え回路の出力状況を示すタイミング図である。図４に示したようにアナログスイッチ６から画素信号が出力されるが、この画素信号は、アナログフロントエンド回路７にてＡ／Ｄ変換などの処理が行われた後、主走査画素並べ替え回路８に入力され、この主走査画素並べ替え回路８では、実際の画素の配列順に戻すように画素データを並べ替える処理が行われ、順にａａ１、ａａ５、ａａ９、ａａ１３と整列したラインデータが得られる。
【００３２】
図６は、図４に示した制御方法による場合の有効画素及び無効画素の出現状況を示す図である。これは、図１０に示したつなぎ目部分の間引き数が均一に１画素だけ他の部分より多くなる従来例に対するものであり、各ラインセンサ１ａ〜１ｄの総画素数が２４００となっている。前記のように、タイミング発生回路（制御手段）２は、複数のラインセンサ１ａ〜１ｄを互いにずらした開始タイミングで出力動作させるようになっており、これによりアナログスイッチ６での切替により取り込まれた有効画素の間にある無効画素の間引き数が、ラインセンサ１ａ〜１ｄ相互のつなぎ目部分と他の部分とで等しくすることができる。
【００３３】
具体的には、第２・第３・第４の各ラインセンサ１ｂ・１ｃ・１ｄの先頭無効画素数Ｆｂ・Ｆｃ・Ｆｄが共に０となり、第１・第２・第３の各ラインセンサ１ａ・１ｂ・１ｃの最終無効画素数Ｅａ・Ｅｂ・Ｅｃが共に３となる。このため、第１・第２のラインセンサ１ａ・１ｂ相互のつなぎ目部分の間引き数は、Ｅａ＋Ｆｂ＝３となり、第２・第３のラインセンサ１ｂ・１ｃ相互のつなぎ目部分、並びに第３・第４のラインセンサ１ｃ・１ｄ相互のつなぎ目部分の各間引き数も同様に３となり、間引き数がつなぎ目部分とその他の部分とで等しくなる。
【００３４】
図７は、図１に示したラインセンサの制御方法及びアナログスイッチの出力状況に関する第２の実施形態を示すタイミング図である。ここでは、タイミング発生回路２から出力されるスタート信号（ＳＩ−ａ〜ｄ）の各スタートパルスにより、第１のラインセンサ１ａに対して、第２のラインセンサ１ｂが１画素分早く出力を開始し、第３のラインセンサ１ｃが２画素分遅れて出力を開始し、第４のラインセンサ１ｄが１画素分遅れて出力を開始する。すなわち、第２のラインセンサ１ｂ、第１のラインセンサ１ａ、第４のラインセンサ１ｄ、第３のラインセンサ１ｃの順で出力を開始する。これによりアナログスイッチ６の選択信号がａ、ｂ、ｃ、ｄと変わると、アナログスイッチ６からは画素信号がａａ１、ｂｂ３、ｃｃ１、ｄｄ３の順に出力される。
【００３５】
図８は、図７に示したアナログスイッチ出力に対応する主走査画素並べ替え回路の出力状況を示すタイミング図である。ここでは、図５に示した例と同様に、アナログスイッチ６から出力された画素信号が、アナログフロントエンド回路７にてＡ／Ｄ変換などの処理が行われた後、主走査画素並べ替え回路８に入力されると、主走査画素並べ替え回路８では、実際の画素の配列順に戻すように画素データを並べ替える処理が行われ、順にａａ１、ａａ５、ａａ９、ａａ１３と整列したラインデータが得られる。
【００３６】
図９は、図７に示した制御方法による場合の有効画素及び無効画素の出現状況を示している。これは、図１１に示したつなぎ目部分の間引き数が不均一に他の部分と異なる従来例に対するものであり、各ラインセンサ１ａ〜１ｄの総画素数が２３９８となっている。ここでは、第２・第３・第４の各ラインセンサ１ｂ・１ｃ・１ｄの先頭無効画素数Ｆｂ・Ｆｃ・Ｆｄがそれぞれ２、０、２となり、第１・第２・第３の各ラインセンサ１ａ・１ｂ・１ｃの最終無効画素数Ｅａ・Ｅｂ・Ｅｃがそれぞれ１、３、１となる。このため、第１・第２のラインセンサ１ａ・１ｂ相互のつなぎ目部分の間引き数は、Ｅａ＋Ｆｂ＝３となり、第２・第３のラインセンサ１ｂ・１ｃ相互のつなぎ目部分、並びに第３・第４のラインセンサ１ｃ・１ｄ相互のつなぎ目部分の各間引き数も同様に３となり、間引き数がつなぎ目部分とその他の部分とで等しくなる。
【００３７】
なお、本実施形態においては、ラインセンサの配列数を４としたが、本発明はこれに限定されるものではなく、例えば小型の電子黒板では、Ａ４サイズ対応のファクシミリ用ラインセンサを用いてその配列数を３とした構成とすると良い。
【００３８】
【発明の効果】
このように本発明によれば、ｎ本のラインセンサで構成されたセンサユニットを用いて１／ｎの縮小画像を得る場合に、ラインセンサ相互のつなぎ目部分で無効画素の間引き数が変化することを避けることができるため、センサユニット全体において均一に間引かれた出力画像を得ることができ、出力画像の画質を向上させる上で大きな効果が得られる。
【図面の簡単な説明】
【図１】本発明による読取装置の概略構成を示すブロック図
【図２】図１に示した読取装置を用いた電子黒板を示す斜視図
【図３】図１に示したラインセンサ及び光源の動作状況を示すタイミング図
【図４】図１に示したラインセンサの制御方法及びアナログスイッチの出力状況に関する第１の実施形態を示すタイミング図
【図５】図４に示したアナログスイッチ出力に対応する主走査画素並べ替え回路の出力状況を示すタイミング図
【図６】図４に示した制御方法による場合の有効画素及び無効画素の出現状況を示す図
【図７】図１に示したラインセンサの制御方法及びアナログスイッチの出力状況に関する第２の実施形態を示すタイミング図
【図８】図７に示したアナログスイッチ出力に対応する主走査画素並べ替え回路の出力状況を示すタイミング図
【図９】図７に示した制御方法による場合の有効画素及び無効画素の出現状況を示す図
【図１０】従来の読取装置による場合の有効画素及び無効画素の出現状況を示す図
【図１１】従来の読取装置による場合の有効画素及び無効画素の出現状況を示す図
【符号の説明】
１ａ〜１ｄ ラインセンサ
２ タイミング発生回路（制御手段）
３ 信号処理部（信号処理手段）
５ 光源
１２ 走行読取ユニット
Claims (6)
- 互いに同一の画素数を有し、かつ主走査方向に一直線に並べられたｎ本のラインセンサと、このｎ本のラインセンサを所定のタイミングで並行して出力動作させる制御手段と、ｎ本の前記ラインセンサの各々から同時に出力される画素信号を順に切り替えながら取り込むことでｎ−１個の無効画素を規則的に間引くと共に、取り込まれた有効画素の信号を前記ラインセンサの並びの順番で並べ替えることにより１／ｎの縮小画像データを出力する信号処理手段とを有し、
前記制御手段は、前記ラインセンサ相互のつなぎ目部分において前段のラインセンサの最終無効画素の個数Ｅと後段のラインセンサの先頭無効画素の個数Ｆとの和Ｅ＋Ｆがｎ−１と等しくなるように、複数の前記ラインセンサを互いにずらした出力開始タイミングで動作させることを特徴とする読取装置。 - 前記ラインセンサの本数ｎを４とし、そのラインセンサの各々の出力から３個の無効画素を間引いた状態の有効画素を得ることを特徴とする請求項１に記載の読取装置。
- 光源と、互いに同一の画素数を有し、かつ主走査方向に一直線に並べられたｎ本のラインセンサと、このｎ本のラインセンサを所定のタイミングで並行して出力動作させる制御手段と、ｎ本の前記ラインセンサの各々から同時に出力される画素信号を順に切り替えながら取り込むことでｎ−１個の無効画素を規則的に間引くと共に、取り込まれた有効画素の信号を前記ラインセンサの並びの順番で並べ替えることにより１／ｎの縮小画像データを出力する信号処理手段を備えた読取装置、並びに複数の前記ラインセンサを一体的に黒板面上で副走査方向に走査させる手段を有し、
前記制御手段は、前記ラインセンサ相互のつなぎ目部分において前段のラインセンサの最終無効画素の個数Ｅと後段のラインセンサの先頭無効画素の個数Ｆとの和Ｅ＋Ｆがｎ−１と等しくなるように、複数の前記ラインセンサを互いにずらした出力開始タイミングで動作させることを特徴とする電子黒板。 - 光源と、互いに同一の画素数を有し、かつ主走査方向に一直線に並べられたｎ本のラインセンサと、このｎ本のラインセンサを所定のタイミングで並行して出力動作させる制御手段と、ｎ本の前記ラインセンサの各々から同時に出力される画素信号を順に切り替えながら取り込むことでｎ−１個の無効画素を規則的に間引くと共に、取り込まれた有効画素の信号を前記ラインセンサの並びの順番で並べ替えることにより１／ｎの縮小画像データを出力する信号処理手段を備えた読取装置、並びに複数の前記ラインセンサを一体的に黒板面上で副走査方向に走査させる手段を有し、
複数の前記ラインセンサは、同一の開始タイミングで出力動作させた場合に、前記有効画素の間の前記無効画素の個数が、前記ラインセンサ相互のつなぎ目部分においてｎ−１より多くなる総画素数を有し、
前記制御手段は、前記無効画素の個数が、前記つなぎ目部分においてｎ−１と等しくなるように、次段の前記ラインセンサの出力開始タイミングを前段の前記ラインセンサより遅らせることを特徴とする電子黒板。 - 複数の前記ラインセンサは、同一の開始タイミングで出力動作させた場合に、前記無効画素の個数が、前記つなぎ目部分においてｎ個となる総画素数を有し、前記制御手段は、次段の前記ラインセンサの出力開始タイミングを前段の前記ラインセンサより１画素ずつ遅らせることを特徴とする請求項４に記載の電子黒板。
- 前記ラインセンサの本数ｎを４とし、そのラインセンサの各々の出力から３個の無効画素を間引いた状態の有効画素を得ることを特徴とする請求項３乃至請求項５のいずれかに記載の電子黒板。
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