JP4112974B2 - 調整可能な解像度を有する像形成器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、一般的に光検出器に関し、より詳細には２次元集積半導体イメージ・センサに関する。
【０００２】
【従来の技術】
小さい集積半導体イメージ・センサは、例えば、ビデオ・カメラ又は電子的静止フレーム・カメラにおけるように、像を捕捉し且つそれらを電子的信号に変換するため広く用いられている。様々な異なるディジタル・イメージ・アレイ・フォーマットが現在使用されており、それらは様々な異なるピクセル密度を提供する。例えば、高密度テレビジョン（ＨＤＴＶ）のため提案された標準には、１９２０×１０８０、１２８０×７２０、又は６４０×３６０のより低い解像度（列×行）のピクセル・アレイが含まれる。
【０００３】
幾つかの応用のためには、１つのイメージ・フォーマットから別のイメージ・フォーマットに変換すること、例えば、１２８０×７２０のイメージを６４０×３６０のフォーマットに変換することが望まれる。幾つかの方法がそのような変換を達成するのに使用可能である。フォーマットを変換するための通常の方法には、光学的ウィンドウ化、サブサンプリング化、及びソフトウエア操作によるピクセル集合化が含まれる。それぞれの方法には付随した欠点がある。
【０００４】
光学的ウィンドウ化は、多分、ディジタル・イメージ・フォーマットを変更する最も単純で最も素朴な方法である。この方法は、センサ・アレイのより小さい部分、例えば中心部分を用いて、アレイ全体の上に先に投影された同じ像を捕捉するという方法である。概念的に単純であるとはいえ、この方法は実際には全く拙劣である。像をイメージ平面でシフトしてサイズを変えるには、光学的フォーマットを変えるために、光学的部品の移動又は交換の少なくとも一方が必要である。そのような変更は難しくまた高価であるし、適切な光学的整列を維持することが難しい。この解法は、完全に新しいカメラを新しいフォーマットに単純に代えるのと殆ど同じくらい困難である。
【０００５】
像データのサブサンプリングは、それが物理的光学部品の動きを必要としないので、より便利である。この方法においては、高い密度フォーマットから低い密度フォーマットに、像獲得中か又はその後かのいずれかにおいて、ソフトウエア方法により変換される。像がディジタル化された後で、例えば、１２８０列から６４０列に変更するためには、奇数番号を付された列すべてを単純に廃棄することによりサブサンプリングすることができる。この方法に対する１つの欠点は、その重要な情報が廃棄されることにより像品質を損なうことである。例えば、非常に周期的な像が提示され、そこにおいては１つおきの列が最大に近い輝度を持っている場合、その情報はサブサンプリングにより廃棄される場合があり得る。その結果生じる像は、正確に元のソースの像を表していないであろう。
【０００６】
代替的な方法であるピクセル集合化は、サブサンプリングに伴う問題を緩和しようとするものである。サブサンプリングの代わりに、ピクセル集合化は、ソフトウエア操作により隣接ピクセルを平均化する。この方法にかかわる１つの問題は、整数倍のピクセルだけしか集合させられない点である。例えば、比２／３は完全な整数比でないから、集合化することによっては１９２０列を１２８０列に容易に変換することができない。補間を用いることができるが、一部の情報が補間により犠牲にされる。更に、計算による補間は、特に大きなイメージ・アレイに対しては、時間が長くかかる。
【０００７】
米国特許第５，２６２，８７１号は、ピクセルのランダム・アドレシングにより、選択された関心の領域に位置されたピクセルの読み出しが可能になる別の代替形態を教示する。この方法では、比較的大きいグループのピクセルが同時に読み出され、そしてその結果生じる信号がスーパピクセル信号に併合されることができる。一度関心の範囲の位置が特定されると、各サイクル中に読み出されたピクセルの数が低減されて、関心の範囲のより高い解像度及びより低い読み出し速度を与え得る。不都合にも、この方法は、信号バス上の電荷集合を介する信号蓄積を利用する。付随する雑音を緩和する手段が設けられていない。各ピクセルからの信号読み出しは受動的であり、即ち、雑音の最小化か又は信号の増強かのいずれかのための増幅が与えられていない。代わりに、従来の方法は、ディジタル制御論理を用いて、関心のピクセルを選択的に又は並行して（ｃｏｌｌａｔｅｒａｌｌｙ）アドレスする。
【０００８】
【発明の概要】
上記の問題を考慮して、本発明は、ハードウエアで切り換え可能な解像度を有する光検出器アレイを提供する。当該アレイは、複数のアドレス可能なインターフェース回路に結合された、複数の光検出器、好ましくはフォトダイオードを含む。各ピクセルにおいて、切り換え回路は、複数の光検出器信号を加算して総計したピクセル出力信号を生成することにより、ピクセルとなるように複数の光検出器のうちの隣接の光検出器を構成する。切り換え回路は、異にする解像度を備える少なくとも２つの異なる選択可能なピクセル化方式に従って前記光検出器信号を総計するよう電子的に切り換え可能である。
【０００９】
切り換え回路のための制御信号は、金属化経路の陰影部（ｓｈａｄｏｗ）、例えば、アドレシング・ラインの下でかつその中に配設される多結晶シリコンの中に作られることが好ましい。こうして、光活性表面が消耗されなく、そして充填率が制御信号経路の追加により減少される。
【００１０】
ある特定の実施形態では、フォトダイオードが、切り換え制御信号に応答して、（１）対か、又は（２）３つの隣接フォトダイオードのグループかのいずれかに切り換え可能である。こうして、解像度は、（１）最大解像度と、（２）最大解像度の２／３との間でハードウエア的に切り換え可能である。
【００１１】
本発明のこれら及び他の特徴及び利点は、添付図面と共に好適な実施形態の以下の詳細な説明から当業者に明らかであろう。
【００１２】
【発明の実施の態様】
本発明を最初に、元のピクセル・サイズとそれより大きい３／２倍のピクセル・サイズとの間で切り換え可能な垂直解像度を備えるＣＭＯＳのインターフェースされたフォトダイオード・イメージング・マトリクスを与える単純で且つ実際的な特定の実施形態の典型的概念で説明する。この実施形態は、１０８０行と７２０行との間（又は、１９２０列と１２８０列との間）で像形成器（イメジャ）を切り換えるのに典型的で有効である。しかし、本発明は、この特定のピクセル比に限定されるものではなく、むしろ以下で説明するように、解像度を他の比により変換するよう一般化することができる。
【００１３】
図１は、本発明に従った典型的なイメージング・アレイの代表的部分（尺度を非常に拡大してある。）を示す。ピクセルの３×３のセクションが表されている。２０のような各単一のピクセルは、２０ａ及び２０ｂのような少なくとも２つのフォトダイオードを、ＣＭＯＳで適切に製造されているアドレシング及びインターフェース電子回路部２４と共に含む。インターフェース電子回路部２４は、バッファリング、増幅及びアドレシングの各回路を含む。水平の金属化された回路経路２６が、フォトダイオード同士間の間隙に示されている。典型的な寸法が示されており、即ち、より高い密度が可能であり且つ幾つかの応用にとって望ましい場合があるとはいえ、５×５マイクロメートルの典型的ピクセル寸法が適切である。小さいマトリクスだけが明瞭のため示されているとはいえ、そのレイアウトは、元の像に対して１９２０×１０８０ピクセルのような大きいマトリクスを製造するのに典型的に有効である。
【００１４】
図２ａは、それぞれが本発明に従った、２つの典型的ピクセル３０及び３２の回路を概略的に示す。各ピクセルは、インターフェース回路、切り換え回路及び２つのフォトダイオードを含む。フォトダイオードＰＤ１及びＰＤ２がピクセル３０に関係する一方、ＰＤ３及びＰＤ４がピクセル３２と関係する。（フォトダイオードＰＤ１及びＰＤ２は、図１の平面図上の２０ａ及び２０ｂに対応する。）リセットＦＥＴ ＱＲＳのソースがＰＤ１のカソードに接続され、リセットＦＥＴ ＱＲＳのゲートがＲＳ１（リセット＃１）に接続されている。こうして、ＲＳ１上の信号を用いて、蓄積された任意の電荷をフォトダイオードＰＤ１から放電することにより、回路をリセットすることができる。バッファ／インターフェースＦＥＴ Ｑ２及びＱ３が、ソース・フォロア／コモン・ゲートの２段バッファ増幅器回路で接続され、その回路は、選択信号Ｓｅｌ１（選択＃１）がハイに設定される場合フォトダイオード電圧を読み出すのを可能にする。そのインターフェース増幅器がオフであるとき、フォトダイオードＰＤ１及びＰＤ２からの電荷は、その電荷がＳｅｌ１を使用可能（イネーブル）にすることにより読み出されるまで、固有のキャパシタンス（主にＰＤ自体のキャパシタンス）に蓄積する。
【００１５】
切り換え回路はスイッチＳ１及びＳ２を含み、当該スイッチＳ１及びＳ２は高インピーダンスの電子的スイッチ（適切にはＣＭＯＳ ＦＥＴスイッチ）であり、そしてフォトダイオードＰＤ１及びＰＤ２を、制御信号により選択されるように、２つの構成のうちのいずれかで接続するのを可能にすることが好ましい。図示の位置では、ピクセル３０からの両方のフォトダイオードＰＤ１及びＰＤ２が並列に接続され、それによりピクセル３０が、信号を両方のフォトダイオードから蓄積する。各（アドレス可能な）ピクセルにおける回路は、交互のスイッチ位置に電子的に切り換え可能である（点線で示されている）。例えば、ピクセル３２が、交互の位置にあるスイッチで示され、フォトダイオードＰＤ３及びＰＤ４は、ＰＤ４がフォトダイオードＰＤ１及びＰＤ２（隣接ピクセル３０の一部）と並列に接続されるように接続される。
【００１６】
図２ａの特定の回路実現が図２ｂに示されている。ＦＥＴ Ｑ１及びＱ２は、スイッチＳ１及びＳ２としてそれぞれ動作して、図２ａと関係して説明したようにフォトダイオード信号を切り換える。ピクセル３０の切り換えは制御入力により制御される。即ち、ＶＳ１及びＶＳ２における制御信号が、Ｑ１及びＱ２のゲートに印加され、同様に、ピクセル３２の切り換えは、ＶＳ３及びＶＳ４における制御入力により制御される。ピクセル３２は、そのインターフェース及び検出回路の点で３０と同一であり、そして確かに、イメージング・マトリクスの中の全てのピクセルは、動作においてスイッチＳ１及びＳ２が様々なピクセルのため異なって設定され得るとはいえ、実質的に同じ回路を適切に含み得る。
【００１７】
図２ａ（及び図２ｂ）の切り換え回路は、検出器のピクセルの光活性範囲の一部（一実施形態においては半分）を隣接ピクセルに切り換える、即ち動的に再割り当てするのを可能にする。これにより、図３に図示される以下の方法によるイメージング・マトリクス解像度レベルの電子的制御されたハードウエア切り換えが可能になる。マトリクスの中の３つのピクセルが全体的に参照番号４０で示されている。イメージング・マトリクスの中の各ピクセルは、それぞれが１つのフォトダイオードを含む、２つ（又はそれより多い）サブピクセルを含む。３つの典型的なピクセルが示されており、フォトダイオード（サブピクセル）４２ａ及び４２ｂがピクセル４２を構成し、４４ａ及び４４ｂがピクセル４４を構成し、以下同様である。最大解像度の設定のため、検出器は、フォトダイオード４２ａ及び４２ｂが並列に接続され、フォトダイオード４４ａ及び４４ｂが並列に接続され、等々のように切り換えられる。
【００１８】
より低い垂直解像度に切り換えることが希望されるとき、ピクセルへの制御信号（図２ｂにおけるＶＳ１−ＶＳ４に対応する。）が活性状態にされて、フォトダイオード４２ａ、４２ｂ、４４ａ、４４ｂ、４６ａ及び４６ｂの接続を切り換える。４０で示されるように信号を対により蓄積する代わりに、６個のフォトダイオードは、４７で示されるグループ状態に接続される。フォトダイオード４４ａは、４２ａ及び４２ｂに並列に接続されていて、実効的ピクセル４８を構成する。同様に、４４ｂ、４６ａ及び４６ｂは、３つのフォトダイオードからの信号を含む実効的ピクセル５０を構成する。この再編成は、勿論イメージング・アレイにわたって反復される。こうして、アレイの解像度は、長さＬでの３ピクセルから同じ長さｌでの（３／２のピクセル実効高さの）２ピクセルに実効的に切り換えられる。この切り換えは、２／３の係数だけ解像度の低減を引き起こす。
【００１９】
本発明の回路及び方法が、２／３係数だけの解像度変化に限定されるものではなく、他の比へ一般化されることができることは明らかである。２／３への低減は、非常に実際的であり、そして明瞭な説明に向いている。しかし、ピクセル・フォトダイオードの面積が等しいことは必要ではない。マスキング技術を用いて、フォトダイオードの面積の任意の比を生じさせることができ、そして異なる面積を、（任意のパターンの）アレイにおける異なるピクセル上へマスクすることができる。例えば、面積の一部を、フォトダイオード上に、ｎモジュロｍ方式で組み付ける（ｉｍｐｏｓｅ）ことができ、それにより解像度をマトリクスの少なくとも１つの次元におけるｍ／ｎの係数だけ変換することが可能になる。特に、ある方式では、ｎ番目のピクセルの頂部フォトダイオード（頂部から順に並べられている）は、解像度のｍ／ｎ切り換えを達成するためには、ｎモジュロｍ倍のピクセル・ピッチに比例する面積を有していなければならない。
【００２０】
図４、図５及び図６は、電子的スイッチ（Ｓ１又はＳ２）のための特に有利な一つの物理的レイアウトを示し、それは、光検出器マトリクスにとって効率的使用（充填率）を維持する。図４は、適切な物理的半導体レイアウトをより詳細に示すため、典型的なピクセルを図１よりもいくぶん拡大して示す。ＰＤ１及びＰＤ２のカソードの表面が、ピクセル範囲の最も大きな部分を占め、そしてＮ＋ドーパントを用いて適切にドーピングされている。インターフェース電子回路部２４（適切にはＣＭＯＳ ＦＥＴ）がまた、行アドレシング及び／又はリセット制御のための金属化された回路線（ｔｒａｃｅ）６０と共に示されている。
【００２１】
図５の断面は、金属化された回路経路６０が表面を覆って（遮蔽して）いて、従っていずれにせよ光検出範囲のため使用可能でないチップの範囲を通る断面である。金属化層６０の下に、好適な多結晶シリコン（又は、一般的に半導体）層６２が存在し、それは金属層６０から酸化物層６４により分離且つ絶縁されている。多結晶シリコン層６２は、解像度設定を切り換える制御入力（図２ｂにおけるＶＳ１及びＶＳ２）のためのポリシリコン分岐を与える。ポリシリコン層６２の下に、別の絶縁酸化物層６６が存在し、それは、ポリシリコン層６２を、下側に存在するｐドーピングされた基板６８から分離する。酸化物層６６は、スイッチ・トランジスタ（ＦＥＴ）７０に接触範囲を与えるため製造中にマスクされる。勿論、金属化された分岐が、代替として制御入力分岐のため用いられることができるであろうが、追加の金属化層が必要になろう。
【００２２】
スイッチ・トランジスタ７０が、図６における断面図（図５に対して垂直に見て）でより容易に分かる。ＦＥＴスイッチの通常に製作されたものの断面がアウトライン７６内で容易に分かり、それは、ゲート７８、チャネル領域８０、酸化物絶縁層８２、及びソース及びドレーンとして動作するフォトダイオード（ｎ＋にドーピングされている）領域８６及び８８（ＰＤ１及びＰＤ２のカソード）を備える。こうして、多結晶ゲート８２に印加された電圧が、ＦＥＴをオンに切り換え、そして隣接フォトダイオード領域８６と８８とを接続する。
【００２３】
図４、図５及び図６の配置は幾つかの点で有利である。第１に、フォトダイオードを切り換えるための制御入力線が、金属化線６０の下に配設される（が、しかしそれから電気的に絶縁されている）。制御入力線は、全体的に金属化線の陰影部内にあるのが好ましい。金属化線６０は、マトリクスをアドレスするのに必要であり、従って、従来のイメージング・アレイにおいても存在するであろう。こうして、制御入力線は、追加の表面スペースを使わず、即ち、さもなければ光活性フォトダイオード表面のため使用されることができるであろうスペースを減じることになる。こうして、高い充填率が促進される。第２に、多結晶シリコンの使用は、それが既に他のデバイスに対して用いられているので、スイッチ制御線にとって適切であり、従って余分な製造ステップを必要としない。大部分の応用において、解像度モード間の切り換えが頻繁でなく、そして高速の切り換えを必要としないので、多結晶材料は、制御入力線に適している。従って、多結晶材料の比較的高い抵抗は、その多結晶材料を（解像度の）切り換え制御に使用することを禁じることにならない。他の製造技術及びレイアウトを、コストの幾らかの増加及び／又はチップ充填率の幾らかの犠牲を伴うが採用することができる。
【００２４】
選択可能な解像度がフォーマットに適合するよう要求される応用に加えて、本発明は、他の応用において有利である。例えば、光検出器は、高いフレーム速度と低いフレーム速度の両方で動作することを要求され得て、又はそれは、高い光条件と低い光条件の両方で動作することを希望され得る。より大きなピクセル・サイズ／より低い解像度の選択は、十分なフォトダイオード電荷をより早く積分するのを促進し、従って低い光条件又は高速の応用に適する。他方、より小さいピクセルの使用により、感度及び速度を犠牲にして一層良い解像度が得られる。本発明の選択可能な解像度は、同じ像形成器でもって、必要に応じて多数のニーズに適応することができる。
【００２５】
各ピクセルが２つのサブピクセル（それぞれがフォトダイオードを含む。）を含む一実施形態で本発明を説明したが、それより多い数のサブピクセルを用いることができるであろう。しかし、説明した実施形態は、特に有効であり、そして共通の望ましいアレイ、例えば、１９２０行と１０８０行との間で切り換え可能なアレイ、又は１０８０列と７２０列との間で切り換え可能なアレイの製造に適している。
【００２６】
本発明の幾つかの例証的実施形態が示され説明されたが、多数の変形及び代替実施形態が当業者にとって考えられるであろう。光検出器アレイの幾何学的形状を変えることができ、又は個々のフォトダイオード領域の幾何学的形状を変えることができるであろう。様々なスイッチング・デバイスが、フォトダイオード・スイッチに取って代わり得るであろう。ピクセル解像度の任意の比を、適切なマスキング及びアドレシング方式により与えることができるであろう。ピクセルは更に、様々なマルチダイオード構成に従ってそれらの組み合わせを選択するためのルーティング・スイッチを備える３以上のサブピクセル（それぞれがフォトダイオード及びスイッチを含む。）に細分割することができるであろう。そのような変形及び代替実施形態を意図しており、そしてそれらを、特許請求の範囲に定義されるような本発明の趣旨及び範囲から逸脱することなしに行うことができる。
【図面の簡単な説明】
【図１】 図１は、本発明に従ったイメージング・アレイの代表的部分の平面図である。
【図２】 図２ａは、本発明に従った切り換え回路の概略図である。
図２ｂは、図２ａを、ＦＥＴスイッチを用いて実現する特定の回路の概略図である。
【図３】 図３は、本発明の一実施形態により与えられるフォトダイオードの２つの交替でき選択可能なグループ化を説明する、イメージング・アレイの代表的部分の別の単純化した図である。
【図４】 図４は、アレイの代表的ピクセルのより詳細な平面図である。
【図５】 図５は、本発明において使用の適切な半導体スイッチ構造を示す、図４における切断線５に沿った断面図である。
【図６】 図６は、図５の半導体スイッチ構造を更に示す、図４における切断線６に沿った別の断面図である。

Claims (8)

1. 複数のアドレシング可能なピクセルを備えている光検出器アレイであって、それぞれのピクセルは、
   少なくとも２つのフォトダイオード（ＰＤ１、ＰＤ２）と、
   能動半導体スイッチング・デバイス（Ｑ１、Ｑ２）を含んでおり第１の回路と第２の回路との間で前記フォトダイオードの少なくとも１つの切り換えを可能にするスイッチング回路（Ｓ１、Ｓ２）と、
   を備えており、前記第１の回路は前記少なくとも２つのフォトダイオードを並列に接続し、前記第２の回路は前記フォトダイオードの前記少なくとも１つをこのアレイにおける隣接ピクセルのフォトダイオードと並列に接続し、よって、このアレイが、高解像度ピクセル構成と低解像度ピクセル構成との間で切り換え可能となり、
   前記第１の回路は前記少なくとも２つのフォトダイオードの出力を並列に直接的に組み合わせ、前記第２の回路は前記フォトダイオードの前記少なくとも１つの出力をこのアレイの隣接ピクセルの前記フォトダイオードの出力と直接に組み合わせ、この光検出器アレイは、更に、
   前記ピクセルの固有のキャパシタンスに蓄積された前記組み合わされたフォトダイオードの出力がアドレス入力に応答して読み出されることを可能にするアドレシング回路を備えていることを特徴とする光検出器アレイ。
2. 請求項１記載の光検出器アレイにおいて、前記スイッチング・デバイスは電界効果トランジスタであることを特徴とする光検出器アレイ。
3. 請求項１記載の光検出器アレイにおいて、前記少なくとも２つのフォトダイオードは２つのフォトダイオードから成ることを特徴とする光検出器アレイ。
4. 請求項１記載の光検出器アレイにおいて、前記スイッチング回路を制御するため前記スイッチング回路に結合された制御線を更に備え、
   前記制御線はポリシリコン層（６２）において製造されていることを特徴とする光検出器アレイ。
5. 請求項４記載の光検出器アレイにおいて、前記制御線は、当該制御線から電気的に絶縁されている金属化層（６０）の下に配設されていることを特徴とする光検出器アレイ。
6. 選択可能な解像度を有する光検出器アレイであって、
   複数の光検出器（ＰＤ１、ＰＤ２）と、
   複数の光検出器の出力をそれぞれのピクセルにおいて直接に加算して合計ピクセル出力を生じさせることにより前記光検出器の中の隣接するものを能動ピクセル（３０、３２）に構成するスイッチング回路であって、それぞれのピクセルにおいて加算された前記光検出器出力は共通のピクセル・ノードに切り換え可能な態様で接続されるように構成され、前記合計ピクセル出力は読み出される前に前記ピクセルの固有のキャパシタンスに蓄積される、スイッチング回路（Ｓ１、Ｓ２）と、
   を備えており、前記スイッチング回路は、異なる解像度を有する少なくとも２つの異なる選択可能なピクセル化方式に従って前記光検出器信号を合計するように電子的に切り換え可能であり、前記スイッチング回路は、少なくとも２つの異なる電子的に選択可能な構成である各ピクセル出力が２つの隣接フォトダイオードの和である第１の構成と各ピクセル出力が少なくとも３つのフォトダイオードの和である第２の構成とに従って光検出器信号を組み合わせ、この光検出器アレイは、更に、
   それぞれが、前記ピクセルの中の対応する１つに蓄積されている合計ピクセル出力がアドレス入力に応答して読み出されることを可能にする複数のアドレシング可能なインターフェース回路を備えていることを特徴とする光検出器アレイ。
7. 請求項６記載の光検出器アレイにおいて、前記スイッチング回路に結合されており前記スイッチング回路を制御する制御入力（ＶＳ１、ＶＳ２）を更に備えており、
   前記制御入力はポリシリコン分岐を含むことを特徴とする光検出器アレイ。
8. 請求項７記載の光検出器アレイにおいて、前記ポリシリコン分岐は、前記制御入力から電気的に絶縁されている金属化層（６０）の下に配設されていることを特徴とする光検出器アレイ。

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