JP4101124B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明が属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、ゲート絶縁膜、金属シリサイド膜を有するゲート電極、ソース／ドレイン領域、金属シリサイド層等の半導体要素を光照射により形成して半導体装置を製造する方法に関する。
【０００２】
【従来の技術】
従来、必要に応じて反応ガスや不活性ガスを用いて、基板全体の温度を所定の反応温度に加熱し、該反応温度で所定時間保持することにより、ゲート絶縁膜、ゲート電極、ソース／ドレイン領域、シリサイド層等の半導体要素を形成していた。
具体的には、金属シリサイド膜を有するゲート電極を形成する場合、金属とシリコンとが反応（シリサイド化）する温度に基板全体を保持させていた（例えば、非特許文献１参照）。
また、ゲート電極にドープする不純物の種類又は濃度を変えることによって、ＮＭＯＳ領域とＰＭＯＳ領域において仕事関数の異なるゲート電極を作り分けていた（例えば、非特許文献２参照）。
【０００３】
【非特許文献１】
「Nickel Silicide Metal Gate FDSOI Devices with Improved Gate Oxide Leakage」、２００２年、ＩＥＤＭ（International Electron Devices Meeting）、ｐ．２７１−２７４
【非特許文献２】
「Metal-gate FinFET and fully-depleted SOI devices using total gate silicidation」、２００２年、ＩＥＤＭ（International Electron Devices Meeting）、ｐ．２４７−２５０
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の方法では、基板全体を加熱していたため、基板の所定領域の反応温度のみを変更することができなかった。このため、同一基板上のＮＭＯＳ領域やＰＭＯＳ領域のような特定の領域毎に、同一材料を用いて異なる品質のゲート絶縁膜、ゲート電極用金属シリサイド膜、ソース／ドレイン領域、シリサイド層等の半導体要素を作り分けることができないという問題があった。
また、ゲート電極を構成する金属シリサイド膜を形成する際に、選択する金属によっては、例えば６００℃以上のようにシリサイド反応温度が高いものがある。この場合、シリサイド反応中に不純物拡散層の不純物が不活性化してしまい、トランジスタ能力が劣化してしまうという問題があった。
【０００５】
本発明は、上記従来の課題を解決するためになされたもので、特定の領域毎に同一材料を用いて異なる品質の半導体要素を作り分けることを目的とする。また、本発明は、特定の領域毎に仕事関数の異なるゲート電極を作り分けることも目的とする。
【０００７】
本発明に係る半導体装置の製造方法は、基板上に、該基板の一部を露出させる開口部を複数有する絶縁膜を形成する工程と、
前記開口部の内部及び前記絶縁膜の上に、シリコン膜と金属膜とを形成する工程と、
前記シリコン膜及び金属膜が形成された領域のうちの第１領域にマスク膜を形成する工程と、
前記シリコン膜及び金属膜が形成された領域のうちの前記第１領域以外の第２領域に光を照射することにより、該第２領域に第１金属シリサイド層を形成する第１照射工程と、
前記第１照射工程の後、前記マスク膜を除去する工程と、
前記マスク膜を除去した後、前記第１及び第２領域に光を照射することにより、前記第１領域に第２金属シリサイド層を形成すると共に、前記第２領域の第１金属シリサイド膜を該第２金属シリサイド膜とは異なる相にする第２照射工程と、
前記第２照射工程の後、前記第１及び第２領域に形成された前記第１及び第２金属シリサイド層上に導電膜を形成する工程と、
前記絶縁膜上の前記導電膜及び前記第１及び第２金属シリサイド層を除去する工程とを含むことを特徴とする。
【０００８】
本発明に係る半導体装置の製造方法は、基板上にシリコンからなるゲート電極を形成する工程と、
前記ゲート電極をマスクとして不純物注入を行うことにより、前記基板の上層に不純物拡散層を形成する工程と、
前記ゲート電極及び前記基板の上に、金属膜を形成する工程と、
前記金属膜が形成された領域のうちの第１領域にマスク膜を形成する工程と、
前記金属膜が形成された領域のうちの前記第１領域以外の第２領域に光を照射することにより、該第２領域の前記ゲート電極及び不純物拡散層の上層に第１金属シリサイド層を形成する第１照射工程と、
前記第１照射工程の後、前記マスク膜を除去する工程と、
前記マスク膜を除去した後、前記第１及び第２領域に光を照射することにより、前記第１領域の前記ゲート電極及び不純物拡散層の上層に第２金属シリサイド層を形成すると共に、前記第２領域の前記第１金属シリサイド層を該第２金属シリサイド層とは異なる相にする第２照射工程と、
前記第２照射工程の後、前記第１及び第２照射工程で未反応の前記金属膜を除去する工程とを含むことを特徴とする。
【００１１】
本発明に係る半導体装置の製造方法において、前記光が可視光であり、
前記マスク膜が、前記可視光を反射する金属膜を含むか、前記可視光を吸収する材料からなる膜を含むことが好適である。
前記可視光を吸収する材料からなる膜は、前記可視光の光量を反応対象が反応するために必要な光量未満にまで減衰できる膜厚で形成することが好適である。
【００１２】
本発明に係る半導体装置の製造方法において、前記第１又は第２照射工程で、前記光を複数回照射することが好適である。
【００１３】
本発明に係る半導体装置の製造方法において、前記光のエネルギーが、１０Ｊ／ｃｍ２〜４０Ｊ／ｃｍ２であり、
前記光の１回の照射時間が、０．１ｍｓｅｃ〜１．５ｍｓｅｃであることが好適である。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１５】
実施の形態１．
本実施の形態１では、ＮＭＯＳ領域とＰＭＯＳ領域に、異なる仕事関数を有するゲート電極を形成する場合について説明する。
図１〜図９は、本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。
先ず、図１に示すように、基板１としてのシリコン基板の分離領域に、例えばＳＴＩ（Shallow Trench Isolation）法を用いて素子分離２を形成する。そして、この素子分離２により分離された活性領域に、ＮＭＯＳ用のウェル領域３と、ＰＭＯＳ用のウェル領域４を形成する。
【００１６】
次に、図２に示すように、シリコン基板１の表面にゲート絶縁膜５としてのゲート酸化膜を熱酸化法により形成する。そして、ゲート酸化膜５上にシリコン膜６としてのアモルファスシリコン膜又は多結晶シリコン膜を形成する。
【００１７】
次に、図示しないが、シリコン膜６上にレジストパターンを形成し、該レジストパターンをマスクとしてシリコン膜６を異方性プラズマエッチングする。これにより、図３に示すように、シリコン膜からなるゲート電極７が形成される。次いで、ゲート電極７をマスクとしてイオン注入を行い、その後熱処理を行う。これにより、ゲート電極７を挟んだシリコン基板１上層に、エクステンション用の浅い拡散層８が形成される。
【００１８】
そして、シリコン基板１全面に窒化膜を形成し、該窒化膜を異方性エッチングする。これにより、図４に示すように、ゲート電極７の側壁に窒化膜からなるサイドウォール９が形成される。続いて、ゲート電極７とサイドウォール９とをマスクとしてイオン注入を行い、さらに熱処理を行うことによって注入したイオンを活性化させる。これにより、ソース／ドレイン領域としての深い拡散層１０が形成される。
【００１９】
次に、絶縁膜１１として、例えばシリコン酸化膜を、ゲート電極７を覆うように形成する。続いて、ＣＭＰ法を用いて絶縁膜１１を研磨して、ゲート電極７及びサイドウォール９の上面を露出させる。さらに、ゲート電極７とその直下のゲート絶縁膜５をエッチングにより除去する。これにより、図５に示すように、サイドウォール９の間に溝１２が形成される。すなわち、開口としての溝１２を有する絶縁膜１１が形成される。
【００２０】
次に、溝１２の底部にゲート絶縁膜１３としてのゲート酸化膜を熱酸化法により形成する。続いて、溝１２の内部を含むシリコン基板１全面に金属膜１４としてのＮｉ（ニッケル）膜を形成し、このＮｉ膜１４上にシリコン膜１５としてのアモルファスシリコン膜又はポリシリコン膜を形成する。ここで、金属膜１４としては、Ｎｉ膜以外に、例えば、Ｐｔ（白金）膜、Ｉｒ（イリジウム）膜、Ｍｏ（モリブデン）膜、Ｃｏ（コバルト）膜、Ｗ（タングステン）膜、Ｔｉ（チタン）膜、Ｈｆ（ハフニウム）膜、Ｚｒ（ジルコニウム）膜、Ｔａ（タンタル）膜、Ｎｂ（ニオブ）膜、Ｖ（バナジウム）膜、Ａｌ（アルミニウム）膜等を用いることができる。
そして、ＮＭＯＳ領域に形成されたＮｉ膜１４を覆うように、シリコン膜１５を介して、マスク膜１６としての反射膜を形成する。ここで、反射膜１６は可視光（後述）を反射する膜である。反射膜１６としては、例えば、Ｐｔ（白金）膜、Ｉｒ（イリジウム）膜、Ｍｏ（モリブデン）膜、Ｎｉ（ニッケル）膜、Ｃｏ（コバルト）膜、Ｗ（タングステン）膜、Ｔｉ（チタン）膜、Ｈｆ（ハフニウム）膜、Ｚｒ（ジルコニウム）膜、Ｔａ（タンタル）膜、Ｎｂ（ニオブ）膜、Ｖ（バナジウム）膜等の遷移金属の膜を用いることができる。
さらに、図６に示すように、光源から光を必要回数だけ照射する。このとき、ＮＭＯＳ領域では、反射膜１６により光が反射され、シリコン膜１５とＮｉ膜１４との反応は起こらない。一方、ＰＭＯＳ領域では、反射膜１６が形成されていないため、光がシリコン膜１５を透過してＮｉ膜１４に達し、シリコン膜１５とＮｉ膜１４とが反応して、Ｎｉシリサイド膜１７が形成される。ここで、光としては、波長３００ｎｍ〜８００ｎｍ程度の可視光が好適であり、光源としては、例えば、ウシオ電機社製のキセノン封入ランプ等を用いることができる。また、１回の光照射時間は、０．１ｍｓｅｃ〜１．５ｍｓｅｃが好適であり、例えば、上記シリサイド反応の場合には、０．８ｍｓｅｃ〜１．５ｍｓｅｃがより好適である。また、光のエネルギーは、１０Ｊ／ｃｍ２〜４０Ｊ／ｃｍ２が好適である。かかる光エネルギーにより、反応材料であるＮｉ膜１４が温度上昇を起こす。
【００２１】
次に、図７に示すように、反射膜１６をエッチングにより選択的に除去する。このとき、シリコン膜１５がエッチストッパ膜として機能する。その後、上記と同様に、光源から可視光を必要回数だけ照射する。可視光は、ＮＭＯＳ領域とＰＭＯＳ領域に照射される。これにより、ＮＭＯＳ領域において、シリコン膜１５とＮｉ膜１４とが反応して、Ｎｉシリサイド膜１８が形成される。ここで、ＰＭＯＳ領域とＮＭＯＳ領域とでは光照射回数が異なるため、以下に説明するように、Ｎｉシリサイド膜１７，１８は互いに相が異なっている。
【００２２】
ここで、光照射回数と、Ｎｉシリサイド膜の相との関係について説明する。
図１０は、光照射回数別のＮｉシリサイド膜の相変化を示す図（Ｘ線回折結果）である。
図１０に示すように、光照射回数が１回又は２回の場合には、ＮｉＳｉ相であるのに対して、光照射回数が４回の場合には、Ｎｉ２Ｓｉ相である。これより、光照射を１回又は２回行うことにより形成されたＮｉシリサイド膜と、光照射を４回行うことにより形成されたＮｉシリサイド膜とは、同一材料から形成されたにも関わらず、異なる相を有する。
【００２３】
次に、Ｎｉシリサイド膜１７，１８の上層中央に残存する溝１９（図７参照）内を含むシリコン基板１全面に、導電膜２０としての金属膜を形成する。そして、絶縁膜１１をストッパ膜としてＣＭＰ法を用いて不要な金属膜２０及びＮｉシリサイド膜１７，１８を研磨する。これにより、図８に示すように、Ｎｉシリサイド膜１７，１８と、該シリサイド膜の上層中央に形成された金属膜２０とを備えたゲート電極が形成される。
【００２４】
次いで、シリコン基板１全面に、絶縁膜２１として酸化膜を形成する。そして、絶縁膜２１，１１内に、ソース／ドレイン領域１０と接続するコンタクト２２を形成する。そして、コンタクト２２上に、配線２３を形成する。
【００２５】
以上説明したように、本実施の形態１では、可視光を透過しない反射膜１６を用いて、ＮＭＯＳ領域とＰＭＯＳ領域とでＮｉシリサイド膜を形成するための光照射回数が異なるようにした。Ｎｉシリサイド膜は光照射回数により相が変化するため、ＰＭＯＳ領域とＮＭＯＳ領域に、同一の材料を用いて異なる品質（相）のＮｉシリサイド膜１７，１８を形成することができる。よって、ＮＭＯＳ領域とＰＭＯＳ領域とに、仕事関数の異なるゲート電極を作り分けることができる。
また、本実施の形態１では、光照射によりＮｉシリサイド膜１７，１８を形成するため、シリサイド反応温度が高い金属膜１４を使用する場合であっても、光照射中に不純物拡散層１０の不純物が不活性化することがない。よって、高温でシリサイド化する場合のようなトランジスタ能力の劣化が起こらない。
【００２６】
なお、本実施の形態１では、マスク膜１６として可視光を反射する金属膜を用いたが、この金属膜の代わりに、可視光に対して吸収係数が高い材料からなる膜としてのシリコン膜を用いることができる。このとき、シリコン膜（マスク膜）の形成膜厚は、可視光の光量をシリコン膜１５がＮｉ膜１４と反応するために必要な光量未満にまで減衰できる膜厚とすればよい。すなわち、マスク膜１６としてのシリコン膜により可視光が吸収されて、Ｎｉ膜１４に達しないか、又はＮｉ膜１４が反応しない程度の微小光量がＮｉ膜１４に到達するようにすればよい。また、マスク膜１６は、本実施の形態１のように金属膜からなる単層膜に限らず、絶縁膜とその上に形成された金属膜との積層膜であってもよい（後述する実施の形態についても同様）。
【００２７】
また、金属膜１４を形成する前に、絶縁膜１１上にシリコン膜をＣＶＤ法により形成してもよい。この場合、金属膜１４の成膜方法がＰＶＤ法しか選択できなくても、該シリコン膜によって絶縁膜１１をＰＶＤのダメージから保護することができる。
【００２８】
また、本実施の形態１では、仕事関数が異なる金属シリサイド膜を特定領域毎に形成したが、仕事関数が異なる金属膜を形成する場合にも本発明を適用することができる。すなわち、金属膜をパターニングしてゲート電極を複数形成した後、可視光を反射する反射膜を用いてアニール（光照射）回数を特定領域毎に異なるようにすることができる。アニール回数の増加により金属膜の配向性を揃えることができるため、特定領域毎に仕事関数が異なる金属膜及びこの金属膜を有するゲート電極を形成することができる。
また、金属膜の他に、酸化膜や窒化膜についても同様に、特定領域毎に膜構成分子の配向性を変えることができる。
【００２９】
次に、本実施の形態１の変形例について説明する。
本変形例では、ＮＭＯＳ領域とＰＭＯＳ領域において、ポリシリコンゲート電極上層とソース／ドレイン領域上層に、異なる品質の金属シリサイド層を形成する場合について説明する。
図１１及び図１２は、本発明の実施の形態１の変形例を説明するための図である。
【００３０】
先ず、上記実施の形態１の図１から図４に示す工程を行う。
次に、図１１に示すように、シリコン基板１全面に、金属膜２４としてのＮｉ膜を形成する。そして、ＮＭＯＳ領域に形成されたＮｉ膜２４を覆うように、マスク膜２５としての反射膜を形成する。続いて、光源から可視光を必要回数だけ照射する。このとき、ＰＭＯＳ領域ではＮｉ膜２４とシリコン（７，１）との反応が起こり、ゲート電極７上層とソース／ドレイン領域１０上層とにＮｉシリサイド層２６が形成される。一方、ＮＭＯＳ領域では反射膜２５により可視光が反射されるため、Ｎｉシリサイド層のような金属シリサイド層は形成されない。
【００３１】
次に、図１２に示すように、反射膜２５をエッチングにより選択的に除去した後に、再度光源から可視光を必要回数だけ照射する。これにより、ＮＭＯＳ領域において、Ｎｉ膜２４とシリコン（７，１）との反応が起こり、ゲート電極７上層とソース／ドレイン領域１０上層とにＮｉシリサイド層２７が形成される。ここで、ＰＭＯＳ領域とＮＭＯＳ領域とでは光照射回数が異なるため、実施の形態１のＮｉシリサイド膜１７，１８と同様に、Ｎｉシリサイド層２６，２７は互いに相が異なっている。
以上説明したように、本変形例では、可視光を透過しない反射膜２５を用いて、ＮＭＯＳ領域とＰＭＯＳ領域とで光照射回数が異なるようにした。本変形例によれば、ＰＭＯＳ領域とＮＭＯＳ領域とに、同一の材料を用いて異なる品質のＮｉシリサイド層２６，２７を形成することができる。よって、ＮＭＯＳ領域とＰＭＯＳ領域とに、仕事関数の異なるゲート電極を作り分けることができる。
【００３２】
実施の形態２．
本実施の形態２では、ＮＭＯＳ領域とＰＭＯＳ領域に、異なる品質のソース／ドレイン領域を形成する場合について説明する。
図１３〜図１４は、本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である。
先ず、前述した実施の形態１の図１から図３に示す工程を行う。
【００３３】
次に、ＮＭＯＳ領域を覆うように、反射膜２８を形成する。そして、ＰＭＯＳ領域において、ゲート電極７をマスクとしてイオン注入を行った後、光源から可視光を必要回数だけ照射する。これにより、図１３に示すように、ＰＭＯＳ領域に、深い拡散層１０ａとしてのソース／ドレイン領域が形成される。その後、反射膜２８をエッチングにより選択的に除去する。
【００３４】
次いで、ＮＭＯＳ領域において、ゲート電極７をマスクとしてイオン注入を行った後、光源から可視光を必要回数だけ照射する。これにより、図１４に示すように、ＮＭＯＳ領域において、深い拡散層１０ｂとしてのソース／ドレイン領域が形成される。このとき、可視光は、ＮＭＯＳ領域だけでなく、ＰＭＯＳ領域を含むシリコン基板１全面に照射される。
よって、ソース／ドレイン領域１０ａ，１０ｂにおいて、領域毎に異なるイオン種に対して活性化率を最大にできる。または、ソース／ドレイン領域１０ａ，１０ｂにおいて、拡散深さを制御できる。
【００３５】
以上説明したように、本実施の形態２では、可視光を透過しない反射膜２８を用いて、ＮＭＯＳ領域とＰＭＯＳ領域とで光照射回数が異なるようにした。よって、ＮＭＯＳ領域とＰＭＯＳ領域毎に、イオン種の活性化率が最大となるソース／ドレイン領域１０ａ，１０ｂ、または、拡散深さを制御したソース／ドレイン領域１０ａ，１０ｂを形成することができる。すなわち、特定の領域毎に、異なる品質の不純物拡散層１０ａ，１０ｂを作り分けることができる。
【００３６】
なお、本実施の形態２では、ＰＭＯＳ領域の光照射回数がＮＭＯＳ領域の光照射回数より多い場合について説明したが、ＮＭＯＳ領域の光照射回数がＰＭＯＳ領域の光照射回数より多くてもよい。
【００３７】
実施の形態３．
本実施の形態３では、ＮＭＯＳ領域とＰＭＯＳ領域に、異なる品質のゲート絶縁膜を形成する場合について説明する。
図１５は、本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である。
先ず、前述した実施の形態１の図１に示す工程を行う。
【００３８】
次に、図１５に示すように、ＮＭＯＳ領域を覆うように、反射膜２９を形成する。続いて、酸素雰囲気下で、光源から可視光を必要回数だけ照射する。これにより、ＰＭＯＳ領域ではシリコン基板１上にゲート酸化膜５ａが形成される。
次に、図１６に示すように、反射膜２９をエッチングにより選択的に除去した後に、再度光源から可視光を必要回数だけ照射する。これにより、ＮＭＯＳ領域のシリコン基板１上にゲート酸化膜５ｂが形成される。このとき、ＰＭＯＳ領域にも可視光が照射されるため、ゲート酸化膜５ａの膜厚が増大する。
【００３９】
以上説明したように、本実施の形態３では、可視光を透過しない反射膜２９を用いて、ＮＭＯＳ領域とＰＭＯＳ領域とで光照射回数が異なるようにした。よって、ＮＭＯＳ領域とＰＭＯＳ領域に、膜厚が異なるゲート酸化膜５ａ，５ｂを形成することができる。すなわち、特定の領域毎に、異なる品質のゲート絶縁膜５ａ，５ｂを作り分けることができる。
【００４０】
【発明の効果】
本発明によれば、特定の領域毎に同一材料を用いて異なる品質の半導体要素を作り分けることができる。また、本発明によれば、特定の領域毎に仕事関数の異なるゲート電極を作り分けることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その１）。
【図２】 本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その２）。
【図３】 本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その３）。
【図４】 本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その４）。
【図５】 本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その５）。
【図６】 本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その６）。
【図７】 本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その７）。
【図８】 本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その８）。
【図９】 本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その９）。
【図１０】 本発明の実施の形態１において、光照射回数別のＮｉシリサイド膜の相変化を示す図である。
【図１１】 本発明の実施の形態１の変形例を説明するための工程断面図である（その１）。
【図１２】 本発明の実施の形態１の変形例を説明するための工程断面図である（その２）。
【図１３】 本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その１）。
【図１４】 本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その２）。
【図１５】 本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である（その１）。
【図１６】 本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である（その２）。
【符号の説明】
１ 基板（シリコン基板）
２ 素子分離
３ ウェル領域
４ ウェル領域
５，１３ ゲート絶縁膜（ゲート酸化膜）
６ シリコン膜
７ ゲート電極
８ 浅い拡散層（エクステンション）
９ サイドウォール
１０ 深い拡散層（ソース／ドレイン領域）
１１ 絶縁膜
１２ 溝
１４，２４ 金属膜（Ｎｉ膜）
１５ シリコン膜
１６，２５，２８，２９ マスク膜（反射膜）
１７，１８ 金属シリサイド膜（Ｎｉシリサイド膜）
２０ 導電膜（金属膜）
２１ 絶縁膜
２２ コンタクト
２３ 配線
２６，２７ 金属シリサイド層（Ｎｉシリサイド層）

Claims (7)

  1. 基板上に、該基板の一部を露出させる開口部を複数有する絶縁膜を形成する工程と、
    前記開口部の内部及び前記絶縁膜の上に、シリコン膜と金属膜とを形成する工程と、
    前記シリコン膜及び金属膜が形成された領域のうちの第１領域にマスク膜を形成する工程と、
    前記シリコン膜及び金属膜が形成された領域のうちの前記第１領域以外の第２領域に光を照射することにより、該第２領域に第１金属シリサイド層を形成する第１照射工程と、
    前記第１照射工程の後、前記マスク膜を除去する工程と、
    前記マスク膜を除去した後、前記第１及び第２領域に光を照射することにより、前記第１領域に第２金属シリサイド層を形成すると共に、前記第２領域の第１金属シリサイド層を該第２金属シリサイド層とは異なる相にする第２照射工程と、
    前記第２照射工程の後、前記第１及び第２領域に形成された前記第１及び第２金属シリサイド層上に導電膜を形成する工程と、
    前記絶縁膜上の前記導電膜及び前記第１及び第２金属シリサイド層を除去する工程とを含むことを特徴とする半導体装置の製造方法。
  2. 基板上にシリコンからなるゲート電極を形成する工程と、
    前記ゲート電極をマスクとして不純物注入を行うことにより、前記基板の上層に不純物拡散層を形成する工程と、
    前記ゲート電極及び前記基板の上に、金属膜を形成する工程と、
    前記金属膜が形成された領域のうちの第１領域にマスク膜を形成する工程と、
    前記金属膜が形成された領域のうちの前記第１領域以外の第２領域に光を照射することにより、該第２領域の前記ゲート電極及び不純物拡散層の上層に第１金属シリサイド層を形成する第１照射工程と、
    前記第１照射工程の後、前記マスク膜を除去する工程と、
    前記マスク膜を除去した後、前記第１及び第２領域に光を照射することにより、前記第１領域の前記ゲート電極及び不純物拡散層の上層に第２金属シリサイド層を形成すると共に、前記第２領域の前記第１金属シリサイド層を該第２金属シリサイド層とは異なる相にする第２照射工程と、
    前記第２照射工程の後、前記第１及び第２照射工程で未反応の前記金属膜を除去する工程とを含むことを特徴とする半導体装置の製造方法。
  3. 請求項１又は２に記載の製造方法において、
    前記光が可視光であり、
    前記マスク膜が、前記可視光を反射する金属膜を含むことを特徴とする半導体装置の製造方法。
  4. 請求項１又は２に記載の製造方法において、
    前記光が可視光であり、
    前記マスク膜が、前記可視光を吸収する材料からなる膜を含むことを特徴とする半導体装置の製造方法。
  5. 請求項４に記載の製造方法において、
    前記可視光の光量を反応対象が反応するために必要な光量未満にまで減衰できる膜厚で、前記マスク膜を形成することを特徴とする半導体装置の製造方法。
  6. 請求項１から５の何れかに記載の製造方法において、
    前記第１又は第２照射工程で、前記光を複数回照射することを特徴とする半導体装置の製造方法。
  7. 請求項１から６の何れかに記載の製造方法において、
    前記光のエネルギーが、１０Ｊ／ｃｍ２〜４０Ｊ／ｃｍ２であり、
    前記光の１回の照射時間が、０．１ｍｓｅｃ〜１．５ｍｓｅｃであることを特徴とする半導体装置の製造方法。
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