KR20050001355A - 반도체 장치의 제조 방법 - Google Patents

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KR20050001355A
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니시무라이사무
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가부시끼가이샤 한도따이 센단 테크놀로지스
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Abstract

특정 영역마다 동일 재료를 이용하여 다른 품질의 반도체 요소를 나누어 제작한다. 특정 영역마다 일함수가 다른 게이트 전극을 나누어 제작한다.
소자 분리(2) 및 웰(3, 4)이 형성된 실리콘 기판(1) 상에 개구를 복수개 갖는 절연막(11)을 형성한다. 절연막(11)의 개구 바닥부에 게이트 산화막(13)을 형성하고, 개구 내를 포함하는 실리콘 기판(1) 전체면에 Ni막(14)을 형성하고, Ni막(14) 상에 실리콘막(15)을 형성한다. NMOS 영역을 덮도록 반사막(16)을 형성한 후 광원으로부터 가시광을 조사함으로써, PMOS 영역에 Ni 실리사이드막(17)을 형성한다. 반사막(16)을 제거한 후 광원으로부터 가시광을 다시 조사함으로써, Ni 실리사이드막(17)과는 상이 다른 Ni 실리사이드막이 형성된다. 금속막을 형성한 후, 불필요한 금속막과 Ni 실리사이드막(17, 18)을 CMP에 의해 제거한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD FOR SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 게이트 절연막 및금속 실리사이드막을 갖는 게이트 전극, 소스/드레인 영역, 금속 실리사이드층 등의 반도체 요소를 광조사에 의해 형성하여 반도체 장치를 제조하는 방법에 관한 것이다.
종래, 필요에 따라서 반응 가스나 불활성 가스를 이용하여 기판 전체의 온도를 소정의 반응 온도로 가열하고, 상기 반응 온도로 소정 시간 유지함으로써 게이트 절연막, 게이트 전극, 소스/드레인 영역, 실리사이드층 등의 반도체 요소를 형성하고 있었다.
구체적으로는, 금속 실리사이드막을 갖는 게이트 전극을 형성하는 경우 금속과 실리콘이 반응(실리사이드화)하는 온도로 기판 전체를 유지시키고 있었다(예를 들어, 비특허 문헌 1 참조).
또한, 게이트 전극에 도프하는 불순물의 종류 또는 농도를 바꿈으로써, NMOS 영역과 PMOS 영역에 있어서 일함수가 다른 게이트 전극을 나누어 제작하고 있었다(예를 들어, 비특허 문헌 2 참조).
[비특허 문헌 1]
「Nickel Silicide Metal Gate FDSOI Devices with Improved Gate Oxide Leakage」, 2002년 IDEM(International Electron Devices Meeting), p.271 - 274
[비특허 문헌 2]
「Metal-gate FinFET and fully-depleted SOI devices using total gate silicidation」, 2002년, IDEM(International Electron Devices Meeting), p. 247 - 250
그러나, 상기 종래의 방법에서는 기판 전체를 가열하고 있었으므로, 기판의 소정 영역의 반응 온도만을 변경할 수 없었다. 이로 인해, 동일 기판 상의 NMOS 영역이나 PMOS 영역과 같은 특정 영역마다 동일 재료를 이용하여 다른 품질의 게이트 절연막, 게이트 전극용 금속 실리사이드막, 소스/드레인 영역, 실리사이드층 등의 반도체 요소를 나누어 제작할 수 없다고 하는 문제가 있었다.
또한, 게이트 전극을 구성하는 금속 실리사이드막을 형성할 때에 선택하는 금속에 따라서는, 예를 들어 600 ℃ 이상과 같이 실리사이드 반응 온도가 높은 것이 있다. 이 경우, 실리사이드 반응 중에 불순물 확산층의 불순물이 불활성화되어 버려, 트랜지스터 능력이 열화되어 버린다고 하는 문제가 있었다.
본 발명은 상기 종래의 과제를 해결하기 위해 이루어진 것으로, 특정 영역마다 동일 재료를 이용하여 다른 품질의 반도체 요소를 나누어 제작하는 것을 목적으로 한다. 또한, 본 발명은 특정 영역마다 일함수가 다른 게이트 전극을 나누어 제작하는 것도 목적으로 한다.
도1은 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 제1 공정 단면도.
도2는 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 제2 공정 단면도.
도3은 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 제3 공정 단면도.
도4는 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 제4 공정 단면도.
도5는 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 제5 공정 단면도.
도6은 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 제6 공정 단면도.
도7은 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 제7 공정 단면도.
도8은 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기위한 제8 공정 단면도.
도9는 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 제9 공정 단면도.
도10은 본 발명의 제1 실시 형태에 있어서 광조사 횟수별 Ni 실리사이드막의 상 변화를 나타낸 그래프.
도11은 본 발명의 제1 실시 형태의 변형예를 설명하기 위한 제1 공정 단면도.
도12는 본 발명의 제1 실시 형태의 변형예를 설명하기 위한 제2 공정 단면도.
도13은 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 제1 공정 단면도.
도14는 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 제2 공정 단면도.
도15는 본 발명의 제3 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 제1 공정 단면도.
도16은 본 발명의 제3 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 제2 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판(실리콘 기판)
2 : 소자 분리
3, 4 : 웰 영역
5, 13 : 게이트 절연막(게이트 산화막)
6, 15 : 실리콘막
7 : 게이트 전극
8 : 얕은 확산층(연장부)
9 : 사이드 월
10 : 깊은 확산층(소스/드레인 영역)
11, 21 : 절연막
12 : 홈
14, 24 : 금속막(Ni막)
16, 25, 28, 29 : 마스크막(반사막)
17, 18 : 금속 실리사이드막(Ni 실리사이드막)
20 : 도전막(금속막)
22 : 콘택트
23 : 배선
26, 27 : 금속 실리사이드층(Ni 실리사이드층)
본 발명에 관한 반도체 장치의 제조 방법은, 반응 대상에 빛을 조사함으로써 반도체 요소를 형성하는 공정을 갖는 반도체 장치의 제조 방법이며,
상기 반응 대상의 제1 영역 상에 마스크막을 형성하는 공정과,
상기 마스크막이 형성되어 있지 않은 상기 반응 대상의 제2 영역에 빛을 조사하는 제1 조사 공정과,
상기 제1 조사 공정을 종료한 후 상기 마스크막을 제거하는 공정과,
상기 마스크막을 제거한 후, 상기 반응 대상의 제1 및 제2 영역에 빛을 조사하는 제2 조사 공정을 포함하는 것을 특징으로 하는 것이다.
본 발명에 관한 반도체 장치의 제조 방법에 있어서, 상기 마스크막을 형성하기 전에
기판 상에 상기 기판의 표면에 대한 개구를 복수개 갖는 절연막을 형성하는 공정과,
상기 개구의 바닥부에 노출되는 상기 기판 상에 게이트 절연막을 형성하는 공정과,
상기 개구 내를 포함하는 상기 기판의 전체면에 상기 반응 대상으로서의 금속막을 형성하는 공정과,
상기 금속막 상에 실리콘막을 형성하는 공정을 더 포함하고,
상기 마스크막을 상기 금속막의 제1 영역 상에 상기 실리콘막을 거쳐서 형성하고,
상기 제2 조사 공정 후,
상기 제1 및 제2 조사 공정에서 형성된 금속 실리사이드막 상에 도전막을 형성하는 공정과,
상기 절연막 상에 존재하는 상기 도전막 및 상기 금속 실리사이드막을 CMP에 의해 제거하는 공정을 더 포함하는 것이 적합하다.
본 발명에 관한 반도체 장치의 제조 방법에 있어서, 상기 마스크막을 형성하기 전에 실리콘 기판 상에 게이트 절연막을 거쳐서 실리콘 게이트 전극을 복수 형성하는 공정과,
상기 실리콘 게이트 전극을 마스크로 한 불순물 주입에 의해, 상기 실리콘 기판 상층에 불순물 확산층을 형성하는 공정과,
상기 실리콘 기판의 전체면에 상기 반응 대상으로서의 금속막을 형성하는 공정을 더 포함하고,
상기 제1 및 제2 조사 공정에서 상기 실리콘 게이트 전극 상층 및 상기 불순물 확산층 상층에 금속 실리사이드층을 형성하고,
상기 제2 조사 공정 후,
상기 제1 및 제2 조사 공정에서 미반응의 상기 금속막을 제거하는 공정을 더 포함하는 것이 적합하다.
본 발명에 관한 반도체 장치의 제조 방법에 있어서, 상기 마스크막을 형성하기 전에
기판 상에 게이트 절연막을 거쳐서 게이트 전극을 형성하는 공정과,
상기 게이트 전극을 마스크로 하여 상기 기판 내에 불순물을 주입하는 공정을 더 포함하고,
상기 마스크막을 상기 불순물이 주입된 기판의 제1 영역 상에 형성하고,
상기 제1 및 제2 조사 공정에서 상기 불순물을 상기 기판 내에서 활성화시키는 것이 적합하다.
본 발명에 관한 반도체 장치의 제조 방법에 있어서, 상기 마스크막을 상기반응 대상으로서의 실리콘 기판의 제1 영역 상에 형성하고,
상기 제1 및 제2 조사 공정에서 산소 분위기 중에서 상기 실리콘 기판에 상기 빛을 조사하는 것이 적합하다.
본 발명에 관한 반도체 장치의 제조 방법에 있어서, 상기 빛이 가시광이고,
상기 마스크막이 상기 가시광을 반사하는 금속막을 포함하거나, 상기 가시광을 흡수하는 재료로 이루어지는 막을 포함하는 것이 적합하다.
상기 가시광을 흡수하는 재료로 이루어지는 막은 상기 가시광의 광량을 상기 반응 대상이 반응하기 위해 필요한 광량 미만으로까지 감쇠시킬 수 있는 막 두께로 형성하는 것이 적합하다.
본 발명에 관한 반도체 장치의 제조 방법에 있어서, 상기 제1 또는 제2 조사 공정에서 상기 빛을 복수회 조사하는 것이 적합하다.
본 발명에 관한 반도체 장치의 제조 방법에 있어서, 상기 빛의 에너지가 10 J/㎠ 내지 40 J/㎠이고,
상기 빛의 1회 조사 시간이 0.1 msec 내지 1.5 msec인 것이 적합하다.
이하, 도면을 참조하여 본 발명의 실시 형태에 대해 설명한다. 도면 중, 동일 또는 상당하는 부분에는 동일한 부호를 붙여 그 설명을 간략화 내지 생략하는 경우가 있다.
(제1 실시 형태)
본 제1 실시 형태에서는 NMOS 영역과 PMOS 영역에 다른 일함수를 갖는 게이트 전극을 형성하는 경우에 대해 설명한다.
도1 내지 도9는 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
우선, 도1에 도시한 바와 같이 기판(1)으로서의 실리콘 기판의 분리 영역에, 예를 들어 STI(Shallow Trench Isolation)법을 이용하여 소자 분리(2)를 형성한다. 그리고, 이 소자 분리(2)에 의해 분리된 활성 영역에 NMOS용 웰 영역(3)과 PMOS용 웰 영역(4)을 형성한다.
다음에, 도2에 도시한 바와 같이 실리콘 기판(1)의 표면에 게이트 절연막(5)으로서의 게이트 산화막을 열산화법에 의해 형성한다. 그리고, 게이트 산화막(5) 상에 실리콘막(6)으로서의 비정질 실리콘막 또는 다결정 실리콘막을 형성한다.
다음에, 도시하지 않았지만 실리콘막(6) 상에 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로 하여 실리콘막(6)을 이방성 플라즈마 에칭한다. 이에 의해, 도3에 도시한 바와 같이 실리콘막으로 이루어지는 게이트 전극(7)이 형성된다. 계속해서, 게이트 전극(7)을 마스크로 하여 이온 주입을 행하고, 그 후 열처리를 행한다. 이에 의해, 게이트 전극(7)을 사이에 둔 실리콘 기판(1) 상층에 연장부용 얕은 확산층(8)이 형성된다.
그리고, 실리콘 기판(1) 전체면에 질화막을 형성하고 상기 질화막을 이방성 에칭한다. 이에 의해, 도4에 도시한 바와 같이 게이트 전극(7)의 측벽에 질화막으로 이루어지는 사이드 월(9)이 형성된다. 계속해서, 게이트 전극(7)과 사이드 월(9)을 마스크로 하여 이온 주입을 행하고, 또한 열처리를 행함으로써 주입한 이온을 활성화시킨다. 이에 의해, 소스/드레인 영역으로서의 깊은 확산층(10)이 형성된다.
다음에, 절연막(11)으로서 예를 들어 실리콘 산화막을 게이트 전극(7)을 덮 도록 형성한다. 계속해서, CMP법을 이용하여 절연막(11)을 연마하고 게이트 전극(7) 및 사이드 월(9)의 상면을 노출시킨다. 또한, 게이트 전극(7)과 그 바로 아래의 게이트 절연막(5)을 에칭에 의해 제거한다. 이에 의해, 도5에 도시한 바와 같이 사이드 월(9) 사이에 홈(12)이 형성된다. 즉, 개구로서의 홈(12)을 갖는 절연막(11)이 형성된다.
다음에, 홈(12)의 바닥부에 게이트 절연막(13)으로서의 게이트 산화막을 열산화법에 의해 형성한다. 계속해서, 홈(12)의 내부를 포함하는 실리콘 기판(1) 전체면에 금속막(14)으로서의 Ni(니켈)막을 형성하고, 이 Ni막(14) 상에 실리콘막(15)으로서의 비정질 실리콘막 또는 폴리실리콘막을 형성한다. 여기서, 금속막(14)으로서는, Ni막 이외에 예를 들어 Pt(백금)막, Ir(이리듐)막, Mo(몰리브덴)막, Co(코발트)막, W(텅스텐)막, Ti(티탄)막, Hf(하프늄)막, Zr(지르코늄)막, Ta(탄탈)막, Nb(니오븀)막, V(바나듐)막, Al(알루미늄)막 등을 이용할 수 있다.
그리고, NMOS 영역에 형성된 Ni막(14)을 덮도록 실리콘막(15)을 거쳐서 마스크막(16)으로서의 반사막을 형성한다. 여기서, 반사막(16)은 가시광(후술)을 반사하는 막이다. 반사막(16)으로서는, 예를 들어 Pt(백금)막, Ir(이리듐)막, Mo(몰리브덴)막, Ni(니켈)막, Co(코발트)막, W(텅스텐)막, Ti(티탄)막, Hf(하프늄)막, Zr(지르코늄)막, Ta(탄탈)막, Nb(니오븀)막, V(바나듐)막 등 천이 금속의 막을 이용할 수 있다.
또한, 도6에 도시한 바와 같이 광원으로부터 빛을 필요 횟수만큼 조사한다. 이 때, NMOS 영역에서는 반사막(16)에 의해 빛이 반사되고, 실리콘막(15)과 Ni막(14)과의 반응은 일어나지 않는다. 한편, PMOS 영역에서는 반사막(16)이 형성되어 있지 않으므로, 빛이 실리콘막(15)을 투과하여 Ni막(14)에 도달하고 실리콘막(15)과 Ni막(14)이 반응하여 Ni 실리사이드막(17)이 형성된다. 여기서, 빛으로서는 파장 300 ㎚ 내지 800 ㎚ 정도의 가시광이 적합하고, 광원으로서는 예를 들어 우시오덴끼샤제의 크세논 봉입 램프 등을 이용할 수 있다. 또한, 1회의 광조사 시간은 0.1 msec 내지 1.5 msec가 적합하고, 예를 들어 상기 실리사이드 반응의 경우에는 0.8 msec 내지 1.5 msec초가 보다 적합하다. 또한, 빛의 에너지는 10 J/㎠ 내지 40 J/㎠가 적합하다. 이러한 빛 에너지에 의해, 반응 재료인 Ni막(14)이 온도 상승을 일으킨다．
다음에, 도7에 도시한 바와 같이 반사막(16)을 에칭에 의해 선택적으로 제거한다. 이 때, 실리콘막(15)이 에치 스톱퍼막으로서 기능한다. 그 후, 상기와 마찬가지로 광원으로부터 가시광을 필요 횟수만큼 조사한다. 가시광은, NMOS 영역과 PMOS 영역에 조사된다. 이에 의해, NMOS 영역에 있어서 실리콘막(15)과 Ni막(14)이 반응하여 Ni 실리사이드막(18)이 형성된다. 여기서, PMOS 영역과 NMOS 영역에서는 광조사 횟수가 다르기 때문에, 이하에 설명하는 바와 같이 Ni 실리사이드막(17, 18)은 서로 상이 다르다.
여기서, 광조사 횟수와 Ni 실리사이드막의 상과의 관계에 대해 설명한다.
도10은 광조사 횟수별 Ni 실리사이드막의 상 변화를 나타낸 그래프(X선 회절결과)이다.
도10에 나타낸 바와 같이, 광조사 횟수가 1회 또는 2회인 경우에는 NiSi상인 데 반해, 광조사 횟수가 4회인 경우에는 Ni2Si상이다. 이로부터, 광조사를 1회 또는 2회 행함으로써 형성된 Ni 실리사이드막과, 광조사를 4회 행함으로써 형성된 Ni 실리사이드막은 동일 재료로 형성되었음에도 불구하고 다른 상을 갖는다.
다음에, Ni 실리사이드막(17, 18)의 상층 중앙에 잔존하는 홈(19)(도7 참조) 내를 포함하는 실리콘 기판(1) 전체면에 도전막(20)으로서의 금속막을 형성한다. 그리고, 절연막(11)을 스톱퍼막으로서 CMP법을 이용하여 불필요한 금속막(20) 및 Ni 실리사이드막(17, 18)을 연마한다. 이에 의해, 도8에 도시한 바와 같이 Ni 실리사이드막(17, 18)과 상기 실리사이드막의 상층 중앙에 형성된 금속막(20)을 구비한 게이트 전극이 형성된다.
계속해서, 실리콘 기판(1) 전체면에 절연막(21)으로서 산화막을 형성한다. 그리고 절연막(21, 11) 내에 소스/드레인 영역(10)과 접속하는 콘택트(22)를 형성한다. 그리고, 콘택트(22) 상에 배선(23)을 형성한다.
이상 설명한 바와 같이, 본 제1 실시 형태에서는 가시광을 투과하지 않는 반사막(16)을 이용하여, NMOS 영역과 PMOS 영역에서 Ni 실리사이드막을 형성하기 위한 광조사 횟수가 다르도록 하였다. Ni 실리사이드막은 광조사 횟수에 의해 상이 변화하므로, PMOS 영역과 NMOS 영역에 동일한 재료를 이용하여 다른 품질(상)의 Ni 실리사이드막(17, 18)을 형성할 수 있다. 따라서, NMOS 영역과 PMOS 영역에 일함수가 다른 게이트 전극을 나누어 제작할 수 있다.
또한, 본 제1 실시 형태에서는 광조사에 의해 Ni 실리사이드막(17, 18)을 형성하기 위해, 실리사이드 반응 온도가 높은 금속막(14)을 사용하는 경우라도 광조사 중에 불순물 확산층(10)의 불순물이 불활성화되는 경우가 없다. 따라서, 고온으로 실리사이드화하는 경우와 같은 트랜지스터 능력의 열화가 발생하지 않는다.
또한, 본 제1 실시 형태에서는 마스크막(16)으로서 가시광을 반사하는 금속막을 이용하였지만, 이 금속막 대신에 가시광에 대해 흡수 계수가 높은 재료로 이루어지는 막으로서의 실리콘막을 사용할 수 있다. 이 때, 실리콘막(마스크막)의 형성 막 두께는 가시광의 광량을 실리콘막(15)이 Ni막(14)과 반응하기 위해 필요한 광량 미만으로까지 감쇠시킬 수 있는 막 두께로 하면 좋다. 즉, 마스크막(16)으로서의 실리콘막에 의해 가시광이 흡수되어 Ni막(14)에 도달하지 않거나, 또는 Ni막(14)이 반응하지 않을 정도의 미소 광량이 Ni막(14)에 도달하게 하면 좋다. 또한, 마스크막(16)은 본 제1 실시 형태와 같이 금속막으로 이루어지는 단층막에 한정되지 않고, 절연막과 그 위에 형성된 금속막과의 적층막이라도 좋다(후술하는 실시 형태에 대해서도 동일).
또한, 금속막(14)을 형성하기 전에, 절연막(11) 상에 실리콘막을 CVD법에 의해 형성해도 좋다. 이 경우, 금속막(14)의 성막 방법을 PVD법밖에 선택할 수 없어도, 상기 실리콘막에 의해 절연막(11)을 PVD의 손상으로부터 보호할 수 있다.
또한, 본 제1 실시 형태에서는 일함수가 다른 금속 실리사이드막을 특정 영역마다 형성하였지만, 일함수가 다른 금속막을 형성하는 경우에도 본 발명을 적용할 수 있다. 즉, 금속막을 패터닝하여 게이트 전극을 복수 형성한 후, 가시광을 반사하는 반사막을 이용하여 어닐(광조사) 횟수를 특정 영역마다 다르게 할 수 있다. 어닐 횟수의 증가에 따라 금속막의 배향성을 갖출 수 있으므로, 특정 영역마다 일함수가 다른 금속막 및 이 금속막을 갖는 게이트 전극을 형성할 수 있다.
또한, 금속막 외에 산화막이나 질화막에 대해서도 마찬가지로 특정 영역마다 막 구성 분자의 배향성을 바꿀 수 있다.
다음에, 본 제1 실시 형태의 변형예에 대해 설명한다.
본 변형예에서는, NMOS 영역과 PMOS 영역에 있어서 폴리실리콘게이트 전극 상층과 소스/드레인 영역 상층에, 다른 품질의 금속 실리사이드층을 형성하는 경우에 대해 설명한다.
도11 및 도12는 본 발명의 제1 실시 형태의 변형예를 설명하기 위한 도면이다.
우선, 상기 제1 실시 형태의 도1 내지 도4에 도시한 공정을 행한다.
다음에, 도11에 도시한 바와 같이 실리콘 기판(1) 전체면에 금속막(24)으로서의 Ni막을 형성한다. 그리고, NMOS 영역에 형성된 Ni막(24)을 덮도록 마스크막(25)으로서의 반사막을 형성한다. 계속해서, 광원으로부터 가시광을 필요 횟수만큼 조사한다. 이 때, PMOS 영역에서는 Ni막(24)과 실리콘(7, 1)과의 반응이 일어나, 게이트 전극(7) 상층과 소스/드레인 영역(10) 상층에 Ni 실리사이드층(26)이 형성된다. 한편, NMOS 영역에서는 반사막(25)에 의해 가시광이 반사되므로, Ni 실리사이드층과 같은 금속 실리사이드층은 형성되지 않는다.
다음에, 도12에 도시한 바와 같이 반사막(25)을 에칭에 의해 선택적으로 제거한 후에, 다시 광원으로부터 가시광을 필요 횟수만큼 조사한다. 이에 의해, NMOS 영역에 있어서 Ni막(24)과 실리콘(7, 1)과의 반응이 일어나, 게이트 전극(7) 상층과 소스/드레인 영역(10) 상층에 Ni 실리사이드층(27)이 형성된다. 여기서, PMOS 영역과 NMOS 영역에서는 광조사 횟수가 다르기 때문에, 제1 실시 형태의 Ni 실리사이드막(17, 18)과 마찬가지로 Ni 실리사이드층(26, 27)은 서로 상이 다르다.
이상 설명한 바와 같이, 본 변형예에서는 가시광을 투과하지 않는 반사막(25)을 이용하여 NMOS 영역과 PMOS 영역에서 광조사 횟수가 다르도록 하였다. 본 변형예에 따르면, PMOS 영역과 NMOS 영역에 동일한 재료를 이용하여 다른 품질의 Ni 실리사이드층(26, 27)을 형성할 수 있다. 따라서, NMOS 영역과 PMOS 영역에 일함수가 다른 게이트 전극을 나누어 제작할 수 있다.
(제2 실시 형태)
본 제2 실시 형태에서는, NMOS 영역과 PMOS 영역에 다른 품질의 소스/드레인 영역을 형성하는 경우에 대해 설명한다.
도13 내지 도14는 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
우선, 전술한 제1 실시 형태의 도1 내지 도3에 도시한 공정을 행한다.
다음에, NMOS 영역을 덮도록 반사막(28)을 형성한다. 그리고, PMOS 영역에 있어서 게이트 전극(7)을 마스크로 하여 이온 주입을 행한 후, 광원으로부터 가시광을 필요 횟수만큼 조사한다. 이에 의해, 도13에 도시한 바와 같이 PMOS 영역에깊은 확산층(10a)로서의 소스/드레인 영역이 형성된다. 그 후, 반사막(28)을 에칭에 의해 선택적으로 제거한다.
계속해서, NMOS 영역에 있어서 게이트 전극(7)을 마스크로 하여 이온 주입을 행한 후, 광원으로부터 가시광을 필요 횟수만큼 조사한다. 이에 의해, 도14에 도시한 바와 같이 NMOS 영역에 있어서 깊은 확산층(10b)으로서의 소스/드레인 영역이 형성된다. 이 때, 가시광은 NMOS 영역뿐만 아니라 PMOS 영역을 포함하는 실리콘 기판(1) 전체면에 조사된다.
따라서, 소스/드레인 영역(10a, 10b)에 있어서 영역마다 다른 이온 종류에 대해 활성화율을 최대로 할 수 있다. 또는, 소스/드레인 영역(10a, 10b)에 있어서 확산 깊이를 제어할 수 있다.
이상 설명한 바와 같이, 본 제2 실시 형태에서는 가시광을 투과하지 않는 반사막(28)을 이용하여, NMOS 영역과 PMOS 영역에서 광조사 횟수가 다르도록 하였다. 따라서, NMOS 영역과 PMOS 영역마다 이온 종류의 활성화율이 최대가 되는 소스/드레인 영역(10a, 10b), 또는 확산 깊이를 제어한 소스/드레인 영역(10a, 10b)을 형성할 수 있다. 즉, 특정 영역마다 다른 품질의 불순물 확산층(10a, 10b)을 나누어 제작할 수 있다.
또한, 본 제2 실시 형태에서는 PMOS 영역의 광조사 횟수가 NMOS 영역의 광조사 횟수보다 많은 경우에 대해 설명하였지만, NMOS 영역의 광조사 횟수가 PMOS 영역의 광조사 횟수보다 많아도 된다.
(제3 실시 형태)
본 제3 실시 형태에서는, NMOS 영역과 PMOS 영역에 다른 품질의 게이트 절연막을 형성하는 경우에 대해 설명한다.
도15는 본 발명의 제3 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
우선, 전술한 제1 실시 형태의 도1에 도시한 공정을 행한다.
다음에, 도15에 도시한 바와 같이 NMOS 영역을 덮도록 반사막(29)을 형성한다. 계속해서, 산소 분위기 하에서 광원으로부터 가시광을 필요 횟수만큼 조사한다. 이에 의해, PMOS 영역에서는 실리콘 기판(1) 상에 게이트 산화막(5a)이 형성된다.
다음에, 도16에 도시한 바와 같이 반사막(29)을 에칭에 의해 선택적으로 제거한 후에, 다시 광원으로부터 가시광을 필요 횟수만큼 조사한다. 이에 의해, NMOS 영역의 실리콘 기판(1) 상에 게이트 산화막(5b)이 형성된다. 이 때, PMOS 영역에도 가시광이 조사되므로, 게이트 산화막(5a)의 막 두께가 증대된다.
이상 설명한 바와 같이, 본 제3 실시 형태에서는 가시광을 투과하지 않는 반사막(29)을 이용하여, NMOS 영역과 PMOS 영역에서 광조사 횟수가 다르도록 하였다. 따라서, NMOS 영역과 PMOS 영역에 막 두께가 다른 게이트 산화막(5a, 5b)을 형성할 수 있다. 즉, 특정 영역마다 다른 품질의 게이트 절연막(5a, 5b)를 나누어 제작할 수 있다.
본 발명에 따르면, 특정 영역마다 동일 재료를 이용하여 다른 품질의 반도체요소를 나누어 제작할 수 있다. 또한, 본 발명에 따르면 특정 영역마다 일함수가 다른 게이트 전극을 나누어 제작할 수 있다.

Claims (10)

  1. 반응 대상에 빛을 조사함으로써 반도체 요소를 형성하는 공정을 갖는 반도체 장치의 제조 방법이며,
    상기 반응 대상의 제1 영역 상에 마스크막을 형성하는 공정과,
    상기 마스크막이 형성되어 있지 않은 상기 반응 대상의 제2 영역에 빛을 조사하는 제1 조사 공정과,
    상기 제1 조사 공정을 종료한 후 상기 마스크막을 제거하는 공정과,
    상기 마스크막을 제거한 후, 상기 반응 대상의 제1 및 제2 영역에 빛을 조사하는 제2 조사 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 마스크막을 형성하기 전에
    기판 상에 상기 기판의 표면에 대한 개구를 복수개 갖는 절연막을 형성하는 공정과,
    상기 개구의 바닥부에 노출되는 상기 기판 상에 게이트 절연막을 형성하는 공정과,
    상기 개구 내를 포함하는 상기 기판의 전체면에 상기 반응 대상으로서의 금속막을 형성하는 공정과,
    상기 금속막 상에 실리콘막을 형성하는 공정을 더 포함하고,
    상기 마스크막을 상기 금속막의 제1 영역 상에 상기 실리콘막을 거쳐서 형성하고,
    상기 제2 조사 공정 후,
    상기 제1 및 제2 조사 공정에서 형성된 금속 실리사이드막 상에 도전막을 형성하는 공정과,
    상기 절연막 상에 존재하는 상기 도전막 및 상기 금속 실리사이드막을 CMP에 의해 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 마스크막을 형성하기 전에
    실리콘 기판 상에 게이트 절연막을 거쳐서 실리콘 게이트 전극을 복수 형성하는 공정과,
    상기 실리콘 게이트 전극을 마스크로 한 불순물 주입에 의해, 상기 실리콘 기판 상층에 불순물 확산층을 형성하는 공정과,
    상기 실리콘 기판의 전체면에 상기 반응 대상으로서의 금속막을 형성하는 공정을 더 포함하고,
    상기 제1 및 제2 조사 공정에서 상기 실리콘 게이트 전극 상층 및 상기 불순물 확산층 상층에 금속 실리사이드층을 형성하고,
    상기 제2 조사 공정 후,
    상기 제1 및 제2 조사 공정에서 미반응의 상기 금속막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 마스크막을 형성하기 전에
    기판 상에 게이트 절연막을 거쳐서 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 마스크로 하여 상기 기판 내에 불순물을 주입하는 공정을 더 포함하고,
    상기 마스크막을 상기 불순물이 주입된 기판의 제1 영역 상에 형성하고,
    상기 제1 및 제2 조사 공정에서 상기 불순물을 상기 기판 내에서 활성화시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 마스크막을 상기 반응 대상으로서의 실리콘 기판의 제1 영역 상에 형성하고,
    상기 제1 및 제2 조사 공정에서, 산소 분위기 중에서 상기 실리콘 기판에 상기 빛을 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 빛이 가시광이고
    상기 마스크막이 상기 가시광을 반사하는 금속막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 빛이 가시광이고
    상기 마스크막이 상기 가시광을 흡수하는 재료로 이루어지는 막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 가시광의 광량을 상기 반응 대상이 반응하기 위해 필요한 광량 미만으로까지 감쇠시킬 수 있는 막 두께로 상기 마스크막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 제1 또는 제2 조사 공정에서 상기 빛을 복수회 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 빛의 에너지가 10 J/㎠ 내지 40 J/㎠이고,
    상기 빛의 1회 조사 시간이 0.1 msec 내지 1.5 msec인 것을 특징으로 하는 반도체 장치의 제조 방법.
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