KR100838853B1 - 결정막 패터닝 방법 및 집적 회로 형성 방법 - Google Patents

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Abstract

결정막을 패터닝하는 방법이 제공된다. 제 1 영역 및 제 2 영역에서 제 1 원자를 포함하는 축퇴 격자를 갖는 결정막이 제공된다. 도펀트가 상기 제 1 영역에서의 상기 제 1 원자를 대체하여, 상기 제 1 영역에 비축퇴 결정막이 형성된다. 제 1 영역 및 제 2 영역은 습식 에칭제에 노출되며, 습식 에칭제는 제 1 영역에서의 비축퇴 격자를 에칭하지 않으면서, 상기 제 2 영역에서의 축퇴 격자를 에칭한다.

Description

결정막 패터닝 방법 및 집적 회로 형성 방법{A METHOD OF VARYING ETCH SELECTIVITIES OF A FILM}
본 발명은 결정막(crystalline film)의 패터닝에 관한 것으로서, 특히, 결정막의 에칭 선택성(etch selectivity)을 변경하는 방법에 관한 것이다.
반도체 집적 회로는 다수 층의 패터닝된 박막으로부터 제조된다. 패터닝된 단결정 및 다결정 박막은, 현대의 집적 회로의 제조 전체를 통해 이용된다. 예를 들어, 에피택셜 실리콘(epitaxial silicon), 갈륨 비화물(gallium arsenide) 및 InSb와 같은 패터닝된 반도체 결정막을 이용하여, 비평탄 또는 3-게이트 디바이스에서의 반도체 바디(body) 또는 핀(fin)을 형성한다. 또한, 고유전 상수 금속 산화물 결정막을 이용하여, 현대의 집적 회로에서의 게이트 유전층을 형성한다. 현재, 결정막은 결정막 위에 원하는 패턴을 갖는 마스크를 먼저 형성함으로써 패터닝된다. 그 후, 습식 에칭제를 이용하여 결정막의 노출 부분을 에칭한다. 불행히도, 습식 에칭제는 마스크를 언더컷팅함으로써, 마스크에서의 패턴과 결정막에서의 결과적인 패턴 사이에 불량한 충실도(fidelity)를 초래한다. 결정막에서의 패터닝과 마 스크 사이의 충실도가 부족하게 되면, 결정막의 패터닝된 치수를 더 스케일링하는 능력이 제한된다. 결정막의 치수를 더 스케일링하는 능력은, 피처 밀도를 증가시켜, 마이크로프로세서와 같은 보다 강력한 집적 회로를 생성하는데 있어서 본질적인 것이다.
도 1a-1d는 본 발명에 따라 결정막을 에칭하는 방법을 도시한다.
도 1e는 도 1a-1d에 도시된 바와 같이 형성된 선택적으로 에칭된 막 위에 비평탄 디바이스를 형성하는 것을 도시한다.
도 2a-2p는 본 발명에 따라, 결정막의 선택적 에칭을 이용하는 대체 게이트 기법을 사용하여 n 타입 트랜지스터 및 p 타입 트랜지스터를 포함하는 CMOS(complimentary metal oxide semiconductor) 집적 회로를 제조하는 방법을 도시한다.
결정막의 에칭 선택성을 변경하는 방법이 기술된다. 이하의 설명에서는, 본 발명에 대한 완전한 이해를 제공하기 위해, 여러 가지의 특정한 세부 사항들이 개시된다. 다른 경우에, 본 발명을 불필요하게 모호하게 하지 않도록, 잘 알려진 반도체 프로세싱 기법 및 특징은 특별히 상세히 기술되지 않는다.
본 발명은 막의 격자 에너지를 변형함으로써, 결정막의 에칭 선택성을 변경하는 방법이다. 본 발명에 따르면, 에칭될 결정막이 제공된다. 결정막은 대칭적 격자 또는 "축퇴(degenerate)" 격자를 갖는다. 그 후, 도펀트 원자가 결정막의 일부분내에 위치되고, 충분한 에너지로 막이 가열되어, 도펀트가 결정막내의 원자를 대체하도록 한다. 결정막의 원자와는 충분히 상이한 크기를 갖는 도펀트 원자를 이용하는 것은, 격자의 왜곡을 초래하고, 격자를 비대칭성 또는 "비축퇴성(non-degenerate)"으로 만들게 된다. 격자의 일부분을 비축퇴성으로 만드는 것은 격자에서의 열역학적 안정성(thermodynamic stabilization) 또는 격자 "에너지 덤프(energy dump)"를 초래하며, 비축퇴 부분을 보다 강하게 하여, 에칭을 보다 어렵게 만든다. 보다 안정된 비축퇴 격자 부분은, 막의 비변경된 축퇴 부분보다, 에칭제에 대한 더 높은 활성화 장벽을 갖는다. 결정막의 축퇴 격자 부분과 비축퇴 격자 부분 사이의 활성화 에너지 장벽의 차이는, 결정막의 축퇴 격자 부분을 에칭하기에는 충분히 높은 활성화 에너지를 갖지만, 결정막의 비축퇴 격자 부분을 에칭하기에 충분히 높은 활성화 에너지는 갖지 않는 에칭제를 사용함으로써 이용된다. 이러한 방식으로, 막의 축퇴 격자 부분은 막의 비축퇴 부분을 에칭하지 않고서 에칭될 수 있어, 매우 높은 선택성의 에칭 프로세스가 되도록 한다. 본 발명은 100:1보다 큰 선택성을 제공하도록 이용될 수 있다. 즉, 본 발명은 특정한 에칭제로, 막의 축퇴 부분이 막의 비축퇴 부분보다 100배 이상 빠르게 에칭될 수 있도록 한다. 그러한 에칭 선택성을 이용함으로써, 습식 에칭제를 사용하여, 막의 마스크없는 에칭을 가능하게 하고, 막의 이방성 에칭을 가능하게 할 수 있다. 그러한 프로세스는 핀 FET 또는 비평탄 디바이스의 핀 또는 바디를 형성하는데 이용된 반도체 막과 같은 결정막의 패터닝시에 가치가 있을 수 있으며/있거나 (평탄 및 비평탄 디바이스 둘다에서의) 대체 게이트 프로세스 동안 결정 희생 게이트 전극을 제거하는데 이용될 수 있다. 게이트 유전체로서 이용된 고유전 상수 유전막의 선택적 에칭과 같은, 결정막의 선택적 에칭의 다른 용도에 대해서는, 본 발명의 상세한 설명으로부터 명백해질 것이다.
본 발명의 일실시예에 따른, 막 패터닝 방법의 예가 도 1a-1d에 도시된다. 본 발명에 따르면, 에칭될 막(102)이 제공된다. 막(102)은 대칭적 또는 축퇴 격자를 갖는 결정막이다. 결정막은 에피택셜막 또는 단결정막과 같은 단일 결정막일 수 있다. 또한, 결정막(102)은 단일 결정 물질의 다수의 그레인(grain)을 포함하는 다결정막일 수 있다. 결정막은 비모자이크막(non-mosaic film)이어야 하며, 그로 인해 개별적인 유닛 셀 또는 그레인은, 도펀트 원자가 격자내에 위치되고 격자의 원자를 대체하여 격자를 왜곡시킬 수 있도록 충분히 크며, 따라서, 격자가 비축퇴성으로 되도록 만들어 충분히 상이한 격자 에너지를 제공하고, 축퇴 격자 부분과는 충분히 상이한, 에칭제에 대한 활성화 장벽을 갖는다. 본 발명의 실시예에서, 결정막(102)은 비모자이크 축퇴 격자를 갖는다. 본 발명의 실시예에서, 결정막(102)은, 제한적인 것은 아니지만, 실리콘, 갈륨 비화물 및 InSb와 같은 단일 결정 반도체막이다. 본 발명의 실시예에서, 결정막(102)은, 제한적인 것은 아니지만, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide), 티탄 산화물(titanium oxide) 및 탄탈 산화물(tantalum oxide)과 같은 고유전 상수 금속 산화물막이다.
결정막(102)이 기판(104)상에 형성된다. 본 발명의 실시예에서, SOI(semiconductor on insulator) 기판을 형성하기 위해, 기판(104)은 절연 기판(104)이다. 본 발명의 실시예에서, 절연 기판은 실리콘 단결정 기판(108)상에 형성된 실리콘 산화물 또는 실리콘 질화물과 같은 절연막(106)을 포함한다.
다음, 도 1b에 도시된 바와 같이, 도펀트 원자가 결정막(102)내에 위치되어, 결정막(102)에 도핑 영역(110)을 형성한다. 도핑 영역(110)은 결정막(102) 위에 마스크(112)를 형성함으로써 형성될 수 있다. 마스크(112)는 결정막(102)에 도펀트가 위치되는 장소 또는 영역(110)을 규정하는 개구부(114)를 갖는다. 마스크(112)는 결정막(102) 위에 포토레지스트막을 블랭킷(blanket) 증착하고, 포토레지스트막에 개구부(114)를 형성하도록 마스킹, 노출 및 현상과 같은 잘 알려진 포토리소그래피 프로세스를 이용함으로써 형성되는 포토레지스트 마스크일 수 있다. 포토레지스트 마스크(112)가 이상적으로 이용되지만, 제한적인 것은 아닌 것으로서, 실리콘 산화물, 실리콘 질화물 또는 실리콘 옥시니트라이드 또는 그들의 조합으로부터 형성된 하드 마스크와 같은 다른 유형의 마스크가 이용될 수 있다. 그 후, 도펀트는, 예를 들면, 개구부(114)를 통한 이온 주입에 의해 영역(110)내에 위치될 수 있다. 마스크(112)는 도펀트가, 마스크(112)에 의해 커버된 위치들에서, 결정막(102)내에 위치되는 것을 방지한다. 본 발명의 실시예에서, 도펀트는 0 도 주입각(zero degree implant angle)을 이용하여 위치된다(즉, 주입각이 기판(104)의 평면에 직각임). 이러한 방식으로, 도펀트는 개구부(114)와 정렬되어, 결정막(102)의 영역(110)내에 위치된다. 본 발명의 실시예에서, 0 도 또는 실질적으로 0 도의 이온 주입각이 요망되지만, 각도 프로파일을 갖는 도핑 영역이 요망되는 경우에는, 보다 큰 각도의 이온 주입이 이용될 수 있다. 본 발명의 실시예는 마스크(112) 및 이온 주입을 이용하여 도핑 영역(110)을 형성하지만, 잘 알려진 다른 기법을 이용하여, 제한적인 것은 아니지만, 고체 소스 확산(solid source diffusion)과 같은 도핑 영역(114)을 형성할 수 있다.
결정막(102)내에 위치된 도펀트 원자는 결정막(102)의 격자를 형성하는 원자와는 충분히 상이한 크기를 갖는다. 도펀트는 결정막의 원자와는 충분히 상이한 물리적 크기(즉, 보다 크거나 보다 작음)를 가져서, 그들이 결정막(102)의 격자내의 원자를 대체하는 경우, 격자의 대칭성을 왜곡시켜, 격자를 비대칭성 또는 비축퇴성이 되도록 한다. 본 발명의 실시예에서, 도펀트 원자는 결정 격자에서의 원자보다 작다. 본 발명의 대안적인 실시예에서, 원자는 결정 격자에서의 원자보다 물리적으로 더 크다. 본 발명의 실시예에서, 도펀트는 결정막에 대하여 전기적으로 중성으로 되어, 활성화되는 경우에, 결정막의 도전성을 변경하지 않는다. 본 발명의 실시예에서, 도펀트는 결정막에 대하여 전기적으로 중성이 아니어서, 결정막을 도전성 타입(즉, n 타입 또는 p 타입)의 결정막으로 만든다. 도펀트 원자는 충분한 크기를 가져서, 그들이 격자에서의 원자를 대체하는 경우에, 격자 에너지를 충분한 만큼 변경하여, 다른 부분에 대한 소정 부분의 선택적 에칭을 가능하게 한다.
본 발명의 실시예에서, 결정막이 실리콘인 경우, 도펀트 원자는 붕소 또는 탄소일 수 있다. 본 발명의 실시예에서, 결정막이 갈륨 비화물인 경우, 도펀트 원자는 붕소 또는 탄소일 수 있다. 본 발명의 실시예에서, 결정막이 InSb인 경우, 도펀트는 붕소 또는 탄소 또는 인(phosphorus)일 수 있다. 결정막(102)의 영역(110)내에 충분한 수의 도펀트가 위치되어, 축퇴 결정막(102)을 비축퇴 결정막으로 만들기에 충분한 농도를 생성함으로써, 비축퇴막을 에칭하지 않고서, 축퇴막의 선택적 에칭을 가능하게 한다. 1x1015 내지 1x1022 원자/cm3 사이의 도펀트 농도 범위가 합리적인 에칭 차이를 제공하는 것으로 발견되었다.
도 1b에 도시된 바와 같은 이러한 시점에, 도펀트는 결정막(102)의 영역(110)내에 위치되지만, 격자내의 간극부(interstitial cite)에는 위치되지 않음을 이해할 것이다. 즉, 이러한 시점에서, 도펀트는 "활성화"되지 않으며,활성화에 의해 도펀트 원자가 결정 격자에서의 원자를 대체한다.
다음 도 1c에 도시된 바와 같이, 영역(110)에서의 도펀트가 활성화됨으로써, 결정 격자내의 간극부로부터 도펀트가 이동하여, 격자에서의 원자를 대체하도록 한다. 도펀트 원자는 격자를 형성하는 원자와는 상이한 물리적 크기를 가지므로, 도펀트 원자로 격자에서의 원자를 대체하는 것은 영역(110)에서의 결정막이 왜곡되어, 비대칭성으로 되도록 함으로써, "비축퇴" 결정 격자 영역(116)을 형성하게 된다. 도펀트가 결정 격자의 원자를 대체함에 따라, 영역(116)에서의 결정 격자가 축퇴 결정 격자(102)에 대하여, 비대칭성 및 "에너지 덤프"로 되도록 한다. "에너지 덤프"는 결정막(102)의 축퇴 결정 격자 부분(118)보다 낮은 격자 에너지 및 보다 안정된 구조를 갖는 비축퇴 결정 격자 영역(116)을 생성한다. 도 1c에 도시된 바와 같이, 본질적으로, 도펀트의 활성화는 비축퇴 영역(116) 및 축퇴 영역(118)을 갖는 결정막(102)을 생성한다. 비축퇴 격자 영역(116)은 결정막(102)의 축퇴 격자 영역(118)보다 낮은(즉, 열역학적으로 보다 안정된) 격자 에너지 및 보다 안정되기 때문에, 비축퇴 격자 영역(116)을 에칭하기 위해서는, 축퇴 격자 영역(118)보다 높은 활성화 장벽이 극복되어야 한다. 에칭에 대한 활성화 장벽들에서의 차이를 이용하여, 비축퇴 부분(116)을 에칭하지 않고서, 축퇴 부분(118)을 선택적으로 에칭할 수 있다.
다음, 도 1d에 도시된 바와 같이, 결정막(102)의 축퇴 부분(118)은, 비축퇴 격자 부분(116)을 에칭하지 않고서, 에칭되어 제거된다. 축퇴 격자 부분(118)은 비축퇴 격자 부분(116)보다 덜 안정적이고, 따라서, 관련 반응을 이용하는 에칭제를 극복하기 위해, 비축퇴 부분(116)에 대한 활성화 에너지 장벽보다 낮은 활성화 에너지 장벽을 갖는다. 관련 반응을 이용하여 에칭하며, 축퇴 격자 부분(118)에 대한 활성화 에너지 장벽을 극복할 수 있지만, 비축퇴 격자 부분(116)에 대한 활성화 에너지 장벽은 극복하지 못하는 에칭제를 이용함으로써, 비축퇴 부분을 에칭하지 않고서, 축퇴 부분이 에칭되어 제거될 수 있다. 관련 반응을 이용하여 에칭하는 에칭제는, 뉴클레코필릭(nuclecophilic) (또는, 소정의 경우, 일렉트로필릭(electrophillic)) 부착을 이용함으로써, 격자(예를 들면, 실리콘)를 형성하는 원자가, 격자로부터 원자를 제거하기 전에, 에칭제에 직접적으로 부착되는 에칭제이다. 본 발명의 실시예에서, 결정막은 관련 반응을 이용하며, 결정막(102)의 축퇴 부분(118)에 대한, 그러나 비축퇴 부분(116)에 대해서는 아닌, 반응 임계값 장벽을 극복하기에 충분한 활성화 에너지 또는 화학적 에너지를 갖는 에칭제를 이용하여 에칭된다. 이러한 방식으로, 결정막(102)의 축퇴 격자 부분(118)은, 비축퇴 부분(116)을 에칭하지 않고서, 에칭되어 제거될 수 있다. 결정막에 축퇴 격자 부분(118) 및 비축퇴 격자 부분(116)을 형성하고, 적절한 에칭제를 이용함으로써, 100:1보다 큰 에칭 선택성이 획득될 수 있다.
결정막(102)이 실리콘인 경우, 비산화 염기성 용액(non-oxidizing basic solution)을 포함하는 습식 에칭제를 이용함으로써, 비축퇴 격자 부분(116)을 에칭하지 않고서, 결정막(102)의 축퇴 격자 부분이 에칭되어 제거될 수 있다. 본 발명의 실시예에서, 실리콘 결정막(118)은, 제한적인 것은 아니지만, 칼륨 수산화물(KOH) 및 암모늄 수산화물과 같은 수산화물 에칭제를 이용하여 에칭된다. 본 발명의 실시예에서, 실리콘 에칭제는 9 내지 11 사이의 pH를 갖는다. 본 발명의 실시예에서, 축퇴 실리콘 결정막(118)은 암모늄 수산화물과, 1-30% 사이 체적의 암모늄 수산화물을 포함하는 물을 포함하는 습식 에칭제를 이용하여 제거된다. 본 발명의 실시예에서, 암모늄 수산화물 및 물 에칭제는 15-45℃ 사이의 온도에서 이용되며, 에칭 프로세스 동안에 메가소닉(megasonic) 또는 초음파(ultrasonic) 에너지가 용액에 인가된다. 본 발명의 실시예에서, 기판은 축퇴 격자 부분(118)을 제거하는 동안에 회전된다.
결정막(102)이 갈륨 비화물 또는 InSb인 경우, 질산 또는 과산화수소와 같은 산성(acid)의 산화제를 포함하는 습식 에칭을 이용함으로써, 비축퇴 격자 부분(116)을 에칭하지 않고서, 축퇴 부분(118)이 에칭되어 제거될 수 있다. 본 발명의 실시예에서, InSb 또는 GaAs의 축퇴 부분(118)이, 4보다 작은, 그리고 이상적으로는 2와 4 사이인 pH를 갖는 에칭제를 이용하여 에칭된다.
축퇴 격자 부분(118)을 제거한 후에, 비축퇴 부분(116)만이 남게 된다. 결정막(102)은 에칭되어, 마스크(104)에서의 개구부(114)와 직접 정렬되는 패터닝된 결정막(116)을 생성함을 이해할 것이다. 또한, 결정막(102)은 습식 에칭제를 이용하여 이방성으로 에칭된다(단지 한 반향, 즉 수직 방향으로만 에칭됨). 결정막(102)은 에칭되어, 수직 측벽을 갖는 패턴 결정막(116)을 생성하며, 기판을 해로운 플라즈마에 노출시키는 플라즈마 에칭제 또는 다른 건식 에칭 기법은 요구되지 않는다. 또한, 결정막(102)은, 에칭 동안에 마스크가 제공되지 않으면서, 에칭되어 패턴 결정막(116)을 생성한다. 그와 같이, 막(102)은 마스크없는 프로세스에서 에칭된다. 또한, 본 발명은 마스크 및 습식 에칭제를 이용한 막의 패터닝과 통상적으로 관련된 마스크의 측방향 언더컷팅을 겪지 않으면서, 개구부(114) 사이에 높은 충실도를 갖는 피처(116)를 생성한다.
본 발명의 실시예에서, 패터닝된 결정막(116)은, 제한적인 것은 아니지만, 실리콘, 갈륨 비화물, InSb와 같은 반도체막이며, 도 1e에 도시된 바와 같이, 비평탄 또는 3-게이트 트랜지스터의 바디 또는 핀을 형성하는데 이용된다. 비평탄 트랜지스터를 형성하기 위해, 실리콘 이산화물 또는 실리콘 질화물과 같은 게이트 유전층(118)이, 패터닝된 결정 반도체막(116)의 상부 및 측벽 위에 형성된다. 게이트 전극(120)이 패터닝된 반도체 바디(116)의 상부 표면 및 측벽상의 게이트 유전층(118)상에 형성된다. 도 1e에 도시된 바와 같이, 게이트 전극(120)의 반대 측면들 위에서, 소스/드레인 영역(122)이 반도체 바디(116)에 형성된다. 게이트 유전층(118) 및 게이트 전극(120)은 도 1d에 도시된 기판 위에 게이트 유전층(118)을 블랭킷 증착한 후, 게이트 유전막 위에 게이트 전극 물질을 블랭킷 증착함으로써 형성될 수 있다. 그 후, 게이트 유전막 및 게이트 전극막은 잘 알려진 포토리소그래피 및 에칭 기법을 이용하여 패터닝되어, 게이트 전극(120) 및 게이트 유전층(118)이 형성된다. 다음, 잘 알려진 이온 주입 기법을 이용하여, n 타입 또는 p 타입 도전성 이온을 반도체 바디(116)내로 주입하여, 소스 및 드레인 영역(122)을 형성한다.
도 1a-1d에 대하여 설명 및 예시된 본 발명의 실시예는 축퇴 격자와, 비축퇴 격자내로 만들어진 막의 일부분과, 비축퇴 격자 부분을 에칭하지 않고서 에칭되어 제거된 축퇴 격자 부분을 갖는 결정막으로 시작되었지만, 동일한 개념을 이용하여, 다른 실시예에서의 결정막을 선택적으로 및 마스크없이 패터닝할 수 있다. 예를 들어, 본 발명의 실시예에서, 비축퇴 격자를 갖는 결정막이 처음에 제공될 수 있다. 비축퇴 격자를 갖는 결정막은, 보다 크거나 보다 작은 크기의 도펀트로, 대칭적 구조를 갖는 결정 격자를 대체하여, 격자를 왜곡시키고, 보다 낮은, 열역학적으로 보다 안정된 격자 에너지를 제공함으로써, 전술한 바와 같이 형성될 수 있다. 예를 들어, 결정막을 시작하는 것은, 비축퇴 격자를 갖는 결정막을 제공하기 위해, 격자내의 실리콘 원자를 대체하는 붕소 원자를 갖는 실리콘 결정막일 수 있다. 그 후, 격자의 원자와 유사한 크기의 원자 또는 도펀트가, 비축퇴 격자에서의 도펀트 원자를 대체하여, 결정막의 일부분을 축퇴되거나 또는 덜 비축퇴되도록 할 수 있다. 예를 들어, 실리콘 원자가 붕소 도핑된 실리콘 결정막내로 주입되고, 붕소 원자를 대체하여, 실리콘 막을 축퇴되거나 또는 덜 비축퇴되도록 할 수 있다. 그 후, 축퇴 격자 또는 덜 비축퇴되는 격자 부분은 적절한 에칭제로 제거될 수 있다. 이러한 방식으로, 비변경된 비축퇴 결정 격자 부분은 유지될 것이고, 변경된 축퇴되거나 또는 덜 비축퇴되는 결정 격자 부분은 제거될 것이다.
격자 구조 또는 에너지의 변경을 이용하여, 에칭 선택성을 변경하는 본 발명의 다른 실시예에서, 축퇴 격자 구조를 갖는 결정막이 제공될 수 있다. 그 후, 결정막의 제 1 영역은 축퇴 결정막의 원자를 대체하는 도펀트 원자로 도핑되어, 제 1 비축퇴도 또는 제 1 격자 에너지를 갖는 격자 구조를 갖는 제 1 영역을 제공한 후, 축퇴 격자의 제 2 부분이 상이한 도펀트 또는 다소 동일한 도펀트로 도핑되어, 제 2 비축퇴도 격자 또는 제 2 격자 에너지를 갖는 격자 구조를 갖는 제 2 영역을 제공한다. 두 부분이 "비축퇴" 격자로 되었지만, 격자 에너지 또는 "비축퇴도"에서의 차이를 이용하여, 다른 부분은 에칭하지 않으면서, 선택적으로 에칭할 수 있도록 한다. 그와 같이, 본 발명의 실시예는 제 2 부분에 대하여, 결정막의 제 1 부분의 격자 구조 또는 격자 에너지를 변경하여, 다른 부분은 에칭하지 않으면서 에칭할 수 있는 정도로 되게 한다.
도 2a-2p는 본 발명의 선택적 에칭 프로세스를 이용하는 대체 게이트 기법을 이용하여, 금속 게이트 전극을 갖는 p 타입 디바이스 및 금속 게이트 전극을 갖는 n 타입 비평탄 디바이스를 형성하는 방법을 도시한다. 대체 게이트 기법은 p 타입 디바이스 및 n 타입 디바이스에 대한 게이트 전극들이 상이한 물질로 형성될 수 있도록 한다. 이러한 방식으로, p 타입 디바이스에 대한 게이트 전극은 p 타입 디바이스에 대해 맞춰진 일 함수(work function)를 가지며, n 타입 디바이스에 대한 게이트 전극은 n 타입 디바이스에 맞춰진 일 함수를 가질 수 있다. 특정한 디바이스 타입에 대해 게이트 전극의 일 함수를 맞춤으로써, CMOS 집적 회로의 성능이 크게 향상될 수 있다. 도 2a-2p는 종래의 평탄 디바이스를 갖는 CMOS 집적 회로를 형성하는 대체 게이트 방법을 도시하지만, 동일한 기법을 이용하여, 도 1e에 도시된 바와 같은 비평탄 또는 3-게이트 디바이스를 갖는 CMOS 집적 회로를 형성할 수 있다.
본 발명의 실시예에 따른 CMOS 집적 회로를 형성하기 위해, 실리콘 단결정 기판(202)과 같은 제 1 반도체 기판이 제공된다. 기판(202)은 n 타입 디바이스에 대해 p 타입 도전성으로 도핑된 영역(204) 및 p 타입 디바이스에 대해 n 타입 도전성으로 도핑된 영역(206)을 포함한다. STI(trench isolation region)와 같은 절연 영역(208)이 기판(202)에 형성되어, 영역들(204, 206)을 전기적으로 절연시킨다. 다음, 도 2a에 도시된 바와 같이, 희생 게이트 유전층(212)이 기판(202) 위에 형성된다. 희생 게이트 유전체(602)는 희생 게이트 전극 물질의 제거 또는 에칭 동안에 충분하게 에칭되지 않을 물질로 이상적으로 형성되어, 희생 게이트 전극이 후속하여 제거될 때, 하부의 반도체 바디를 보호할 수 있도록 한다. 이것은 희생 게이트 전극 물질 및 반도체 기판(202)이 실리콘과 같은, 동일한 물질로 형성되는 경우에 특히 중요하다. 본 발명의 실시예에서, 희생 게이트 유전체는, 10-30Å 사이의 두께로 형성된 실리콘 이산화물과 같은 산화물이다. 희생 게이트 유전체가 성장된 유전체인 경우, 그것은 반도체 기판(202)의 노출된 표면상에만 형성될 것이며, 절연 영역(208)상에는 형성되지 않을 것이다. 희생 게이트 유전체가 증착된 막인 경우, 도 2a에 도시된 바와 같이, 그것은 반도체 기판(202) 뿐만 아니라 절연 영역(208)상에도 블랭킷 증착될 것이다.
다음, 희생 게이트 전극 물질(212)이 희생 게이트 유전체 위에 블랭킷 증착되어, 희생 게이트 전극 물질(212)이 비평탄 디바이스에 대해 후속하여 형성된 게이트 전극의 높이에 대해 요망되는 두께로 증착된다. 그 후, 희생 게이트 전극 물질 및 희생 게이트 유전체가, 포토리소그래피 및 에칭과 같은 잘 알려진 기법에 의해 패터닝되어, 도 2b에 도시된 바와 같이, n 타입 디바이스에 대한 희생 게이트 전극(214) 및 p 타입 디바이스에 대한 희생 게이트 전극(216)을 형성한다. 희생 게이트 전극(214, 216)은 동일한 형상으로, p 타입 디바이스 및 n 타입 디바이스에 대해 후속하여 형성된 게이트 전극이 요망되는 동일한 위치로 패터닝된다.
희생 게이트 전극 물질은 변경된 희생 물질로 변경될 수 있는 물질이므로, 희생 물질 또는 변경된 희생 물질이, 다른 부분을 에칭하거나 또는 제거하지 않고서, 선택적으로 에칭 또는 제거될 수 있다. 즉, 희생 게이트 전극 물질은, 1) 비변경된 희생 물질을 에칭하지 않고서, 변경된 희생 물질이 에칭 또는 제거될 수 있고, 2) 변경된 희생 물질을 에칭 또는 제거하지 않고서, 비변경된 희생 물질이 에칭되어 제거될 수 있도록, 변경될 수 있는 물질로 형성된다. 후술하는 바와 같이, p 타입 희생 게이트 전극과 n 타입 희생 게이트 전극의 이와 같은 구별은, 상이한 희생 게이트 전극이 별도의 시간에 제거되어, 후속하여 개구가 상이한 물질로 충진될 수 있도록 한다.
본 발명의 실시예에서, 희생 물질은 막을 에칭하는데 필요한 활성화 에너지를 증가시킴으로써 변경될 수 있는 다결정막 또는 단일 결정막과 같은 결정 구조를 갖는 물질이다. 본 발명의 실시예에서, 결정막은 도펀트를 그 내부에 위치시켜, 비대칭적 격자 또는 "비축퇴" 격자를 생성하도록 변경될 수 있는, 대칭적 또는 축퇴 격자를 갖는다. 본 발명의 실시예에서, 희생막은 결정 격자를 변경함으로써 변경될 수 있으며, 변경된 결정 격자가 비변경된 결정 격자보다, 에칭하기에 충분히 더 높은 활성화 에너지 장벽을 갖도록 하는 결정막이다. 본 발명의 실시예에서, 희생 물질은 도펀트 원자가 막에서의 결정 격자내의 원자를 대체함으로써 변경될 수 있으며, 그로 인해, 비변경된 결정 격자보다 높은 활성화 에너지를 갖는 변경될 결정 격자를 형성하는 결정막이다. 즉, 도펀트가 결정 격자에 위치되어, 희생막을 변경시키고, 비변경된 희생막보다 높은 활성화 장벽을 제공한다. 이러한 방식으로, 비변경된 막을 에칭하여 제거하기에 충분히 높지만, 변경된 막을 에칭하기에는 충분히 높지 않은 활성화 에너지를 갖는 에칭제는, 비변경된 막만을 에칭하고, 변경된 막은 에칭하지 않을 것이다. 그와 같이, 본 발명의 실시예는 충분히 상이한 격자 에너지를 생성하도록 변경되어, 차이가, 다른 부분은 아닌 소정의 부분을 선택적으로 제거하는데 이용될 수 있도록 하는 희생 물질을 이용한다. 본 발명의 실시예에서, n 타입 영역에 대한 희생 게이트 전극의 활성화 에너지와 p 타입 영역에 대한 변경된 희생 게이트 전극 사이의 차이는, 다른 부분을 에칭하지 않으면서, 소정의 부분을 에칭하기에 충분하다. 또한, 본 발명의 실시예에서, p 타입 디바이스에 대한 희생 게이트 전극 물질 및 n 타입 디바이스에 대한 희생 게이트 전극 물질은 둘다 변경되지만, 변경된 막들 사이의 차이가 다른 부분에 대해 소정의 부분을 선택적으로 에칭하기에 충분하도록 하는 방식으로 변경된다. 본 발명의 실시예에서, 희생막은 다결정 실리콘막이다. 본 발명의 다른 실시예에서, 희생막은 단결정 실리콘막 또는 에피택셜 실리콘막이다. 본 발명의 실시예에서, 다결정 실리콘 희생 게이트 전극 물질은, 결정 격자에서의 실리콘 원자를 붕소 원자로 대체함으로써 변경된다.
다음, 원하는 경우, 소스 및 드레인 영역을 형성하기 위해 이용될 동일한 도전성 타입의 불순물로, 희생 게이트 전극(214, 216)의 반대 측면들상에서, 반도체 기판(102)을 도핑함으로써, 팁(tip) 또는 소스/드레인 확장부가 형성될 수 있다. 본 발명의 실시예에서, 팁 영역은 알 알려진 이온 주입 기법을 이용하여 형성된다. 우선, 도 2c에 도시된 바와 같이, 포토레지스트 마스크(218)가, n 타입 디바이스에 대한 영역 및 마스킹되지 않은 p 타입 디바이스에 대한 영역 위에 형성될 수 있다. 그 후, p 타입 불순물이, p 타입 디바이스에 대한 희생 게이트 전극(216)의 외곽 에지들과 정렬되어, 반도체 기판(202)내에 주입될 수 있다. 희생 게이트 전극(216)은, 반도체 기판(202)의 채널 영역(209)이, 팁 형성 단계 동안에 p 타입 도펀트로 도핑되는 것을 방지한다. 희생 게이트 전극은, 이 시점에서, p 타입 도펀트로 도핑된다. 주입 프로세스는, 붕소와 같은 p 타입 도펀트를, 희생 게이트 전극(216)내에 위치시킨다. 그러나, 도펀트는 이러한 시점에서 고온 프로세스에 의해 아직 활성화되지 않았으므로, 도펀트 원자는 격자의 간극부에 위치되고, 격자에서의 원자를 아직은 대체하지 않는다. 본 발명의 실시예에서, 반도체 기판(202) 및 희생 게이트 전극(216)이 실리콘인 경우, 그들은 종래에 잘 알려진 선량 및 에너지로 붕소 이온에 의해 도핑되어, 1x1019 내지 1x1021 원자/cm3 사이의 붕소 농도를 갖는 팁 영역(211)을 후속하여 형성할 수 있다. 포토레지스트 마스크(218)는, n 타입 디바이스 영역이 p 타입 도전성 이온으로 도핑되는 것을 방지한다.
다음, 도 2d에 도시된 바와 같이, 포토레지스트 마스크(218)가 제거되고, 포토레지스트 마스크(220)가 p 타입 디바이스 및 마스킹되지 않은 n 타입 디바이스 위에 형성된다. 다음, n 타입 불순물 이온이, 희생 게이트 전극의 반대 측면들상에서, 반도체 기판(202)내로 주입되어, 팁 영역(213)을 형성한다. 희생 게이트 전극(214)은, 반도체 기판(202)의 채널 영역(215)이, 팁 형성 단계 동안에 도핑되는 것을 방지한다. 희생 게이트 전극(214)은 또한, 이 시점에서, n 타입 도펀트로 도핑된다. 도펀트는 고온 프로세스에 의해 아직 활성화되지 않았으므로, 도펀트는 희생 게이트 전극(214) 및 반도체 기판(202)의 격자의 간극부에 위치되고, 격자에서의 원자를 아직은 대체하지 않는다. 본 발명의 실시예에서, 반도체 기판(202) 및 희생 게이트 전극(214)이 실리콘인 경우, 비소 또는 인 원자가 종래에 잘 알려진 선량 및 에너지로 주입되어, 1x1019 내지 1x1021 원자/cm3 사이의 n 타입 농도를 갖는 팁 영역을 생성할 수 있다. 그 후, 포토레지스트 마스크(220)가 제거된다.
다음, 원하는 경우, 도 2e에 도시된 바와 같이, 유전체 측벽 스페이서(216)가 희생 게이트 전극(214, 216)의 반대 측벽들을 따라 형성될 수 있다. 측벽 스페이서는, 희생 게이트 전극(214, 216)의 상부 표면 및 측벽을 포함하는 기판 위와, 기판(202)의 노출된 표면 위에 공형 측벽 스페이서 유전체를 블랭킷 증착하는 것과 같은 임의의 잘 알려진 기법에 의해 형성될 수 있다. 유전체 스페이서 물질은 스페이서(222)에 대해 요망되는 폭과 대략적으로 동일한 두께로 증착된다. 본 발명의 실시예에서, 유전체 스페이서 물질은 20-350Å 사이의 두께로 증착된다. 스페이서 물질은, 실리콘 질화물, 실리콘 산화물, 실리콘 옥시니트라이드 또는 그들의 조합과 같은 유전체일 수 있다. 본 발명의 실시예에서, 스페이서 물질은 고온 벽 LPCVD(low pressure chemical vapor deposition) 프로세스에 의해 형성된 실리콘 질화물이다. 그 후, 유전체 스페이서 물질은 이방성으로 에칭되어, 희생 게이트 전극(214, 216)의 수평 표면(예를 들면, 상부 표면) 및 반도체 기판(202) 및 절연 기판(202)의 상부 표면으로부터 유전체 스페이서 물질이 제거되며, 희생 게이트 전극(214, 216)의 수직 표면(예를 들면, 측벽)상에는 스페이서 물질을 남겨서, 도 2e에 도시된 바와 같은 측벽 스페이서(212)를 형성한다.
이러한 시점에서, 원하는 경우, 추가적인 실리콘을 기판(202)상에 형성하여, 상승된 소스/드레인 영역을 형성할 수 있다. 에피택셜 실리콘과 같은 추가적인 실리콘이, 잘 알려진 선택적 증착 프로세스를 이용하여, 반도체 기판(202)의 노출된 표면상에 형성될 수 있다. 선택적 실리콘 증착 프로세스는 에피택셜 실리콘과 같은 실리콘을, 기판(202)과 같은 실리콘 함유 영역상에 증착할 것이며, 측벽 스페이서(212)와 같은 비실리콘 함유 영역상에는 실리콘을 증착하지 않을 것이다.
다음, 강한(heavy) 소스/드레인 콘택트 영역이, 희생 게이트 전극(214, 216)의 반대 측면들상에서, 반도체 기판(202)에 형성될 수 있다. 본 발명의 실시예에서, 강한 소스/드레인 영역은 이온 주입에 의해 형성된다. 그러한 프로세스에서, 포토레지스트 마스크(224)가 n 타입 트랜지스터 영역 및 마스킹되지 않은 p 타입 트랜지스터 영역 위에 형성될 수 있다. 그 후, p 타입 도펀트가 외곽 에지 측벽 스페이서(222)와 정렬되어, 반도체 기판(202)내로 주입되어, 소스/드레인 콘택트 영역(225)을 형성한다. 또한, 이온 주입 프로세스가, p 타입 도펀트를 희생 게이트 전극(216)내에 주입한다. 반도체 기판(202)이 실리콘이고, 희생 게이트 전극(216)이 다결정 실리콘인 경우, 종래에 잘 알려진 선량 및 에너지로 붕소 이온이 주입되어, 다결정 실리콘 희생 게이트 전극(216) 및 실리콘 기판(202)에 1x1019 내지 1x1021 원자/cm3 사이의 붕소 농도를 후속하여 형성한다. 도펀트는 이러한 시점에서 고온 프로세스에 의해 아직 활성화되지 않았으므로, 도펀트는 격자의 간극부에 위치되고, 격자에서의 원자를 아직은 대체하지 않는다. 희생 게이트 전극(216)은, p 타입 디바이스의 채널 영역(209)이, 강한 소스/드레인 콘택트 주입 동안 p 타입 불순물에 의해 도핑되는 것을 차단한다. 또한, 측벽 스페이서(222)는, 반도체 기판(202)에서 하부의 이전에 형성된 팁 영역(211)이 강한 소스/드레인 주입에 의해 도핑되는 것을 방지한다.
다음, 포토레지스트 마스크(224)가 제거된다. 그 후, 도 2g에 도시된 바와 같이, 포토레지스트 마스크(226)가, p 타입 트랜지스터 영역 및 마스킹되지 않은 n 타입 트랜지스터 영역 위에 형성된다. 다음, n 타입 도전성 이온이, 희생 게이트 전극(214)상의 측벽 스페이서의 반대 측면들상에서, 반도체 기판(202)내로 주입되어, 강도핑된 소스 및 드레인 콘택트 영역을 형성한다. 희생 게이트 전극(214)은, n 타입 디바이스의 채널 영역(215)이, 강한 소스/드레인 형성 단계 동안에 도핑되는 것을 방지한다. 또한, 측벽 스페이서(222)는 반도체 기판(202)에서 하부의 이전에 형성된 팁 영역(213)이, 강한 소스/드레인 주입에 의해 도핑되는 것을 방지한다. 또한, 강한 소스/드레인 주입은 희생 게이트 전극(214)을 n 타입 불순물로 도핑한다. 도펀트는 고온 프로세스에 의해 아직 활성화되지 않았으므로, 도펀트는 희생 게이트 전극(214) 및 반도체 기판(202)의 격자의 간극부에 위치되고, 격자에서의 원자를 아직은 대체하지 않는다. 본 발명의 실시예에서, 반도체 기판(202) 및 희생 게이트 전극이 실리콘인 경우, 종래에 잘 알려진 선량 및 에너지로 인 원자가 주입되어, 1x1019 내지 1x1021 원자/cm3 사이의 인 농도를 후속하여 형성할 수 있다.
다음, 도 2h에 도시된 바와 같이, 기판을 어닐링하여, 반도체 기판(202)에 위치된 도펀트를 활성화한다. 또한, 활성화 어닐링은 희생 게이트 전극(214, 216)내에 위치된 도펀트도 활성화시킨다. 즉, 기판은 이제 반도체 기판(202)에서의 n 타입 도펀트 및 p 타입 도펀트가 간극부로부터 이동하고, 격자에서의 원자를 대체하여 n 타입 소스 및 드레인 영역과 p 타입 소스 및 드레인 영역을 형성하도록 하기에 충분한 온도 및 시간으로 어닐링된다. 본 발명의 실시예에서, 어닐링은 1x1019 원자/cm3 내지 1x1021 원자/cm3 범위의 농도를 갖는 강한 소스/드레인 콘택트 영역 및 팁 영역의 형성을 초래한다. 또한, 어닐링은 희생 게이트 전극(214)내에 위치된 n 타입 도펀트가 간극부로부터 이동하고, 희생 게이트 전극(214)의 격자에서의 원자를 대체하도록 한다. 또한, 어닐링은 p 타입 도펀트가 희생 게이트 전극(216)에서의 간극부로부터 이동하고, 희생 게이트 전극(216)의 격자에서의 원자를 대체하도록 한다.
본 발명의 실시예에서, 희생 게이트 전극이 다결정 실리콘인 경우, 붕소 원자가 희생 게이트 전극(216)의 격자에서의 실리콘 원자를 대체하고, 인 원자가 희생 게이트 전극(214)의 격자에서의 실리콘 원자를 대체한다. 붕소 원자는 실리콘 원자보다 작기 때문에, 붕소 원자는, 실리콘 원자보다, 격자에서 실리콘 원자와의 보다 가깝고 밀접한 결합을 형성한다. 그 결과, 실리콘 격자는 더 이상 대칭적이지 않으며, 격자의 "에너지 덤프"를 초래한다. 다결정 희생 게이트 전극(216)에서의 실리콘 격자가 덜 대칭적이거나 왜곡되는 경우, 결정 격자는 "비축퇴성" 이라고 할 수 있다. 희생 게이트 전극(216)에서의 결정 격자를 "비축퇴성"으로 만들고, 그 결과 발생된 에너지 덤프는, 붕소 도핑된 다결정 희생 실리콘막을 보다 안정적으로 만들며, 대칭적 격자 또는 "축퇴" 격자를 갖는 비도핑 다결정막 또는 다결정막을 에칭하기 위해 보다 높은 활성화 에너지를 요구한다. 그와 같이, 도 2h에 도시된 바와 같이, 희생 폴리실리콘 게이트 전극(216)에서의 붕소 도펀트의 열적인 활성화는 희생 게이트 전극(216)을, 비변경된 희생 게이트 전극과는 상이한 에칭 특성을 갖는 변경된 희생 게이트 전극(228)으로 변환한다. 다결정 희생 게이트 전극(214)에서의 인 원자의 활성화는 실리콘 격자가 왜곡되거나 또는 "비축퇴"되도록 하지만, 희생 폴리실리콘 게이트 전극(216)에서의 붕소 원자보다는 훨씬 낮은 정도까지임을 알아야 한다(이것은 인 원자가 실리콘 원자의 크기에 근사한 물리적 크기를 갖기 때문임). 인 도펀트는 폴리실리콘 희생 게이트 전극(214)의 실리콘 격자의 약간의 왜곡만을 초래하므로(즉, 격자를 단지 약간만 "비축퇴성"으로 만듦), 희생 게이트 전극(214)은 비변경되는 것으로 고려될 수 있다. 주입 및 활성화의 결과로서, 변경된 희생 게이트 전극(228)과, 변경된 희생 게이트 전극을 에칭하지 않고서 비변경된 희생 게이트 전극을 선택적으로 에칭할 수 있도록 이용될 수 있는 상이한 격자 에너지 및 에너지 장벽을 갖는 비변경된 희생 게이트 전극(214)이 형성된다.
다음, 도 2i에 도시된 바와 같이, 유전층(230)이 기판상에 블랭킷 증착된다. 유전층은 희생 게이트 전극(214) 및 변경된 희생 게이트 전극(228)을 포함하는 기판을 완전히 커버하기에 충분한 두께로 형성된다. 유전층(230)은 변경 및 비변경된 희생 게이트 물질(228, 214)에 대하여 선택적으로 에칭될 수 있는 물질로 형성된다. 즉, 유전 물질은 희생 게이트 전극(214) 및 변경된 희생 게이트 전극(228)이 유전층(230)을 크게 에칭하지 않고서도 제거될 수 있는 물질로 형성된다. 유전층(230)을 블랭킷 증착한 후, 유전층은 유전막의 상부 표면이 희생 게이트 전극(214) 및 변경된 희생 게이트 전극(228)과 평탄해지고, 희생 게이트 전극(214) 및 변경된 희생 게이트 전극(228)의 상부 표면이 도 2h에 도시된 바와 같이 노출될 때까지, 화학 기계적 평탄화와 같은 것에 의해 평탄화된다.
다음, 도 2j에 도시된 바와 같이, 변경된 희생 게이트 전극(228)을 제거하지 않고서도, 희생 게이트 전극(214)이 이제 제거된다. 희생 게이트 전극(214)이 제거된 후, 희생 게이트 유전층(210)이 또한 제거된다. 희생 게이트 전극(214)의 제거는 개구부(232)를 형성하며, 그러한 개구부에서 n 타입 디바이스에 대한 게이트 전극이 형성될 것이다. 희생 게이트 전극(214) 및 희생 유전층(210)의 제거는, 도 2j에 도시된 바와 같이, n 타입 디바이스의 반도체 기판(214)의 채널 영역(215)을 노출시킨다.
희생 게이트 전극(214)은, 변경된 희생 게이트 전극 물질(228)을 크게 에칭하지 않고서도 희생 게이트 전극 물질(214)을 에칭할 수 있는 에칭제를 이용하여 제거된다. 본 발명의 실시예에서, 희생 게이트 전극(214)은 습식 에칭제로 제거된다. 본 발명의 실시예에서, 습식 에칭제는 100:1보다 큰, 변경된 희생 게이트 전극 물질에 대한 희생 게이트 전극 물질 선택성을 갖는다(즉, 습식 에칭제는 변경된 희생 게이트 전극 물질보다 적어도 100배 빠르게 희생 게이트 전극 물질을 에칭한다). 본 발명의 실시예에서, n 타입 다결정 실리콘 희생 게이트 전극 물질(214)은 습식 에칭제로 제거된다. 본 발명의 실시예에서, 희생 게이트 전극(214)이 습식 에칭제로 제거되는 동안, 메가소닉 에너지가 인가된다. 본 발명의 실시예에서, n 타입 폴리실리콘 희생 게이트 전극 물질(214)은, 제한적인 것은 아니지만, 칼륨 수산화물(KOH) 또는 암모늄 수산화물(NH4OH)과 같은 금속 수산화물을 포함하는 습식 에칭제로 제거된다. 본 발명의 실시예에서, 희생 다결정 희생 실리콘 게이트 전극(214)은, 암모늄 수산화물 및 1-30% 사이 체적의 암모늄 수산화물을 포함하는 물을 포함하는 에칭제로 제거된다. 본 발명의 실시예에서, 암모늄 수산화물 및 물 에칭제는 15-45℃ 사이의 온도로 가열되고, 에칭 프로세스 동안 용액에 메가소닉 또는 초음파 에너지가 인가된다. 본 발명의 실시예에서, 기판은 희생 게이트 전극(214)을 제거하는 동안 회전된다. 본 발명의 실시예에서, 희생 게이트 전극(214)은 변경된 희생 게이트 전극(228)의 결정 격자에 대한 활성화 에너지 장벽을 극복하기에 충분한 에너지를 갖지 않는 에칭제로 제거된다. 이러한 방식으로, 변경된 희생 게이트 전극(228)은, 희생 게이트 전극(214)의 에칭 동안에, 에칭되지 않은 채로 유지된다. 본 발명은 p 타입 디바이스에 대한 희생 게이트 전극을 제거하지 않고서, n 타입 디바이스에 대한 희생 게이트 전극(214)의 제거를 가능하게 하며, 마스크 또는 다른 포토리소그래피 프로세싱 단계를 요구하지 않는다. 그와 같이, 희생 게이트 전극(214)은 마스크없는 방안에 의해 제거되며, 따라서, 비용이 소모되는 리소그래피 프로세스 단계가 필요하지 않게 되며, 본 발명을 제조가능하게 만든다. 희생 게이트 전극 물질(214)이 일단 제거되면, 에칭제는 희생 유전층(210)상에서 정지된다. 본 발명의 실시예에서, 희생 유전층(210)은 산화물이며, 적어도 10:1의, 희생 게이트 전극에 대한 선택성을 갖는다. 다음, 희생 게이트 유전층(210)은, 제한적인 것은 아니지만, 수성 플루오르화 수소산(aqueous hydrofluoric acid)과 같은 에칭제로 제거된다.
다음, 도 2k에 도시된 바와 같이, n 타입 디바이스에 대한 게이트 유전층 및 게이트 전극 물질이 개구부(232)에 형성된다. 먼저, 게이트 유전막(234)이, 기판 위에 블랭킷 증착된다. 게이트 유전 물질은 반도체 기판(202)의 채널 영역(215)을 커버한다. 게이트 유전 물질은 임의의 잘 알려진 프로세스에 의해 형성될 수 있다. 본 발명의 실시예에서, 건식/습식 산화와 같은 열 산화 처리를 이용하여, 실리콘 이산화물 또는 실리콘 옥시니트라이드 유전체와 같은 게이트 유전층(234)을 성장시킨다. 본 발명의 다른 실시예에서, CVD 또는 ALD와 같은 공형 증착 프로세스를 이용하여, 높은 K의 게이트 유전층을 증착한다. 다음, n 타입 디바이스에 대한 게이트 전극 물질(236)이, 게이트 유전체(234) 위에 블랭킷 증착된다. 게이트 전극 물질(236)은 임의의 잘 알려진 게이트 전극 물질일 수 있다. 본 발명의 실시예에서, 게이트 전극 물질은 n 타입 디바이스에 대해 맞춰진 일 함수를 갖는다. 본 발명의 실시예에서, 게이트 전극은 3.9eV 내지 4.2eV 사이의 일 함수를 갖는다. 본 발명의 실시예에서, 반도체 기판(202)이 p 타입 실리콘인 경우, 게이트 전극 물질은, 약 3.9eV 내지 약 4.2eV 사이의 일 함수를 갖는 하프늄, 지르코늄, 티탄, 탄탈 및 알루미늄으로 구성된 그룹으로부터 선택된다. 다음, 게이트 전극 물질(236)은, 도 2l에 도시된 바와 같이, 유전층(230)의 상부 표면이 드러날 때까지 평탄화된다. 게이트 전극 물질 및 게이트 유전 물질이 상부 유전막(230)으로부터 연마되거나 또는 제거되면, 게이트 전극(238)이 n 타입 디바이스에 대해 형성된다.
다음, 도 2m에 도시된 바와 같이, n 타입 디바이스에 대한 게이트 전극(238)을 제거하지 않고서, 변경된 희생 게이트 전극(228)이 이제 제거된다. 변경된 희생 게이트 전극(228)이 제거된 후, 희생 게이트 산화물(602)이 제거된다. 변경된 희생 게이트 전극(228) 및 희생 게이트 유전층(210)의 제거는, 도 2m에 도시된 바와 같이, 비평탄 p 타입 디바이스의 반도체 기판(202)의 채널 영역(209)을 노출시킨다. 또한, 변경된 희생 게이트 전극(228)의 제거는, p 타입 디바이스에 대한 게이트 전극이 후속하여 형성될 유전층(220)에서의 개구부(240)를 형성한다. 본 발명의 실시예에서, 붕소 도핑된 폴리실리콘 희생 게이트 전극(228)은, 테트라메틸암모늄(tetramethylammonium) 수산화물 및 물을 포함하는 습식 에칭제를 이용하여 제거된다. 본 발명의 실시예에서, 테트라메틸암모늄 수산화물은 용액의 10-35% 사이의 체적을 포함한다. 본 발명의 실시예에서, 테트라메틸암모늄 수산화물 용액은 에칭 동안에 60-95℃ 사이의 온도로 가열된다. 본 발명의 실시예에서, 초음파 또는 메가소닉 에너지와 같은 음파 에너지(sonic energy)가, 에칭 프로세스 동안에 인가된다. 음파 에너지는 개구부(240)로부터 제거될 변경된 희생 게이트 전극(228)으로부터 나머지를 에칭할 수 있는 에칭제에 운동성(agitation)을 제공하며, 새로운 에칭제가 트렌치(240)내로 들어가서, 변경된 희생 게이트(228)를 에칭할 수 있도록 한다.
본 발명의 실시예에서, 희생 게이트 전극 에칭제는 희생 게이트 유전층에 대해 선택적이어서(즉, 희생 게이트 유전체를 에칭하지 않거나 또는 단지 약간만 에칭), 희생 게이트 유전체(210)가 변경된 희생 게이트 전극 에칭에 대한 에칭 정지부로서 작용하도록 한다. 이러한 방식으로, 하부의 반도체 기판(202)은 에칭제로부터 보호된다. 희생 게이트 유전체에 대한 희생 게이트 전극(228)의 에칭 선택성은 적어도 10:1이 요망된다.
다음, 희생 게이트 유전체(210)가 제거된다. 본 발명의 실시예에서, 희생 게이트 유전체(210)는 산화물이며, 수성 플루오르화 수소산을 포함하는 에칭제로 제거될 수 있다.
다음, 도 2n에 도시된 바와 같이, p 타입 디바이스에 대한 게이트 유전막(242)이, 기판 위에 블랭킷 증착된다. 게이트 유전막(242)은 반도체 기판(202)의 채널 영역(209)의 상부 표면 및 측벽을 커버한다. 게이트 유전층(642)은 임의의 잘 알려진 프로세스에 의해 형성될 수 있다. 본 발명의 실시예에서, 게이트 유전체는, 실리콘 산화물 또는 실리콘 옥시니트라이드와 같은, 열적으로 성장된 산화물이다. 본 발명의 실시예에서, 게이트 유전체는, CVD 또는 ALD와 같은 공형 프로세스에 의해 증착된 증착 산화물이다. 게이트 유전층은 탄탈 산화물, 티탄 산화물, 하프늄 산화물, 지르코늄 산화물, PZT, BST, 알루미늄 산화물 및 그것의 규산염(silicate)으로 구성된 그룹으로부터 선택된 높은 k의 절연막을 포함할 수 있다. 게이트 유전층(242)의 블랭킷 증착은 게이트 전극(238)의 노출된 부분의 상부 위에 뿐만 아니라, 기판(202) 위에 게이트 유전층을 형성한다. 다음, p 타입 디바이스에 대한 게이트 전극 물질(244)이, 게이트 유전층(238) 위에 블랭킷 증착된다. 게이트 전극 물질(244)은 임의의 잘 알려진 게이트 전극 물질일 수 있다. 본 발명의 실시예에서, 게이트 전극 물질은 p 타입 디바이스에 대해 맞춰진 일 함수를 갖는 금속막이다. 본 발명의 실시예에서, 반도체 기판(202)이 n 타입 실리콘인 경우, 게이트 전극 물질은 약 4.9eV 내지 5.2eV 사이의 일 함수를 갖는 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트, 니켈 및 도전성 금속 산화물을 포함한다. 본 발명의 실시예에서, 게이트 전극(244)은 4.9 내지 5.2eV 사이의 일 함수를 갖는다.
다음, 도 2o에 도시된 바와 같이, 유전막(230)의 상부 표면상에 형성된 게이트 전극 물질(244) 및 게이트 유전층(242)은 유전막(230)의 상부 표면으로부터 제거되어, p 타입 디바이스에 대한 게이트 전극(246)을 형성하고, n 타입 디바이스에 대한 게이트 전극(238)을 노출시킨다. 유전층(230)의 상부 위에 형성된 게이트 유전층 및 게이트 전극 물질(244)은, 예를 들면, 화학 기계적 연마 또는 다른 적절한 수단에 의해 제거될 수 있다. 이러한 시점에서, 대체 게이트 프로세스를 이용한, 금속 게이트 전극을 갖는 n 타입 디바이스 및 금속 게이트 전극을 갖는 p 타입 디바이스의 제조가 수행된다. 원하는 경우, 유전층(230)이 이제 제거되어, 도 2p에 도시된 바와 같이, p 타입 및 n 타입 디바이스를 노출시킨다. 이제 프로세싱을 이용하여, 예를 들면, 소스 및 드레인 영역상의 규화물(silicide)을 형성하고, n 타입 트랜지스터와 p 타입 트랜지스터를 기능적인 집적 회로내로 함께 상호접속하여, CMOS 집적 회로를 형성한다.

Claims (31)

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  4. 결정막(crystalline film)을 패터닝하는 방법에 있어서,
    제 1 영역 및 제 2 영역 내에 제 1 원자를 포함하는 축퇴 격자(degenerate lattice)를 갖는 결정막을 형성하는 단계―상기 결정막은 반도체막이며, 상기 반도체막은 실리콘막이며, 상기 실리콘막은 다결정막임―와,
    상기 제 1 영역에서 상기 결정막내의 간극부(interstitial sites)로 도펀트를 위치시키는 단계와,
    상기 도펀트를 활성화하여, 상기 도펀트가 상기 격자내의 상기 제 1 원자를 대체하도록 함으로써, 상기 제 1 영역 내에 비축퇴(non-degenerate) 격자를 형성하되, 상기 제 2 영역에서는 축퇴 격자를 유지하는 단계와,
    상기 제 1 영역 및 상기 제 2 영역을 습식 에칭제에 노출시키는 단계―상기 습식 에칭제는 상기 제 1 영역에서의 상기 비축퇴 격자는 에칭하지 않으면서, 상기 제 2 영역에서의 상기 축퇴 격자는 에칭함―를 포함하는
    결정막 패터닝 방법.
  5. 결정막(crystalline film)을 패터닝하는 방법에 있어서,
    제 1 영역 및 제 2 영역 내에 제 1 원자를 포함하는 축퇴 격자(degenerate lattice)를 갖는 결정막을 형성하는 단계―상기 결정막은 갈륨 비화물(gallium arsenide) 및 InSb로 구성되는 그룹으로부터 선택됨―와,
    상기 제 1 영역에서 상기 결정막내의 간극부(interstitial sites)로 도펀트를 위치시키는 단계와,
    상기 도펀트를 활성화하여, 상기 도펀트가 상기 격자내의 상기 제 1 원자를 대체하도록 함으로써, 상기 제 1 영역 내에 비축퇴(non-degenerate) 격자를 형성하되, 상기 제 2 영역에서는 축퇴 격자를 유지하는 단계와,
    상기 제 1 영역 및 상기 제 2 영역을 습식 에칭제에 노출시키는 단계―상기 습식 에칭제는 상기 제 1 영역에서의 상기 비축퇴 격자는 에칭하지 않으면서, 상기 제 2 영역에서의 상기 축퇴 격자는 에칭함―를 포함하는
    결정막 패터닝 방법.
  6. 결정막(crystalline film)을 패터닝하는 방법에 있어서,
    제 1 영역 및 제 2 영역 내에 제 1 원자를 포함하는 축퇴 격자(degenerate lattice)를 갖는 결정막을 형성하는 단계와,
    상기 제 1 영역에서 상기 결정막내의 간극부(interstitial sites)로 도펀트를 위치시키는 단계와,
    상기 도펀트를 활성화하여, 상기 도펀트가 상기 격자내의 상기 제 1 원자를 대체하도록 함으로써, 상기 제 1 영역 내에 비축퇴(non-degenerate) 격자를 형성하되, 상기 제 2 영역에서는 축퇴 격자를 유지하는 단계와,
    상기 제 1 영역 및 상기 제 2 영역을 습식 에칭제에 노출시키는 단계―상기 습식 에칭제는 상기 제 1 영역에서의 상기 비축퇴 격자는 에칭하지 않으면서, 상기 제 2 영역에서의 상기 축퇴 격자는 에칭하되, 관련 반응(associative reaction)을 이용하여 상기 축퇴 격자를 에칭함―를 포함하는
    결정막 패터닝 방법.
  7. 결정막(crystalline film)을 패터닝하는 방법에 있어서,
    제 1 영역 및 제 2 영역 내에 제 1 원자를 포함하는 축퇴 격자(degenerate lattice)를 갖는 결정막을 형성하는 단계―상기 결정막은 반도체 막이며, 상기 반도체막은 실리콘막임―와,
    상기 제 1 영역에서 상기 결정막내의 간극부(interstitial sites)로 도펀트를 위치시키는 단계와,
    상기 도펀트를 활성화하여, 상기 도펀트가 상기 격자내의 상기 제 1 원자를 대체하도록 함으로써, 상기 제 1 영역 내에 비축퇴(non-degenerate) 격자를 형성하되, 상기 제 2 영역에서는 축퇴 격자를 유지하는 단계와,
    상기 제 1 영역 및 상기 제 2 영역을 습식 에칭제에 노출시키는 단계―상기 습식 에칭제는 상기 제 1 영역에서의 상기 비축퇴 격자는 에칭하지 않으면서, 상기 제 2 영역에서의 상기 축퇴 격자는 에칭하며, 상기 습식 에칭제는 비산화 염기성 용액(non-oxidizing basic solution)임―를 포함하는
    결정막 패터닝 방법.
  8. 제 7 항에 있어서,
    상기 에칭제는 9 내지 11 사이의 pH를 갖는 수산화물을 포함하는 결정막 패터닝 방법.
  9. 제 5 항에 있어서,
    상기 에칭제는 산성(acid)의 산화제(oxidant)를 포함하는 결정막 패터닝 방법.
  10. 제 9 항에 있어서,
    상기 에칭제는 질산(nitric acid) 및 과산화수소(hydrogen peroxide)로 구성되는 그룹으로부터 선택된 산화제를 포함하고, 상기 에칭제는 2 내지 4 사이의 pH를 갖는 결정막 패터닝 방법.
  11. 결정막(crystalline film)을 패터닝하는 방법에 있어서,
    제 1 영역 및 제 2 영역 내에 제 1 원자를 포함하는 축퇴 격자(degenerate lattice)를 갖는 결정막을 형성하는 단계와,
    상기 제 1 영역에서 상기 결정막내의 간극부(interstitial sites)로 도펀트를 위치시키는 단계와,
    상기 도펀트를 활성화하여, 상기 도펀트가 상기 격자내의 상기 제 1 원자를 대체하도록 함으로써, 상기 제 1 영역 내에 비축퇴(non-degenerate) 격자를 형성하되, 상기 제 2 영역에서는 축퇴 격자를 유지하는 단계―상기 제 1 영역 내의 상기 비축퇴 격자는 제 1 격자 에너지를 갖고, 상기 제 2 영역 내의 상기 축퇴 격자는 제 2 격자 에너지를 갖되, 상기 제 2 격자 에너지는 상기 제 1 격자 에너지보다 열역학적으로 더 높음(상대적으로 덜 안정적임)―와,
    상기 제 1 영역 및 상기 제 2 영역을 습식 에칭제에 노출시키는 단계―상기 습식 에칭제는 상기 제 1 영역에서의 상기 비축퇴 격자는 에칭하지 않으면서, 상기 제 2 영역에서의 상기 축퇴 격자는 에칭함―를 포함하는
    결정막 패터닝 방법.
  12. 결정막(crystalline film)을 패터닝하는 방법에 있어서,
    제 1 영역 및 제 2 영역 내에 제 1 원자를 포함하는 축퇴 격자(degenerate lattice)를 갖는 결정막을 형성하는 단계와,
    상기 제 1 영역에서 상기 결정막내의 간극부(interstitial sites)로 도펀트를 위치시키는 단계와,
    상기 도펀트를 활성화하여, 상기 도펀트가 상기 격자내의 상기 제 1 원자를 대체하도록 함으로써, 상기 제 1 영역 내에 비축퇴(non-degenerate) 격자를 형성하되, 상기 제 2 영역에서는 축퇴 격자를 유지하는 단계―상기 비축퇴 격자는 상기 에칭제에 대하여 제 1 활성화 에너지 장벽을 갖고, 상기 축퇴 격자는 상기 에칭제에 대하여 제 2 활성화 에너지 장벽을 갖되, 상기 제 2 활성화 에너지 장벽은 상기 제 1 활성화 장벽보다 작음―와,
    상기 제 1 영역 및 상기 제 2 영역을 습식 에칭제에 노출시키는 단계―상기 습식 에칭제는 상기 제 1 영역에서의 상기 비축퇴 격자는 에칭하지 않으면서, 상기 제 2 영역에서의 상기 축퇴 격자는 에칭함―를 포함하는
    결정막 패터닝 방법.
  13. 제 12 항에 있어서,
    상기 에칭제는 상기 제 2 활성화 에너지 장벽보다는 크고, 상기 제 1 활성화 에너지 장벽보다는 작은 화학적 에너지를 갖는 결정막 패터닝 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 결정막을 패터닝하는 방법에 있어서,
    제 1 원자를 포함하는 격자를 갖는 결정막상에 개구부를 갖는 마스크를 형성하는 단계―상기 개구부는 제 1 영역 위에 형성되며, 상기 마스크는 제 2 영역을 커버함―와,
    상기 개구부를 통하여, 상기 개구부 아래의 상기 결정막의 상기 제 1 영역내에 도펀트를 주입하는 단계―상기 도펀트는 상기 제 1 원자보다 작음―와,
    상기 마스크를 제거하는 단계와,
    상기 결정막을 가열하여, 상기 도펀트가 상기 제 1 영역에서 상기 결정막내 상기 격자의 상기 제 1 원자를 대체하도록 하는 단계와,
    상기 제 1 영역 및 상기 제 2 영역을 에칭제에 노출시키는 단계―상기 에칭제는 상기 제 1 영역은 에칭하지 않으면서, 상기 제 2 영역은 에칭함―를 포함하는
    결정막 패터닝 방법.
  18. 결정막을 패터닝하는 방법에 있어서,
    제 1 원자를 포함하는 격자를 갖는 결정막상에 개구부를 갖는 마스크를 형성하는 단계―상기 개구부는 제 1 영역 위에 형성되며, 상기 마스크는 제 2 영역을 커버함―와,
    상기 개구부를 통하여, 상기 개구부 아래의 상기 결정막의 상기 제 1 영역내에 도펀트를 주입하는 단계―상기 도펀트는 상기 제 1 원자보다 큼―와,
    상기 마스크를 제거하는 단계와,
    상기 결정막을 가열하여, 상기 도펀트가 상기 제 1 영역에서 상기 결정막내 상기 격자의 상기 제 1 원자를 대체하도록 하는 단계와,
    상기 제 1 영역 및 상기 제 2 영역을 에칭제에 노출시키는 단계―상기 에칭제는 상기 제 1 영역은 에칭하지 않으면서, 상기 제 2 영역은 에칭함―를 포함하는
    결정막 패터닝 방법.
  19. 삭제
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  23. 삭제
  24. 삭제
  25. 삭제
  26. 집적 회로를 형성하는 방법에 있어서,
    반도체 기판의 제 1 채널 영역 위에 제 1 희생 게이트 전극을 형성하고, 상기 반도체 기판의 제 2 채널 영역 위에 제 2 희생 게이트 전극을 형성하는 단계와,
    에칭제에 의해 상기 제 1 희생 게이트 전극은 에칭되면서 상기 제 2 희생 게이트 전극은 에칭되지 않도록, 상기 제 1 희생 게이트 전극 및/또는 상기 제 2 희생 게이트 전극을 변경하는 단계와,
    상기 제 1 희생 게이트 전극의 위 및 상기 제 2 희생 게이트 전극의 위에 유전층을 형성하는 단계와,
    상기 유전층을 평탄화하여, 상기 제 1 희생 게이트 전극 및 상기 제 2 희생 게이트 전극의 상부 표면을 노출시키는 단계와,
    상기 제 1 희생 게이트 전극 및/또는 상기 제 2 희생 게이트 전극을 변경한 후에, 상기 제 2 희생 게이트 전극은 에칭하지 않고서 상기 제 1 희생 게이트 전극을 상기 에칭제로 에칭하여, 제 1 개구부를 형성하고, 상기 반도체 기판의 상기 제 1 채널 영역을 노출시키는 단계와,
    상기 반도체 기판의 상기 제 1 채널 영역 위 및 상기 유전막의 상부 표면 위에 제 1 금속막을 증착하는 단계와,
    상기 유전체의 상부로부터 상기 제 1 금속막을 제거하여, 제 1 금속 게이트 전극을 형성하는 단계와,
    상기 제 2 희생 게이트 전극 물질을 제거하여, 제 2 개구부를 형성하는 단계와,
    상기 유전층 위에 및 상기 제 2 개구부내에, 상기 제 1 금속막과는 상이한 제 2 금속막을 형성하는 단계와,
    상기 유전층의 상부 표면으로부터 상기 제 2 금속막을 제거하여, 제 2 금속 게이트 전극을 형성하는 단계를 포함하는
    집적 회로 형성 방법.
  27. 제 26 항에 있어서,
    상기 제 1 금속막은 3.9eV 내지 4.2eV 사이의 일 함수를 갖는 집적 회로 형성 방법.
  28. 제 26 항에 있어서,
    상기 제 2 금속막은 4.9eV 내지 5.2eV 사이의 일 함수를 갖는 집적 회로 형성 방법.
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  30. 삭제
  31. 삭제
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