JPH04322427A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04322427A JPH04322427A JP9192191A JP9192191A JPH04322427A JP H04322427 A JPH04322427 A JP H04322427A JP 9192191 A JP9192191 A JP 9192191A JP 9192191 A JP9192191 A JP 9192191A JP H04322427 A JPH04322427 A JP H04322427A
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Landscapes
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- Weting (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、パタ−ン化された半導
体層を有する半導体装置の製造方法に関する。
体層を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体層に微細な段差パタ−ンを形成す
る手法としては、有機レジストを塗布し、紫外線により
リソグラフィを行いマスクパタ−ンを転写した後、エッ
チングを行う手法が一般的である。しかしながら、紫外
線でリソグラフィを行う場合にはパタ−ン幅に下限があ
り、サブミクロンオ−ダ−以下の微細構造に対応するの
は困難である。そこで電子線ビ−ム、集束イオンビ−ム
でリソグラフィを行うことによりパタ−ンサイズ的には
対応できるが、このプロセスではレジストにより半導体
層表面に汚染が生じるため、段差上に第二の半導体層を
成長させた際、その界面に悪影響を残す等の問題があっ
た。
る手法としては、有機レジストを塗布し、紫外線により
リソグラフィを行いマスクパタ−ンを転写した後、エッ
チングを行う手法が一般的である。しかしながら、紫外
線でリソグラフィを行う場合にはパタ−ン幅に下限があ
り、サブミクロンオ−ダ−以下の微細構造に対応するの
は困難である。そこで電子線ビ−ム、集束イオンビ−ム
でリソグラフィを行うことによりパタ−ンサイズ的には
対応できるが、このプロセスではレジストにより半導体
層表面に汚染が生じるため、段差上に第二の半導体層を
成長させた際、その界面に悪影響を残す等の問題があっ
た。
【０００３】さらに、レジストを用いず、集束イオンビ
−ムにより選択的にアモルファス化された領域がエッチ
ングされることにより段差を形成することが提案されて
いる。（Ｍ．Ｋｏｍｕｒｏ ｅｔ．ａｌ．Ｊ．Ｖａｃ
．Ｓｃｉ．Ｔｅｃｈｎｏｌ．，Ｂ１（４），９８５（１
９８３））。しかし、段差の形成される以外の領域にお
いても、ビ−ム照射による結晶ダメ−ジが大きいという
問題があった。
−ムにより選択的にアモルファス化された領域がエッチ
ングされることにより段差を形成することが提案されて
いる。（Ｍ．Ｋｏｍｕｒｏ ｅｔ．ａｌ．Ｊ．Ｖａｃ
．Ｓｃｉ．Ｔｅｃｈｎｏｌ．，Ｂ１（４），９８５（１
９８３））。しかし、段差の形成される以外の領域にお
いても、ビ−ム照射による結晶ダメ−ジが大きいという
問題があった。
【０００４】
【発明が解決しようとする課題】このように従来は、半
導体装置を製造する際、半導体層表面に汚染が生じる、
微細構造化に対応できない、結晶ダメ−ジが大きいとい
った問題があった。
導体装置を製造する際、半導体層表面に汚染が生じる、
微細構造化に対応できない、結晶ダメ−ジが大きいとい
った問題があった。
【０００５】本発明は、上記事情を考慮したもので、半
導体層表面に汚染を生じることなく微細構造の形成が可
能で、良好な結晶状態を持つ半導体装置の製造方法を提
供することを目的とする。 ［発明の構成］
導体層表面に汚染を生じることなく微細構造の形成が可
能で、良好な結晶状態を持つ半導体装置の製造方法を提
供することを目的とする。 ［発明の構成］
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体層表面に、キャリア濃度、伝導型
のうち少なくとも一方が異なる領域を形成する第１の工
程と、前記領域若しくは前記領域以外の前記半導体層表
面をマスクとしてエッチングを行い、選択的に段差を形
成する第２の工程とを具備することを特徴とする半導体
装置の製造方法を提供するものである。
に、本発明は、半導体層表面に、キャリア濃度、伝導型
のうち少なくとも一方が異なる領域を形成する第１の工
程と、前記領域若しくは前記領域以外の前記半導体層表
面をマスクとしてエッチングを行い、選択的に段差を形
成する第２の工程とを具備することを特徴とする半導体
装置の製造方法を提供するものである。
【０００７】ここで、第１の工程は、半導体層表面にキ
ャリアを供給するもの或いはキャリアを不活性化するも
のを注入する。このとき集束イオンビ−ムを用いるとサ
ブミクロンオ−ダ−の微細加工に対応できる。必要なら
ばこれを熱処理し、注入により乱れた結晶状態を改善し
たり、キャリアの供給源の活性化を図る。このとき、半
導体層中に、例えばＧａＡｓ層中のＡｓのように蒸発し
やすいものを含む場合、ＭＢＥ装置内でＡｓ分子線を照
射してＡｓの揮散を抑制しながら熱処理を行うのが好ま
しい。このようにして、高抵抗の半導体層にｎ型若しく
はｐ型のキャリアを供給するものを注入するか、ｎ型半
導体層にｎ型のキャリアを供給するものを若しくはｐ型
の半導体層にｐ型のキャリアを供給するものを注入する
か、ｎ型若しくはｐ型の半導体層にキャリアを不活性化
するものを注入することにより、注入された領域と非注
入領域のキャリア濃度を異ならせることができる。また
、ｎ型半導体層にｐ型のキャリアを供給するものを、若
しくはｐ型半導体層にｎ型のキャリアを供給するものを
注入することにより、伝導型も異ならせることができる
。
ャリアを供給するもの或いはキャリアを不活性化するも
のを注入する。このとき集束イオンビ−ムを用いるとサ
ブミクロンオ−ダ−の微細加工に対応できる。必要なら
ばこれを熱処理し、注入により乱れた結晶状態を改善し
たり、キャリアの供給源の活性化を図る。このとき、半
導体層中に、例えばＧａＡｓ層中のＡｓのように蒸発し
やすいものを含む場合、ＭＢＥ装置内でＡｓ分子線を照
射してＡｓの揮散を抑制しながら熱処理を行うのが好ま
しい。このようにして、高抵抗の半導体層にｎ型若しく
はｐ型のキャリアを供給するものを注入するか、ｎ型半
導体層にｎ型のキャリアを供給するものを若しくはｐ型
の半導体層にｐ型のキャリアを供給するものを注入する
か、ｎ型若しくはｐ型の半導体層にキャリアを不活性化
するものを注入することにより、注入された領域と非注
入領域のキャリア濃度を異ならせることができる。また
、ｎ型半導体層にｐ型のキャリアを供給するものを、若
しくはｐ型半導体層にｎ型のキャリアを供給するものを
注入することにより、伝導型も異ならせることができる
。
【０００８】次に第２の工程は、第１の工程で形成した
キャリア濃度又は伝導型の異なる領域、若しくはこの領
域以外の半導体層表面をマスクとしてエッチングする。 このとき、マスクとはエッチングを阻害する若しくは促
進しないものをいい、すなわち、マスク部は非マスク部
よりエッチング速度が遅い。このようなマスクをした状
態でエッチングを行う際、半導体層表面に半導体層のバ
ンドギャップ以上のエネルギ−光を照射しながら正孔を
励起して行う電気化学反応によりエッチングを行うのが
有効である。こうしてエッチングを行い、マスクされて
いる部分が突出した形で段差を形成する。
キャリア濃度又は伝導型の異なる領域、若しくはこの領
域以外の半導体層表面をマスクとしてエッチングする。 このとき、マスクとはエッチングを阻害する若しくは促
進しないものをいい、すなわち、マスク部は非マスク部
よりエッチング速度が遅い。このようなマスクをした状
態でエッチングを行う際、半導体層表面に半導体層のバ
ンドギャップ以上のエネルギ−光を照射しながら正孔を
励起して行う電気化学反応によりエッチングを行うのが
有効である。こうしてエッチングを行い、マスクされて
いる部分が突出した形で段差を形成する。
【０００９】
【作用】本発明によれば、半導体層自体の表面にキャリ
ア濃度若しくは伝導型の異なる領域を形成し、この部分
をマスクとしてエッチングを行うことにより、マスクの
有無によりエッチング速度が異なるので、マスクが形成
されず速くエッチングされる部分と、マスクが形成され
遅くエッチングされる部分とで段差が形成される。なお
、マスク部分はエッチング進行に伴い除去される。
ア濃度若しくは伝導型の異なる領域を形成し、この部分
をマスクとしてエッチングを行うことにより、マスクの
有無によりエッチング速度が異なるので、マスクが形成
されず速くエッチングされる部分と、マスクが形成され
遅くエッチングされる部分とで段差が形成される。なお
、マスク部分はエッチング進行に伴い除去される。
【００１０】
【実施例】以下、本発明の詳細を図示の実施例により説
明する。
明する。
【００１１】図１は、本発明の第１実施例である基板に
段差を形成する方法を示すものである。図１（ａ）に示
すように半絶縁性のＧａＡｓ基板１１に１０１３程度以
下のＳｉの集束イオンビームを照射し、図１（ｂ）に示
すように部分的にイオンの注入された領域１２を形成す
る。次に該基板をＭＢＥ装置内に導入して図１（ｃ）に
示すようにＧａＡｓ表面からのＡｓ蒸発を防ぐためにＡ
ｓ分子線１３を照射しながら６００〜８００℃程度で２
０〜３０ｍｉｎ熱処理する。この工程において、注入さ
れたＳｉ原子はドナ−として活性化し、イオン注入領域
１２は非注入領域よりキャリア濃度が高くなる。この基
板１１をＭＢＥ装置から取り出した後，イオン注入領域
１２以外の非注入領域をマスクとして、図１（ｄ）に示
すようにハロゲンランプで基板を光照射しながら例えば
ＨＦ，Ｈ２ Ｏ２ ，Ｈ２ Ｏの混合液からなるエッチ
ャント中でエッチング処理を行う。この場合、半導体層
のバンドギャップ以上のエネルギ光が照射されることで
、高キャリア濃度部の反応が促進されるので、イオン注
入領域１２のほうが非注入領域より速くエッチングされ
、エッチング速度差により、幅１００ｎｍ以下、深さ１
００ｎｍの凹状の段差が形成できる。このとき、ｎ型基
板を用いると、ｎ型基板上にも同様に凹状の段差を形成
することができる。また、照射されるイオン種はＳｉの
他にＳｎ、Ｚｎ等でも有効である。また、半絶縁性若し
くはｐ型基板上にＢｅ、Ｚｎ、Ｃｄ、Ｍｇ等ｐ型となる
イオン種を注入することにより同様に段差を形成するこ
とができる。また、注入領域を逆にすることにより、マ
スクも逆転し、凸状の段差を形成することもできる。こ
のとき、キャリア濃度を３水準以上に設定することによ
り、３段以上の段差を形成することもできる。
段差を形成する方法を示すものである。図１（ａ）に示
すように半絶縁性のＧａＡｓ基板１１に１０１３程度以
下のＳｉの集束イオンビームを照射し、図１（ｂ）に示
すように部分的にイオンの注入された領域１２を形成す
る。次に該基板をＭＢＥ装置内に導入して図１（ｃ）に
示すようにＧａＡｓ表面からのＡｓ蒸発を防ぐためにＡ
ｓ分子線１３を照射しながら６００〜８００℃程度で２
０〜３０ｍｉｎ熱処理する。この工程において、注入さ
れたＳｉ原子はドナ−として活性化し、イオン注入領域
１２は非注入領域よりキャリア濃度が高くなる。この基
板１１をＭＢＥ装置から取り出した後，イオン注入領域
１２以外の非注入領域をマスクとして、図１（ｄ）に示
すようにハロゲンランプで基板を光照射しながら例えば
ＨＦ，Ｈ２ Ｏ２ ，Ｈ２ Ｏの混合液からなるエッチ
ャント中でエッチング処理を行う。この場合、半導体層
のバンドギャップ以上のエネルギ光が照射されることで
、高キャリア濃度部の反応が促進されるので、イオン注
入領域１２のほうが非注入領域より速くエッチングされ
、エッチング速度差により、幅１００ｎｍ以下、深さ１
００ｎｍの凹状の段差が形成できる。このとき、ｎ型基
板を用いると、ｎ型基板上にも同様に凹状の段差を形成
することができる。また、照射されるイオン種はＳｉの
他にＳｎ、Ｚｎ等でも有効である。また、半絶縁性若し
くはｐ型基板上にＢｅ、Ｚｎ、Ｃｄ、Ｍｇ等ｐ型となる
イオン種を注入することにより同様に段差を形成するこ
とができる。また、注入領域を逆にすることにより、マ
スクも逆転し、凸状の段差を形成することもできる。こ
のとき、キャリア濃度を３水準以上に設定することによ
り、３段以上の段差を形成することもできる。
【００１２】また、エッチング速度は、キャリア濃度だ
けでなく、伝導型によっても制御することができる。図
２は、本発明の第２の実施例である基板の伝導型を部分
的に変えて、段差を形成する方法を示すものである。図
２（ａ）に示すｎ型ＧａＡｓ基板２１に１０１４ｃｍ−
２程度以下のＢｅの集束イオンビ−ムを照射し、図２（
ｂ）に示すように部分的にイオンの注入された領域２２
を形成する。これを第１の実施例と同様にして、図２（
ｃ）に示すようにＡｓ分子線２３を照射しながら熱処理
し、イオン注入領域２２をｐ型とする。これを同様に図
２（ｄ）に示すようにイオン注入領域２２以外の非注入
領域をマスクとしてエッチング処理することにより、凹
状の段差が形成できる。このとき、ｐ型となるＢｅ、Ｚ
ｎ、Ｃｄ、Ｍｇ等のイオン種を注入しても同様に段差を
形成することができる。また、ｐ型基板にｎ型のイオン
種ををド−プしても可能である。さらにこのときも、第
１の実施例と同様な応用ができる。
けでなく、伝導型によっても制御することができる。図
２は、本発明の第２の実施例である基板の伝導型を部分
的に変えて、段差を形成する方法を示すものである。図
２（ａ）に示すｎ型ＧａＡｓ基板２１に１０１４ｃｍ−
２程度以下のＢｅの集束イオンビ−ムを照射し、図２（
ｂ）に示すように部分的にイオンの注入された領域２２
を形成する。これを第１の実施例と同様にして、図２（
ｃ）に示すようにＡｓ分子線２３を照射しながら熱処理
し、イオン注入領域２２をｐ型とする。これを同様に図
２（ｄ）に示すようにイオン注入領域２２以外の非注入
領域をマスクとしてエッチング処理することにより、凹
状の段差が形成できる。このとき、ｐ型となるＢｅ、Ｚ
ｎ、Ｃｄ、Ｍｇ等のイオン種を注入しても同様に段差を
形成することができる。また、ｐ型基板にｎ型のイオン
種ををド−プしても可能である。さらにこのときも、第
１の実施例と同様な応用ができる。
【００１３】さらに、エッチング速度は、キャリアの活
性化率を抑えてキャリア濃度低くすることによっても制
御することができる。図３は、本発明の第３の実施例で
ある部分的に基板表面の活性化率を抑えキャリア濃度を
低くすることにより、段差を形成する方法を示すもので
ある。図３に示すｐ型ＧａＡｓ基板３１上に酸素のイオ
ンビ−ムを照射し、図３（ｂ）に示すように部分的にイ
オンの注入された領域３２を形成し、イオン注入領域３
２のキャリアの活性を抑えて高抵抗化する。これを第１
の実施例と同様に図３（ｃ）に示すようにイオン注入領
域３２をマスクとしてエッチング処理することにより、
凸状の段差が形成できる。このとき、Ｈ、Ｂ、Ｇａとい
ったイオン種を注入しても同様に段差を形成することが
できる。また、ｎ型基板にド−プしても可能である。さ
らにこのときも、第１の実施例と同様な応用ができる。
性化率を抑えてキャリア濃度低くすることによっても制
御することができる。図３は、本発明の第３の実施例で
ある部分的に基板表面の活性化率を抑えキャリア濃度を
低くすることにより、段差を形成する方法を示すもので
ある。図３に示すｐ型ＧａＡｓ基板３１上に酸素のイオ
ンビ−ムを照射し、図３（ｂ）に示すように部分的にイ
オンの注入された領域３２を形成し、イオン注入領域３
２のキャリアの活性を抑えて高抵抗化する。これを第１
の実施例と同様に図３（ｃ）に示すようにイオン注入領
域３２をマスクとしてエッチング処理することにより、
凸状の段差が形成できる。このとき、Ｈ、Ｂ、Ｇａとい
ったイオン種を注入しても同様に段差を形成することが
できる。また、ｎ型基板にド−プしても可能である。さ
らにこのときも、第１の実施例と同様な応用ができる。
【００１４】第１乃至第３の実施例において、得られる
段差の幅は、３ｎｍ程度まで微細化でき、また、段差の
深さ若しくは高さは、エッチング速度の差によるので、
キャリア濃度差、伝導型、エッチング条件を任意に設定
することで、例えば１００〜１５０ｎｍといった任意の
深さ若しくは高さが得られる。また、段差は基板上に限
定されるものではなく、基板上に成長した半導体層にも
同様に形成することができる。
段差の幅は、３ｎｍ程度まで微細化でき、また、段差の
深さ若しくは高さは、エッチング速度の差によるので、
キャリア濃度差、伝導型、エッチング条件を任意に設定
することで、例えば１００〜１５０ｎｍといった任意の
深さ若しくは高さが得られる。また、段差は基板上に限
定されるものではなく、基板上に成長した半導体層にも
同様に形成することができる。
【００１５】図４は、本発明の第４実施例であるＧａＡ
ｓとＡｌＧａＡｓのヘテロ積層構造を有する半導体装置
の製造方法の概略を示したものである。第１実施例と同
様にして、図４（ａ）〜（ｃ）に示すように、ＧａＡｓ
基板４１上のＡｌＧａＡｓ層４２上に形成されたＧａＡ
ｓ層４３に段差を形成する。段差の底部分がＡｌＧａＡ
ｓ層４２に達すると、このエッチャント中ではＧａＡｓ
よりＡｌＧａＡｓのほうがエッチング速度が速いので、
図４（ｄ）に示すように、ＡｌＧａＡｓ層４２のみに開
口を形成できる。このエッチャントの代わりにＡｌＧａ
Ａｓのみをエッチングする選択エッチャントを使用する
とＧａＡｓ層４３をこれ以上削らないでＡｌＧａＡｓ層
４２のみを加工できる。その後ＧａＡｓ層４４を有機金
属気相成長法で成長することで、図４（ｅ）に示すよう
にＡｌＧａＡｓ層中に幅１００ｎｍのＧａＡｓの微細構
造を埋め込み形成することができる。また、ＧａＡｓと
ＡｌＧａＡｓの順番を逆にして適当なエッチャントを選
ぶことでＧａＡｓ層中にＡｌＧａＡｓの微細構造を埋め
込み形成することもできる。
ｓとＡｌＧａＡｓのヘテロ積層構造を有する半導体装置
の製造方法の概略を示したものである。第１実施例と同
様にして、図４（ａ）〜（ｃ）に示すように、ＧａＡｓ
基板４１上のＡｌＧａＡｓ層４２上に形成されたＧａＡ
ｓ層４３に段差を形成する。段差の底部分がＡｌＧａＡ
ｓ層４２に達すると、このエッチャント中ではＧａＡｓ
よりＡｌＧａＡｓのほうがエッチング速度が速いので、
図４（ｄ）に示すように、ＡｌＧａＡｓ層４２のみに開
口を形成できる。このエッチャントの代わりにＡｌＧａ
Ａｓのみをエッチングする選択エッチャントを使用する
とＧａＡｓ層４３をこれ以上削らないでＡｌＧａＡｓ層
４２のみを加工できる。その後ＧａＡｓ層４４を有機金
属気相成長法で成長することで、図４（ｅ）に示すよう
にＡｌＧａＡｓ層中に幅１００ｎｍのＧａＡｓの微細構
造を埋め込み形成することができる。また、ＧａＡｓと
ＡｌＧａＡｓの順番を逆にして適当なエッチャントを選
ぶことでＧａＡｓ層中にＡｌＧａＡｓの微細構造を埋め
込み形成することもできる。
【００１６】本発明では、利用するマスクの有無による
エッチング速度差が、極端に変わらないので、数１０ｎ
ｍ程度の加工が要求される量子効果デバイスに適用する
ことが有効である。
エッチング速度差が、極端に変わらないので、数１０ｎ
ｍ程度の加工が要求される量子効果デバイスに適用する
ことが有効である。
【００１７】図５は、本発明の第５の実施例である微細
構造を示したものである。図５においてＧａＡｓ基板５
１上に成長したＧａＡｓ層５２上の微細穴５５がＡｌＧ
ａＡｓ層５３を貫いてＧａＡｓ層５２と表面側のＧａＡ
ｓ層５４を結んでおり、ドット径１００ｎｍの疑似量子
箱を第４の実施例と同様にして形成することができる。
構造を示したものである。図５においてＧａＡｓ基板５
１上に成長したＧａＡｓ層５２上の微細穴５５がＡｌＧ
ａＡｓ層５３を貫いてＧａＡｓ層５２と表面側のＧａＡ
ｓ層５４を結んでおり、ドット径１００ｎｍの疑似量子
箱を第４の実施例と同様にして形成することができる。
【００１８】図６は、本発明の第６の実施例である微細
構造を示したものである。図６においてＧａＡｓ基板６
１上に成長したＧａＡｓ層６２上のＡｌＧａＡｓ層６３
を貫いて、微細線６６がＧａＡｓ基板６１側のＧａＡｓ
層６２と表面側のＧａＡｓ層６４を結んでいる。これは
、第４の実施例と同様に形成されるが、ＧａＡｓ層６４
上にＡｌＧａＡｓ層６５の細線が形成されている点が異
なる。これは、以下のように形成される。すなわち、Ｇ
ａＡｓ基板６１、ＧａＡｓ層６２，ＡｌＧａＡｓ層６３
、ＧａＡｓ層６４、ＡｌＧａＡｓ層６５が順次形成され
、ＡｌＧａＡｓ層６５上に細線状に集束イオンビ−ムを
照射して、第４実施例と同様にしてＧａＡｓ層６２の表
面まで開口部を形成する。その上にＧａＡｓ層を成長し
、その後、ＡｌＧａＡｓ層６５表面までエッチングする
。このようにして、細線幅１００ｎｍの疑似量子細線を
形成することができる。
構造を示したものである。図６においてＧａＡｓ基板６
１上に成長したＧａＡｓ層６２上のＡｌＧａＡｓ層６３
を貫いて、微細線６６がＧａＡｓ基板６１側のＧａＡｓ
層６２と表面側のＧａＡｓ層６４を結んでいる。これは
、第４の実施例と同様に形成されるが、ＧａＡｓ層６４
上にＡｌＧａＡｓ層６５の細線が形成されている点が異
なる。これは、以下のように形成される。すなわち、Ｇ
ａＡｓ基板６１、ＧａＡｓ層６２，ＡｌＧａＡｓ層６３
、ＧａＡｓ層６４、ＡｌＧａＡｓ層６５が順次形成され
、ＡｌＧａＡｓ層６５上に細線状に集束イオンビ−ムを
照射して、第４実施例と同様にしてＧａＡｓ層６２の表
面まで開口部を形成する。その上にＧａＡｓ層を成長し
、その後、ＡｌＧａＡｓ層６５表面までエッチングする
。このようにして、細線幅１００ｎｍの疑似量子細線を
形成することができる。
【００１９】なお，本実施例ではＡｌＧａＡｓ／ＧａＡ
ｓを例にとり説明したが，この他のＩＩＩ−Ｖ 族化合
物半導体，Ｓｉ，ＳｉＧｅなどの半導体を含む構造につ
いても適用することができる。また、エッチング工程を
ウエットとしたが、ドライ化することにより、真空一貫
プロセスを達成することもできる。その他、本発明の要
旨を逸脱しない範囲で種々変更して実施することができ
る。
ｓを例にとり説明したが，この他のＩＩＩ−Ｖ 族化合
物半導体，Ｓｉ，ＳｉＧｅなどの半導体を含む構造につ
いても適用することができる。また、エッチング工程を
ウエットとしたが、ドライ化することにより、真空一貫
プロセスを達成することもできる。その他、本発明の要
旨を逸脱しない範囲で種々変更して実施することができ
る。
【００２０】
【発明の効果】以上詳述したように、本発明により、ダ
メ−ジを伴わず、レジストによる界面汚染のない微細構
造の形成が可能な半導体装置の製造方法を提供すること
ができる。
メ−ジを伴わず、レジストによる界面汚染のない微細構
造の形成が可能な半導体装置の製造方法を提供すること
ができる。
【図１】 本発明の第１実施例を示す断面図。
【図２】 本発明の第２実施例を示す断面図。
【図３】 本発明の第３実施例を示す断面図。
【図４】 本発明の第４実施例を示す断面図。
【図５】 本発明の第５実施例を示す斜視図。
【図６】 本発明の第６実施例を示す斜視図。
１１，２１，３１，４１，５１，６１．．．ＧａＡｓ基
板 １２，２２，３２．．．イオン注入領域１３，２３．．
．Ａｓ分子線 ４２，５３，６３，６５．．．ＡｌＧａＡｓ層４３，４
４，５２，５４，６２，６４．．．ＧａＡｓ層５５．．
．微細穴 ６６．．．微細線
板 １２，２２，３２．．．イオン注入領域１３，２３．．
．Ａｓ分子線 ４２，５３，６３，６５．．．ＡｌＧａＡｓ層４３，４
４，５２，５４，６２，６４．．．ＧａＡｓ層５５．．
．微細穴 ６６．．．微細線
Claims (1)
- 【請求項１】半導体層表面に、キャリア濃度、伝導型の
うち少なくとも一方が異なる領域を形成する第１の工程
と、前記領域若しくは前記領域以外の前記半導体層表面
をマスクとしてエッチングを行い、選択的に段差を形成
する第２の工程とを具備したことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192191A JPH04322427A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192191A JPH04322427A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04322427A true JPH04322427A (ja) | 1992-11-12 |
Family
ID=14040051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9192191A Pending JPH04322427A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04322427A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005033202A (ja) * | 2003-07-05 | 2005-02-03 | Samsung Electronics Co Ltd | イオン注入によりシリコンゲルマニウム層を選択的にパターニングする方法 |
| JP2007517406A (ja) * | 2003-12-30 | 2007-06-28 | インテル コーポレイション | 膜のエッチング選択比の変更方法 |
-
1991
- 1991-04-23 JP JP9192191A patent/JPH04322427A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005033202A (ja) * | 2003-07-05 | 2005-02-03 | Samsung Electronics Co Ltd | イオン注入によりシリコンゲルマニウム層を選択的にパターニングする方法 |
| JP2007517406A (ja) * | 2003-12-30 | 2007-06-28 | インテル コーポレイション | 膜のエッチング選択比の変更方法 |
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