TWI247351B - A method of varying etch selectivities of a film - Google Patents

A method of varying etch selectivities of a film Download PDF

Info

Publication number
TWI247351B
TWI247351B TW093124988A TW93124988A TWI247351B TW I247351 B TWI247351 B TW I247351B TW 093124988 A TW093124988 A TW 093124988A TW 93124988 A TW93124988 A TW 93124988A TW I247351 B TWI247351 B TW I247351B
Authority
TW
Taiwan
Prior art keywords
region
lattice
film
gate electrode
degenerate
Prior art date
Application number
TW093124988A
Other languages
English (en)
Other versions
TW200522181A (en
Inventor
Justin K Brask
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW200522181A publication Critical patent/TW200522181A/zh
Application granted granted Critical
Publication of TWI247351B publication Critical patent/TWI247351B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/924—To facilitate selective etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Weting (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • ing And Chemical Polishing (AREA)

Description

1247351 九、發明說明： 【發明所屬之技術領域】 本毛明係關於結晶薄膜之圖案化，且更特定古 於一種改變結晶薄膜之蝕刻選擇性之方法。 【先前技術】 自多層圖案化薄膜製造半導體積體電路。圖案化單結晶 及多晶薄膜用於整個現代積體電路製造。例如，諸如磊曰 石夕、碎化鎵及InSb之圖案化半導體結晶薄膜用於在非= 或三閘極設備中形成半導體本體或翼片（fin)。另外，高介 電常數之金屬氧化物結晶薄膜用於在現代積體電路中= 間極介電層。目前’首先，#由在結晶薄膜上方形成二且 =需圖案之遮罩來圖案化結晶薄膜。接著，使用濕姓刻 』來姓刻去結晶薄膜之曝露部分。不幸的是，濕姓刻劑底 切遮罩，在遮罩令之圖案與結晶薄膜中之所得圖案間導致 差的逼真度（fldellty)。結晶薄膜中之圖案化與遮罩間缺乏 逼真度限制了進—步按比例調整㈣e)結晶薄膜之圖 力。為增加特徵密度以產生諸如微處理器之較強 4步知比例調整結晶薄膜尺寸之能力是必 要的。 【發明内容】 本發明描述了 一用你；a ;交、晶薄膜之蝕刻選擇性之；5
法。在如下描诚Φ，M # ;L 了許多特定細節以全面理解本# 明0在其他情況下，為 x 細地描述孰知之车道触占 禾符別评 、之+導體處理技術及特徵。 95560.doc 1247351 本發明係一藉由調節薄膜之晶格能量（lattice 改變結晶薄膜之㈣選擇性之方法。根據本發明，提供一 待姓刻之結晶薄膜。結晶薄膜具有對稱晶格或”退化"晶 ，。接著，將摻雜原子置放於結晶薄膜之—部分中，並將曰 $膜至加熱至足以導致摻雜物取代結晶薄膜中之原子的能 量。利用與結晶薄膜之原子之尺寸充分不同的推雜原子導 致晶格失真，並使晶格非對稱或"非退化"。使晶格之—部 分非退化導致晶格中熱動力穩定性或晶格”能量堆存" ㈣y -ηΡ)，且使非退化部分更堅固且更難以被飯刻。 對於敍刻劑來說，較穩定之非退化晶格部分與薄膜之未改 奴退化部分相比具有較高的激活障壁。可藉由利用钱刻 劑而使用結晶薄膜之退化晶格部分與非退化晶格部分間激 障壁的差異，該钮刻劑具有足夠高之以姓刻去結晶 相之退化晶格部分之激活能量但不具有足夠高之以钮刻 去結晶薄膜之非退化晶格部分之激活能量。以此方式，可 =刻去薄膜之退化晶格部分而不㈣薄膜之非退化部分， —致了非常高之選擇性钮刻處理。本發明可用於提供大於 *之選擇)·生。即本發明能夠藉由特定钮刻劑來使韻刻薄 M之退化部分能夠比㈣薄膜之非退化部分快超出_ 倍。可使用該蝕刻選擇性來使能夠利用濕蝕刻劑進行薄膜 ，無遮蔽姓刻及薄膜之各向異性姓刻。該處理可在圖案化 諸如用於形成翼片FET或非平面設備之翼片或本體之半導 體薄膜的結晶薄膜時是有用的，及/或可用來在置換閘極處 理期間（在平面與非平面設備兩者中）移除結晶犧牲閘電 95560.doc 1247351 極。自本發明之描述，諸如用作閘極介電之高介電常數介 電薄膜之選擇性蝕刻之結晶薄膜之選擇性蝕刻的其他使用 將變得顯而易見。 【實施方式】 圖1A-1D說明一用於圖案化根據本發明之實施例之薄膜 之方法的實例。根據本發明，提供待蝕刻之薄膜1〇2。薄膜 102為具有對稱或退化晶格之結晶薄膜。結晶薄膜可為單結 晶薄膜，諸如磊晶薄膜或單晶薄膜。結晶薄膜工〇2亦可為包 括單結晶材料之多晶粒的多晶薄膜。結晶薄膜應為非鑲嵌 式薄膜，藉以個別晶胞或晶粒足夠大使得摻雜原子可被置 放於並取代晶格原子以使晶袼失真，且藉此使晶格非退化 以提供充分不同的晶格能量，並藉此與退化晶格部分相比 具有對钱刻劑之充分不同的激活障壁。在本發明之實施例 中，結晶薄膜1 〇2具有非鑲嵌式退化晶袼。在本發明之實施 例中，、纟rr sa薄膜1 02為單結晶半導體薄膜，諸如（但不限於） 矽、砷化鎵及InSb。在本發明之實施例中，結晶薄膜1〇2為 高介電常數金屬氧化物薄膜，諸如（但不限於）氧化銓、氧化 錯、氧化鈦及氧化鈕。 結晶薄膜102形成於基板1〇4上。在本發明之實施例中， 基板104為絕緣基板1 〇4，以形成絕緣體上半導體（go〗）基 板。在本發明之實施例中，絕緣基板包含絕緣薄膜1〇6，諸 如形成於矽單晶基板108上之二氧化矽或氮化矽。 接著，如圖1B所示，將摻雜原子置放於結晶薄膜1〇2内以 在結晶薄膜102内形成摻雜區域11〇。可藉由在結晶薄膜1〇2 95560.doc 1247351 上方形成遮罩112而形成摻雜區域110。遮罩112具有一界定 摻雜物待置放於結晶薄膜1G2内處之位置或區域㈣的開口 ⑴。遮罩U2可為光阻遮罩，其係藉由在結晶薄㈣2上方 毯覆式沈積光阻薄膜並使用熟知之諸如遮蔽、曝光及顯影 之光微影處理以在光阻薄膜中形成開口114而形成。儘管理 想地使用光阻遮罩112，但是亦可使用其他類型之遮罩，諸 如（但不限由二氧切、氮切或氮氧切薄膜或其組合 物所形成之硬遮罩。接著，可藉由(例如)通過開口⑴之離 子植入而將摻雜物置放於區域11〇中。遮罩u2防止換雜物 被置放於結晶薄膜1〇2中由遮罩112所覆蓋的位置處。在本 發明之實施例中，利用零度植入角(即，垂直於基板104平 面的植入角）置放摻雜物。以此方式，將接雜物置放於結晶 薄膜102中與開口 114對準之區域u〇中。儘管在本發明之實 施例t需要零度或大體上為零度之離子植入角，但是若需 要具有角度輪廓之摻雜區域，則可使用較大角度之離子 植入。儘管本發明之實施例利用遮罩112及離子植入來形成 摻雜區域110,但是亦可使用其他熟知技術來形成推雜區域 114，諸如（但不限於）固體源擴散。 置放於結晶薄膜102 _之摻雜原子具有與形成結晶薄膜 之B曰秸之原子的尺寸充分不同的尺寸。摻雜物具有與結 晶薄膜之原子的尺寸充分不同的實體尺寸（即，大於或小 於）’使得當其取代結晶薄膜1〇2之晶格内的原子時，其使 f格之對稱性失真且使晶格非對稱或非退化。在本發明之 貝施例中，摻雜原子小於結晶晶格内之原子。在本發明之 95560.doc 1247351 T代實加例中’原子實體上大於結晶晶格 得當其被激活時：相對於結晶薄膜是電中性的，使 八被m其μ變結晶㈣之導電性 之貫施例中，摻雜物舶斟认从θ — 社+知月 物相對於結晶薄膜不是電中性的，且使 该結晶薄膜為一導電型以 使 型或Ρ型)結晶薄膜。摻雜原子具 -改二豹广當其取代晶格内之原子時’其將晶格能 里改史足夠的量以使能夠選擇性蝕刻一個而非另一個。 在本發明之實施例中，當結晶薄膜為石夕時，摻雜原子可 為硼或碳。在本發明之實施例中，#結晶薄膜為钟化嫁時， 摻雜原子可為蝴或碳。在本發明之實施例中，當結晶薄膜 為祕時’摻雜原子可為棚或碳或鱗。將足夠數目之摻雜 物置放於結晶薄膜102之區域110中，以產生足以使退化社 晶薄膜102成為非退化結晶薄膜達到使能夠選擇性㈣^ 化薄膜而不蝕刻非退化薄膜之程度的濃度。已發現在丨XIV5 至1X102 2原子/ c m3之間範圍内的摻雜濃度提供合理的姓刻 差異。 應理解，此時如圖1B所*，已將摻雜物置放於結晶薄膜 102之區域no内但停留在晶格内之間隙位置（丨加⑽w cite)處。即，此時摻雜物並未，，被激活，，，藉以摻雜原子取 代結晶晶格内之原子。 接著，如圖1C所示，激活區域110内之摻雜物，使得摻雜 物自結晶晶格内之間隙位置移動並取代晶格内之原子。由 於摻雜原子具有與組成晶格之原子的尺寸不同的實體尺 寸，因此摻雜原子取代晶格内之原子導致區域丨1()内之晶體 95560.doc 1247351 薄膜失真且使其變得非對稱，且藉此形成，，非退化”晶格區 域116。當摻雜物取代結晶晶格之原子時，其使區域116内 之晶格非對稱且相對於退化晶格丨〇2導致，，能量堆存，，。”能 量堆存產生非退化晶格區域116，其與結晶薄膜1 〇2之退化 晶格部分118相比具有較低晶格能量及更穩定結構。如圖lc 所不，摻雜物之激活基本上產生一具有非退化區域丨16及退 化區域118之結晶薄膜102。因為非退化晶格區域116具有較 低（熱動力上較穩定）晶格能量且與結晶薄膜1〇2之退化晶格 區域118相比更穩定，所以與蝕刻退化晶格區域丨丨8相比必 須克服更咼的激活障壁以蝕刻非退化晶格區域丨丨6。可使用 用於蝕刻之激活障壁之差異來選擇性地蝕刻退化部分118 而不姓刻非退化部分1 1 6。 接著’如圖1D所示，蝕刻去結晶薄膜ι〇2之退化部分118 而不蝕刻非退化晶格部分116。因為退化晶格部分118與非 退化晶格部分116相比較不穩定，且因此與非退化部分ιΐ6 之激活能量障壁相比，其具有利用聯合反應之蝕刻劑待克 服的較低激活能量障壁。藉由利用一利用聯合反應來蝕刻 且可克服退化晶格部分丨18而非非退化晶格部分丨16之激活 能量障壁的蝕刻劑，可蝕刻去退化部分而不蝕刻非退化部 分。利用聯合反應之蝕刻劑為利用親核（nuclec〇phiHc)(或在 某些狀況下，為親電子）附著之蝕刻劑，藉以在自晶格移除 原子之4，將組成晶格之原子（如矽）直接附著至該蝕刻劑。 在本發明之貫施例中，藉由一蝕刻劑來蝕刻結晶薄膜，該 蝕刻劑利用聯合反應且具有足夠的激活能量或化學能量來 95560.doc 1247351 克服結晶薄膜ι〇2之退化部分丨18而非非退化部分丨16之反 應臨限障壁。以此方式，可蝕刻去結晶薄膜1〇2之退化晶格 部分118而不钱刻非退化部分116。藉由在結晶薄膜内形成 退化sa格部分1 1 8及非退化晶格部分1 1 6且利用適當钱刻 劑，可獲得大於100:1之蝕刻選擇性。 §結曰曰薄膜102為石夕時，藉由利用一包括非氧化驗性溶液 (basic solution)之濕蝕刻劑，可蝕刻去結晶薄膜1〇2之退化 晶格部分而不蝕刻去非退化晶格部分116。在本發明之實施 例中，利用氫氧化物蝕刻劑，諸如（但不限於）氫氧化鉀 (KOH)及氳氧化銨來蝕刻矽結晶薄膜118。在本發明之實施 例中，矽蝕刻劑之pH值在9與11之間。在本發明之實施例 中，藉由一包括氫氧化銨及水之濕蝕刻劑（包括體積比為 1-30%之間的氫氧化銨）來移除退化矽結晶薄膜ιΐ8。在本發 明之實施例中，於15-45。0間之溫度下採用氫氧化銨及水蝕 刻劑，且在蝕刻處理期間將百萬音波（megas〇nic)或超音波 能量施加至該溶液。在本發明之實施例中，旋轉基板同時 移除退化晶格部分118。 當結晶薄膜102為砷化鎵或insb時，藉由利用一包括諸如 在酸存在時之硝酸或過氧化氫之氧化劑的濕蝕刻劑，可蝕 刻去間並部分118而不蝕刻非退化晶袼部分116。在本發明 之實施例中，藉由pH值小於4且理想地在2與4之間的蝕刻劑 來蝕刻InSb或GaAs之退化部分118。 在移除退化晶格部分118之後，僅留下非退化部分116。 應理解，已蝕刻了結晶薄膜102以產生與遮罩1〇4中開口 114 95560.doc -11 1247351 直接對準之圖案化結晶薄膜116。另外，已藉由利用濕蝕刻 劑各向異性地蝕刻了結晶薄膜102(僅在一方向蝕刻，垂直 方向）。無需電漿蝕刻劑或其他將基板曝露至有害電漿之乾 式蝕刻技術，已蝕刻了結晶薄膜102以產生一具有垂直侧壁 的圖案化結晶薄膜116。另外，在蝕刻期間不存在遮罩之情 況下，已餘刻了結晶薄膜102以產生圖案化結晶薄膜116。 如此’已在無遮蔽處理中蝕刻了薄膜1〇2。另外，本發明已 產生了在開口 114間具有高逼真度之特徵116，且不會遭受 通常與使用遮罩及濕蝕刻劑來圖案化薄膜相聯之遮罩的橫 向底切。 在本發明之實施例中，圖案化結晶薄膜丨丨6為半導體薄 膜，諸如（但不限於）石夕、砷化鎵、InSb，且用於形成如圖ie 所不之非平面或三閘極電晶體之本體或翼片。為了形成非 平面電ΒΘ體，將堵如二氧化石夕或氮化石夕之閘極介電層1 1 8形 成於圖案化結晶半導體薄膜丨丨6之頂部或侧壁上方。閘電極 120形成於圖案化半導體本體116之頂部表面及側壁上的閘 極介電層118上。如圖1E所示，在半導體本體116内之於閘 電極120之相反侧上形成源極/汲極區域122。藉由於圖id所 示之基板上方毯覆式沈積閘極介電層丨丨8、且接著於閘極介 電薄膜上方毯覆式沈積閘電極材料，可形成閘極介電層丨i 8 及閘電極120。接著，藉由熟知光微影及蝕刻技術來圖案化 閘極介電薄膜及閘電極薄膜以形成閘電極120及閘極介電 層118。接著，可使用熟知離子植入技術來將η型或p型導電 性離子植入至半導體本體丨丨6内以形成源極及汲極區域 95560.doc 12 1247351 122 〇 /官關於圖1A-1D所描述及說明之本發明之實施例首先 疋口曰日薄膜具有退化晶格、接著是使薄膜之一部分成為非 退化晶格且接著是鞋刻去退化晶格部分而不蚀刻去非退化 晶格部分，但是在其他實施例中亦可使用相同概念來選擇 性且無遮蔽地圖荦化纟士 jg蒲 , Q ^化、、，口日日潯膜。例如，在本發明之實施例 、令’ "Τ先可提供具有非退化晶格之結晶薄膜。可如上文所 % 述藉由將尺寸較大或較小之摻雜物取代入一具有對稱結 構之結晶晶格，以使該晶格失真且給予其較低之熱動力上 較穩定之晶格能量，可形成具有非退化晶格之結晶薄膜。 例如，起始結晶薄膜可為石夕結晶薄膜，其在晶格中具有取 切原:之领原子以提供具有非退化晶格之結晶薄膜。接 者’可藉由非退化晶格令之換雜原子取代與晶格之原子之 尺寸相似的原子或摻雜物，以使結晶薄媒之一部分退化或 較少非退化。例如，可將石夕原子植入至摻雜獨之石夕結晶薄
财且取代縣子錢發薄料化或較少非退彳b 〇接著， 可藉由適當姓刻劑來移除退化晶格或較少地非退化晶格部 分。以此方式’可保留未改變之非退化結晶晶格部分，且 移除改變之退化或較少退化結晶晶格部分。 、在本毛月之$貝知例中，其利用改變晶格結構或能量 以改變：刻選擇性，可提供具有退化晶格結構之結晶薄 膜接I T藉由取代退化結晶薄膜之原子的推雜原子來 摻雜結晶薄臈之第-區域，以提供一具有第一非退化度或 第阳格此；ϊ之晶格結構的第一區域，且接著藉由不同掺 95560.doc -13 - 1247351 I)物或者或夕或少之相同摻雜物來摻雜退化晶格之第二部 、提仏具有第一非退化晶袼或第二晶格能量之晶格 、、，口冓的第一區域仏官已使兩個部分成為，，非退化"晶格， 但疋接著可使用晶格能量或"非退化”度之差異來使能夠選 擇性敍刻-個而不钱刻另一個。如此，本發明之實施例相 對於第二部分而將結晶薄膜之第一部分的晶格結構或晶格 能量改變至可蝕刻一個而不蝕刻另一個之程度。 圖2A-2P况明一藉由利用一使用本發明之選擇性蝕刻處 理之置換閘極技術來形成具有金屬閘電極之？型設備及具 有金屬閘電極之η型非平面設備之方法。置換閘極技術使得 Ρ型設備及η型設備之閘電極由不同材料形成。以此方式，ρ 型設備之閘電極可具有為？型_。而特製的功函數，且nS 1¾之閘電極可具有為η型設備函數。通過特製 用於特定設備類型之閘電極之功函數，可顯著地改良CM〇s 積體電路之效能。儘管圖2 A-2P說明一用於形成具有習知平 面設備之CMOS積體電路之置換閘極方法，但是可使用相同 技術來形成如圖1E所示之具有非平面或三閘極設備的 CMOS積體電路。 為了根據本發明之實施例形成(：]^08積體電路，首先提供 諸如矽單晶基板之半導體基板202。基板2〇2包含一為11型設 備而被掺雜成P型導電性之區域2〇4及一為ρ型設備而被摻 雜成η型導電性之區域206。在基板2〇2内形成諸如渠溝絕緣 £域（S ΤΙ)之絶緣區域2〇 8以使區域204與206電絕緣。接著， 如圖2Α所示，在基板202上方形成犧牲閘極介電層212。理 95560.doc -14- 1247351 想地，犧牲閘極介電602由此一材料形成：其在移除或蝕刻 犧牲閘電極材料期間將不能充分地蝕刻，使得其可在隨後 移除犧牲閘電極時保護基礎半導體本體。以此方式在犧牲 閘電極材料及半導體基板202由相同材料（諸如矽）形成時係 尤其重要的。在本發明之實施例中，犧牲閘極介電為諸如 二氧化秒之厚度在1(MgA之間的氧化物。若犧牲閘極介電 為生長介電，則其將僅形成於半導體基板202之曝露表面上
而非形成於絕緣區域2〇8上。如圖2A所示，若犧牲閘極介電 為’尤積薄膜，則其將毯覆式沈積於絕緣區域208以及半導體 基板202上。 接著，犧牲閘電極材料212毯覆式沈積於犧牲閘極介電上 方，犧牲閘電極材料213沈積至為隨後形成之非平面設備之 閉電極高度所需之厚度。接著，如圖2B所示，藉由諸如光 微=及_之熟知技術來圖案化犧牲閘電極材料及犧牲間
.電心成11型δ又備之犧牲閘電極214及p型設備之犧牲 閘電極216。犧牲閘電極214及216被圖案化成相同形狀且位 於相同位置處，其中需要隨後形成之？型設備及_設備之 犧牲閘电極材料為此—材料··其可被改變成經改變之犧 牲材料，使得可選擇性地姓刻或移除犧牲材料或經改變之 犧牲材料中任一材料而不蝕刻或移除另一材料。即，犧牲 閉電極材料由一可被改變之材料形成，使得或：U可蝕刻 或移除經改變之犧牲材料而不姓刻未改變之犧牲材料，或 可移除或㈣去未改變之犧牲材料而不則或移除經改 95560.doc -15- 1247351 變之犧牲材料。如下文將論述，P型犧牲閘電極與η型犧牲 閘電極之區別使能夠在單獨時間移除不同的犧牲間電極， 使能夠隨後用不同材料填充開口。 在本發明之實施例中，犧牲材料為具有結晶結構之材 料，諸如多晶薄膜或單結晶薄膜，其可藉由增加為蝕刻薄 膜所須之激活能量而被改變。在本發明之實施例中，結晶 薄膜具有對稱或退化晶格，其可藉由將摻雜物放於其中以 產生非對稱或，，非退化”晶格而被改變。在本發明之實施例 中，犧牲溥膜為結晶薄膜，其可藉由改變晶格而被改變， 使得經改變之晶格比未改變之晶格具有待蝕刻之足夠更高 的激活能量障壁。在本發明之實施例中，犧牲材料為結晶 薄膜，其可在薄膜中藉由摻雜原子取代晶袼内之原子而被 改變，以藉此形成一比未改變之晶格具有更高之激活能量 的經改變之晶格。換言之，將摻雜物置放於晶格内以改變 犧牲薄膜且給予其比給予未改變之犧牲薄膜更高的激活能 I。以此方式，具有足夠高的激活能量來蝕刻去未改變之 薄膜但不具有足夠高的激活能量來蝕刻經改變之薄膜的蝕 刻劑將僅蝕刻未改變之薄膜而將不蝕刻經改變之薄膜。如 此，本發明之實施例利用此一犧牲材料··其可被改變以產 生充分不同的晶格能量，使得可使用差異來選擇性地移除 個而非另一個。在本發明之實施例中，η型區域上犧牲閘 電極與ρ型區域上經改變之犧牲閘電極之激活能量間的差 異足以使能夠蝕刻一個而不蝕刻另一個。另外，在本發明 之只知例中’ ρ型設備之犧牲閘電極材料與η型設備之犧牲 95560.doc -16- 1247351 閘電極材料皆可被改變，但以此方式被改變使得經改變之 薄膜間的差異足以選擇蝕刻一個而非另一個。在本發明之 見％例中，犧牲薄膜為多晶石夕薄膜。在本發明之其他實施 例中犧牲薄膜為單晶石夕薄膜或蟲晶石夕薄膜。在本發明之 只轭例t，可藉由硼原子取代晶格中之矽原子而改變多晶 矽犧牲閘電極材料。 接著若須要，則藉由用待用於形成源極及沒極區域之 相同^私性類型的雜質來摻雜犧牲閘電極214及216之相反 側上的半‘體基板丨02，以形成尖端或源極/汲極延伸。在 本發明之貫施例中，利用熟知離子植入技術來形成尖端區 域。百先，如圖2C所示，光阻遮罩218可形成於未遮蔽之n 型設備之區域及ρ型設備之區域上方。接著，ρ型雜質可被 離子植入至與ρ型设備之犧牲閘電極2 1 6之外部邊緣對準的 半V體基板202内。在尖端形成步驟期間，犧牲閘電極216 防止ρ型摻雜物摻雜半導體基板2〇2之通道區域。此時ρ 型摻雜物摻雜了犧牲閘電極。植入處理將諸如棚之？型摻雜 =置放於犧牲閘電極216内，然而，因為此時摻雜物仍未經 同μ處理來激活’所以換雜原子停留在晶格之間隙位置處 且仍未取代晶格内之原+。在本發明之實施㈣中，當半導 體基板202及犧牲閘電極216為矽時，可以此項技術中熟知 之劑1及能量而用石朋離子對其進行摻雜，以隨後形成棚濃 度在lxlO19與lxl〇2i原子/cm3之間的尖端區域2ΐι。光阻遮罩 218防止n型設備區域被p型導電性離子摻雜。 接著’如圖2D所不’移除光阻遮罩218，且於未遮蔽之ρ 95560.doc * 17 - 1247351 型设備及η型設備上方形成光阻遮罩22〇。接著，可將n型雜 質離子植入至犧牲閘電極之相反側上的半導體基板2〇2内 以形成尖端區域213。在尖端形成步驟期間，犧牲閘電極214 防止半導體基板202之通道區域215被摻雜。此時犧牲閘電 極214亦被η型摻雜物摻雜。因為摻雜物仍未經高溫處理來 激活，所以摻雜原子停留在犧牲閘電極214及半導體基板 202之晶格中的間隙位置處，且仍未取代晶袼内之原子。在 本發明之貫施例中，當半導體基板2〇2及犧牲閘電極Η#為 矽時，可以此項技術中熟知之劑量及能量來植入砷或磷原 子以產生η型濃度在1χ1〇19與原子/cm3之間的尖端區 域。接著，移除光阻遮罩220。 接者，若須要，則如圖冗所示，可沿犧牲閘電極214及216 之相反側壁形成介電側壁隔片222。可藉由任何熟知技術來 形成侧壁片’諸如將等形側壁隔片介電毯覆式沈積於包 3犧牲閘包極214及21 6之頂部表面及側壁在内之基板上方 以及基板202之曝露表面上。將介電隔片材料沈積至大約等 於隔片222所需之寬度的厚度。在本發明之實施例中，將介 電隔片材料沈積至20-350 A間之厚度。隔片材料可為諸如 厂 夕一氧化石夕、氛乳化石夕或其組合物之介電。在本發 月之κ %例中，隔片材料為藉由熱壁低壓化學汽相沈積 (LPCVD)處理而形成之氮化石夕。接著’各向異性地回钱介 電隔片材料，以自犧牲閘電極214及216之水平表面（例如頂 部表面）與半導體絕緣基板202及絕緣基板2〇2之頂部表面 移除介電隔片材料，同時將隔片材料留在犧牲閘電極214及 95560.doc -18- 1247351 216之垂直表面（例如側壁）上以形成侧壁隔片212，如圖2e 所示。 此時，若須要，可在基板202上形成額外矽以形成凸起源 極/汲極區域。可藉由利用熟知之選擇性沈積處理而於半導 體基板202之曝露表面上形成諸如蟲晶石夕之額外石夕。選擇性 矽沈積處理會將諸如磊晶矽之矽沈積於諸如基板2〇2之含 石夕區域上，且不會將矽沈積於諸如側壁隔片212之不含矽區 域上。 接著，重源極/汲極接觸區域可形成於犧牲閘電極214及 216之相反側上的半導體基板2 〇 2内。在本發明之實施例 中’藉由離子植入形成重源極/汲極區域。在該處理中，光 阻遮罩224可形成於未遮蔽之η型電晶體區域及p型電晶體 區域上方。接著，ρ型摻雜物可被離子植入至與形成於其上 之外部邊緣側壁隔片222對準的半導體基板202内，以形成源 極/汲極接觸區域225。另外，離子植入處理將ρ型摻雜物植 入至犧牲閘電極216内。當半導體基板202為矽且犧牲閘電極 216為多晶矽時，可以此項技術中熟知之劑量及能量來植入 棚離子’以隨後在多晶矽犧牲閘電極216及矽基板202内形成 在lxlO19與lxl02i原子/cm3之間的硼濃度。因為此時摻雜物 仍未經高溫處理來激活，所以摻雜物停留在晶格内之間隙位 置處且仍未取代晶格内之原子。在重源極/汲極接觸植入期 間’犧牲閘電極216使得ρ型設備之通道區域209不被p型雜質 所摻雜。另外’側壁隔片222防止在半導體基板202内先前形 成之基礎尖端區域211被重源極/汲極植入所摻雜。 95560.doc -19- 1247351 接著，移除光阻遮罩224。接著，如圖2g所示，在未遮蔽 之P型電晶體區域及n型電晶體區域上方形成光阻遮罩 226 〇 ^ t ’為了形成大量摻雜之源極及汲極接觸區域，n ^ 包生離子被離子植入至犧牲閘電極214上之側壁隔片 之相反側上的半導體基板2〇2内。在重源極/汲極形成步驟 ’月間，犧牲閘電極214使得n型設備之通道區域215不被摻 ^另外，側壁隔片222防止半導體基板202内先前形成之 基礎太端區域213被重源極/汲極植入所摻雜。重源極/汲極 植入亦藉由η型雜質來摻雜犧牲閘電極214。因為摻雜物仍 未、工回’皿處理來激活，所以摻雜物停留在犧牲閘電極214及 半導體基板202之晶格内的間隙位置處，且仍未取代晶袼内 之原子。在本發明之實施例中，當半導體基板202及犧牲閘 電極為矽時，可以此項技術中熟知之劑量及能量來摻雜磷原 子，以隨後形成在lxl〇19與lxl02i原子/cm3之間的磷濃度。 接著，如圖2H所示，對基板進行退火以激活置放於半導 體基板202中的摻雜物。另外，激活退火亦激活置放於犧牲 閘電極214及216中的摻雜物。即，現在將基板退火至一溫 度且經足夠時間以導致半導體基板2〇2内之n型摻雜物及p 型摻雜物自間隙位置移動並取代晶格内之原子，以形成^^型 源極及汲極區域與p型源極及汲極區域。在本發明之實施例 中’退火導致形成濃度在1x10 19原子/cm3至〇21原子/cm3 範圍之尖端區域及重源極/;:及極接觸區域。退火亦導致置放 於犧牲閘電極214内之n型摻雜物自間隙位置移動並取代犧 牲閘電極214之晶袼内的原子。另外，退火亦導致ρ型摻雜 95560.doc -20- 1247351 物自犧牲閘電極216中之間隙 216之晶格内的原子。 ，動絲代犧牲閉電極 在本發明之實施財，當犧㈣ 子取代犧牲一之晶格内的…，且 牲閑電極214之晶格内之梦原子。因為硼原子小於犧 =彻子晶格内之㈣原子形成比Μ子鍵結更靠近且 之，結。結果切晶格各處不再對稱，導致了晶格 之：置堆存”。當多晶犧牲閉電極216内之石夕晶格變得較不 對私或失真時，可認為晶格"非退化"。使犧牲閑電極叫内 之晶格"非退化"及導致能量堆存使得摻雜领之多晶犧牲石夕 溥膜，且與具有對稱晶格或"退化"晶格之未換雜之 多晶薄膜或多晶薄膜相比需要更高之激活能量以用於蝕 刻。如此，如圖2H所示，犧牲多晶閘電極216内之硼摻雜物 之熱激活將犧牲閘電極216轉變成蝕刻特徵不同於未改變 之犧牲閘電極之蝕刻特徵的經改變的犧牲閘電極228。應注 思，多晶犧牲閘電極214内之磷原子之激活亦導致矽晶格失 真或π非退化”但至一非常小於犧牲多晶閘電極216内之硼 原子失真或”非退化”之程度的程度（此係因為磷原子之實體 尺寸更接近於矽原子之尺寸）。由於磷摻雜物僅導致多晶犧 牲閘電極2 14之矽晶格的輕微失真（即僅輕微地使晶袼，，非 退化”）’因而可認為犧牲閘電極214是未改變的。植入及激 活之結果係形成具有不同晶格能量與能量障壁之經改變的 犧牲閘電極228及未改變的犧牲閘電極214，可使用該等不 同晶格能量與能量障壁以使能夠選擇性蝕刻未改變的犧牲 95560.doc -21 - 1247351 閘電極而不蝕刻經改變的犧牲閘電極。 接著，如圖2J所示，於基板上方毯覆式沈積介電層230。 將該介電層之厚度形成為足以完全覆蓋包含犧牲閘電極 214及經改變之犧牲閘電極228在内之基板。介電層230由可 關於經改變及未改變之犧牲閘極材料228及214而被選擇性 蝕刻的材料形成。即，介電材料由一材料形成，藉以可移 除犧牲閘電極214及經改變之犧牲閘電極228而不顯著姓刻 去介電層230。在毯覆式沈積介電層230之後，例如藉由化 學機械平面化來平面化介電層，直至介電薄膜之頂部表面 與犧牲閘電極214及經改變之犧牲閘電極228同平面，且如 圖2H所示，曝露犧牲閘電極214及經改變之犧牲閘電極228 之頂部表面。 接著，如圖2 J所示，現在移除犧牲閘電極214而不移除經 改變之犧牲閘電極228。在移除犧牲閘電極214之後，亦移 除犧牲閘極介電層210。移除犧牲閘電極214會形成一形成 有η型设備之閘電極的開口 232。如圖2J所示，移除犧牲閘 電極214及犧牲介電層210會曝露η型設備之半導體基板214 之通道區域215。 藉由可蝕刻去犧牲閘電極材料214而不顯著蝕刻去經改 變之犧牲閘電極材料228的蝕刻劑來移除犧牲閘電極2丨4。 在本發明之實施例中，藉由濕蝕刻劑來移除犧牲閘電極 214。在本發明之實施例中，濕蝕刻劑具有大於1〇〇:1之犧 牲閘電極材料對經改變之犧牲閘電極材料之選擇性（即，濕 姓刻劑#刻犧牲閘電極材料比蝕刻經改變之犧牲閘電極材 95560.doc •22- 1247351 料快至少100倍）。在本發明之實施例中，藉由濕蝕刻劑來 移除η型多晶矽犧牲閘電極214。在本發明之實施例中，在 藉由濕姓刻劑來移除犧牲閘電極214之同時施加百萬音波 月b 1。在本發明之實施例中，藉由一包括金屬氫氧化物之 濕蝕刻劑來移除n型多晶犧牲閘電極214，該金屬氫氧化物 諸如（但不限於）氫氧化鉀（ΚΟΗ)或氫氧化銨（NILtOH)。在本 發明之實施例中，藉由一包括氫氧化銨及水（其包括體積比 在1-30%間之氫氧化銨）的濕蝕刻劑來移除犧牲多晶犧牲矽 閘電極214。在本發明之實施例中，將氫氧化銨及水蝕刻劑 加熱至15-45°C間之溫度，且在蝕刻處理期間將百萬音波或 超音波能量施加至該溶液。在本發明之實施例中，旋轉基 板同時移除犧牲閘電極214。在本發明之實施例中，藉由不 具有足以克服經改變之犧牲閘電極2 2 8之晶格之激活能量 障壁之能量的蝕刻劑來移除犧牲閘電極214。以此方式，在 蝕刻犧牲閘電極214期間，保持不蝕刻經改變之犧牲閘電極 228本發明使能夠移除n型設備之犧牲閘電極214而不移除 P型没備之犧牲閘電極，且因此無需遮罩或其他光微影處理 步驟。如此，藉由無遮蔽方法來移除犧牲閘電極214，藉此 即省昂貴的微影處理步驟且使本發明可被製造。一旦移除 了犧牲閘I極材料214，則姓刻劑終止於犧牲介電層2 J 〇 上。在本發明之實施例中，犧牲介電層21〇為氧化物且具有 對犧牲閘電極之至少10:1的選擇性。接著，藉由諸如（但不 限於）合水氫氟酸之蝕刻劑來移除犧牲閘極介電層21 〇。 接著，如圖2K所示，在開口 232内形成設備之閘極介 95560.doc -23- 1247351 if及閘私極材料。首先，於基板上方毯覆式沈積閉極介 電薄膜234。閘極介電材料覆蓋半導體基板繼之通道區域 可藉由任何熟知處理來形成閘極介電材料。在本發明 κ轭例中使用諸如乾式/濕式氧化之熱氧化處理來使諸 如一氧化矽或氮氧化矽介電之閘極介電層234生長。在本發 之另κ施例中，使用諸如C VD或ALD之等形沈積處理 來沈積高κ閘極介電層。接著，於閘極介電234上方毯覆式 沈積η型設備之閘電極材料236。閘電極材料236可為任何孰 知之閘電極材料。在本發明之實施例中，間電極材料可具 有為η型設備而特製的功函數。在本發明之實施例中，閘電 極’、有在39…至42 eV間的功函數。在本發明之實施例 中，當半導體基板202為p型石夕時，閘電極材料係選自由給、 鍅、鈦、鈕及鋁所組成之群且具有在約3 9eV與約4 2^乂間 的力函數接著，如圖2L所示，平面化閘電極材料236直至 顯路介電層230之頂部表面。—旦閘電極材料及閘極介電材 料被研磨回頂部介電薄膜23〇或自該頂部介電薄膜23〇被移 除’則形成η型設備之閘電極238。 接著，如圖2Μ所示，現在移除經改變的犧牲閘電極228 而不移除η型設備之閘電極238。在移除經改變之犧牲閘電 極228後，移除犧牲閘極氧化物6〇2。如圖2μ所示，經改變 之犧牲閘電極228及犧牲閘極介電層21〇之移除會曝露非平 面Ρ型，又備之半導體基板2〇2之通道區域2〇9。另外，移除經 改k之犧牲閘電極228會在介電層22〇内形成開口 24〇，其中 隨後將形成有p型設備之閘電極。在本發明之實施例中，藉 95560.doc -24- 1247351 由利用一包括四甲基銨氫氧化物及水的濕蝕刻劑來移除摻 雜爛之多晶犧牲閘電極228。在本發明之實施例中，四甲基 録氫氧化物體積比在溶液之1〇-35%之間。在本發明之實施 例中’在韻刻期間將四甲基銨氳氧化物溶液加熱至60-95°C 間之溫度。在本發明之實施例中，在蝕刻處理期間施加諸 如超音波或百萬音波能量之音波能量。音波能量對蝕刻劑 提供攪拌，其使能夠自開口 240移除來自經改變之犧牲閘電 極228之蝕刻殘餘物，且允許新的蝕刻劑進入渠溝24〇内以 餘刻經改變之犧牲閘極228。 在本發明之實施例中，犧牲閘電極蝕刻劑對犧牲閘極介 電層具有選擇性（即，不蝕刻或僅輕微蝕刻犧牲閘極介電）， 使得犧牲閘極介電21〇充當經改變之犧牲閘電極蝕刻之蝕 刻終止。以此方式，保護基礎半導體基板2〇2不受蝕刻劑蝕 刻。需要至少10:1之犧牲閘電極228對犧牲閘極介電之蝕刻 選擇。 接著，移除犧牲閘極介電21〇。在本發明之實施例中，犧 牲閘極介電2H)為氧化物，且可藉由—包括含水氫氟酸之钱 刻劑來移除該犧牲閘極介電21 〇。 接著如圖2N所示，於基板上方毯覆式沈積p型設備之閘 極介電薄膜242。閘極介電薄膜242覆蓋半導體基板2〇2之通 道區域2G9之頂部表面及側壁。可藉由任何熟知處理來形成 閘極"電層642。在本發明之實施例中，閘極介電為熱生長 氧化物4如一氧化石夕或氮氧化石夕。在本發明之實施例中， 閘極介電為藉由諸如CVD或⑽之等形處理而沈積之沈積 95560.doc -25- 1247351 導體基板202為n型矽時，閘電極材料包括釕、鈀、鉑、鈷 乳化物。間極介電層可包括一選自由氧化組、氧化鈦、氧 化，、氧化錯、PZT、BST、氧化銘及其料鹽所組成之群 “kh薄膜Q毯覆式沈積閘極介電層⑷會於基板撤 上方以及閉電極238之曝露部分之項部上形成閘極介電 層。接著，於閘極介電層238上方毯覆式沈射型設備之間 電極材料244。閘電極材料244可為任何熟知之閘電極材 料。在本發明之實施例中’閘電極材料為金屬薄膜，其具 有為P型設備而特製之功函數。在本發明之實施例中，當半 鎳及導電金屬氧化物且具有在約4 9 6^與5 2 之間之功 函數。在本發明之實施例中，閘電極244具有在4.9至526乂 之間的功函數。 接著，如圖20所示，自頂部表面介電薄膜23〇移除形成於 w龟薄膜230之頂部表面上的閘電極材料244及閘極介電層 242 ’以形成p型設備之閘電極246且曝露^型設備之閘電極 238。例如，可藉由化學機械研磨或其他適合方法來移除形 成於介電層230之頂部上的閘極介電層及閘電極材料244。 此處’已形成了利用置換閘極處理之具有金屬閘電極之η型 設備及具有金屬閘電極之ρ型設備的製造。若須要，現在可 移除介電層230以曝露ρ型設備及η型設備，如圖2Ρ所示。例 如，現在可利用處理來在源極及汲極區域上形成矽化物， 且將η型電晶體及ρ型電晶體一起互連成功能積體電路以形 成互補金屬氧化物半導體（CMOS)積體電路。 【圖式簡單說明】 95560.doc -26- 1247351 圖1A-1D說明一用於蝕刻根據本發明之結晶薄膜的方法。 圖1E說明在如圖ια-ID所述而形成之選擇性蝕刻薄膜上 方形成非平面設備。 圖2 A-2P說明一用於藉由利用置換閘極技術來製造包括n 型電晶體及p型電晶體之CMOS積體電路之方法，該技術利 用根據本發明之結晶薄膜之選擇性蝕刻。 【主要元件符號說明】 1 〇2結晶薄膜 1〇4基板/遮罩 106絕緣薄膜 108矽單晶基板 110摻雜區域 112 遮罩 114 開口 116 非退化晶格區域/非退化晶格部分/圖案化結晶薄膜 /圖案化半導體本體 118 退化晶格部分/退化晶格區域/石夕結晶薄膜/閘極介 電層 120閘電極 12 2源極/〉及極區域 204 區域 2 0 6 區域 208絕緣區域 21 〇犧牲閘極介電層 95560.doc -27- 半導體基板 犧牲閘極介電層/犧牲閘電極材料/側壁隔片 犧牲閘電極 犧牲閘電極 光阻遮罩 通道區域 尖端區域 光阻遮罩/介電層 犧牲閘電極材料/尖端區域 通道區域 介電側壁隔片 光阻遮罩/閘極介電薄膜 源極/汲極接觸區域 光阻遮罩 犧牲閘電極/犧牲閘電極材料 介電層/介電薄膜 開口 閘極介電薄膜/閘極介電層 閘電極材料 閘電極/閘極介電層 開口/渠溝 閘極介電薄膜/閘極介電層 問電極材料/閘電極 閘電極 -28-

Claims (1)

1247351 十、申請專利範圍： 1 · 一種圖案化一結晶薄膜之方法，其包括： 在一第一區域及一第二區域内形成一具有一包括第一 原子之退化晶格之結晶缚膜； 將摻雜物置放於該第一區域内之哕紝B植― a門t系結晶溥膜之間隙位 置中； ^活該等摻雜物，使得該等摻雜物取代該晶格内之該 寺弟-原子以在該第-區域内形成—非退化晶格，該第 一區域保持一退化晶格；及 ::第-區域及該第二區域曝露至一濕韻刻劑，其中 第m 匕飞甲之該退化晶格而不蝕刻該 弟區域中之該非退化晶袼。 2.3.4. 6. 如請求項1之方法 如請求項2之方法 如請求項3之方法 如請求項1之方法 InSb所組成之群。 如請求項1之方法 該退化晶格。 ，其中該結晶薄臈為一半導體薄膜。 ，其中該半導體薄膜為一矽薄臈。 ，其中該矽薄膜為一多晶薄膜。 ，其中該結晶薄膜係選自由砷化鎵及 ，其中祕刻劑利用—聯合反應來韻刻
8. 如請求項3之方法 如請求項7之方法 間的—氫氧化物。 其中該_劑為-非氧化驗性溶液。 其中該餘刻齊,j包括一 PH值在9與11之 9. 如請求項5之方法 其中該钱刻劑包括 一存在一酸之氧化 95560.doc 1247351 $明求項9之方法’其中該蝕刻劑包括一選自由硝酸及過 乳化氧所組成之群的氧化劑，且其中該钱刻劑具有一在二 與4之間的pH值。 ’求貝1之方法’其中該第—區域内之該非退化晶格具 ^第日日秸此里，且該第二區域内之該退化晶格具有 :第二晶格能量’其中該第二晶格能量在熱動力上比該 第一晶格能量更高（相對較不穩定）。 • 士 :求項1之方法，其中該非退化晶格具有對該钱刻劑之 第激活旎置障壁，且該退化晶格具有對該蝕刻劑之 一第二激活能量障壁，其中該第二激活能量障壁小於該 第一激活障壁。 13·如請，項12之方法，其中該飯刻劑具有一大於該第二激 活月b里障壁且小於該第一激活能量障壁之化學能量。 14· 一種圖案化一結晶薄膜之方法，其包括： 在一具有一包括第一原子之晶格的結晶薄膜上形成一 具有一開口之遮罩，該開口形成於一第一區域上方且該 遮罩覆蓋一第二區域； 將摻雜物植入通過該開口並將其植入至在該開口下方 之該結晶薄膜之該第一區域内； 移除該遮罩； 加熱該結晶薄膜，使得該等摻雜物取代該第一區域内 之該結晶薄膜中之該晶格内的該等第一原子；及 將該第一區域及該第二區域曝露至一蝕刻劑，其中該 蝕刻劑蝕刻該第二區域而不蝕刻該第一區域。 95560.doc -2- 1247351 苐一區域内包括 15·如請求項14之方法，其中在 诗日士 此％門巴栝摻雜物之 該日日格為一非退化晶格。 之該晶格為_退 16.如請求項15之方法，其中該第二區域内 化晶格 17. 如請求項14之方法，其十該等摻雜物小於該等第—原子 18. 如請求項14之方法，其中該等接雜物大於該等第—原子。 19. 如請求項U之方法，其中該等第一原子為石夕’且其中該 寺換雜原子為刪。 20· —種圖案化一結晶薄膜之方法，其包括·· 原子之退化晶格之結晶薄膜； 在-第-區域及一第二區域内提供一具有一包括第 /吏摻雜原子取代該第一區域内之該退化晶格中的該等 第原子，以在S亥第一區域内形成_非退化晶格；及 將具有該非退化晶格之該第一區域及具有該退化晶格 之該第二區域曝露至一蝕刻劑，其中該蝕刻劑蝕刻該第 二區域且不蝕刻該第一區域。 21·如請求項20之方法，其中該結晶薄膜為矽。 22. 如請求項21之方法’其中該等摻雜原子為硼。 23. —種圖案化一結晶薄膜之方法，其包括： 在一第-區域及-第^區域内提供一具有一非退化晶 格之結晶薄膜； 取代該第一區域内之該非退化晶格中之原子，以使該 第一區域内之該晶格成為一具有一退化晶格或一與該第 二區域内之該晶格相比較少非退化晶格之晶格；及 95560.doc 1247351 將該第一區域及該第二區域曝露至一蝕刻劑，其中該 餘刻劑姓刻該第一區域内之該退化晶格或該較少非退化 晶格而不餘刻該第二區域内之該非退化晶格。 24. 25. 26. 如清求項23之方法，其中具有該非退化晶格之該結晶薄 膜為一摻雜硼之矽薄膜。 如請求項24之方法，其中該等原子為矽原子。 一種形成積體電路之方法，其包括： 在一半導體基板之一第一通道區域上方形成一犧牲閘 電極，且在該半導體基板之一第二通道區域上方形成一 第二犧牲閘電極； 改變該第一犧牲閘電極及/或該第二犧牲閘電極，使得 可藉由一蝕刻劑來蝕刻該第一犧牲閘電極而不蝕刻該第 二犧牲閘電極； ，在該第一犧牲閘電極上方及在該第二犧牲閘電極上方 形成一介電層； 平面化該介電層，以便曝露該第一犧牲閘電極及該第 二犧牲閘電極之頂部表面； ，在改變該第一犧牲閘電極及/或該第二犧牲閘電極之 藉由該钮刻齊j來钮刻該第一犧牲問電極而不钮刻該 第二犧牲閘電極，以形成一第一開口且曝露該半導體： 板之該第一通道區域； 在該半導體基板之該第-通道區域上方及在該介電層 之頂部表面上沈積一第一金屬薄膜； 曰 自該介電之該頂部移除該第-金屬薄膜以形成一第_ 9556〇.doc 1247351 金屬閘電極； σ ； 同於該第 矛夕除戎第二犧牲閘電極材料以形成一第二開 在該介電層上方及在該第二開σ内形成/不 一金屬薄膜之第二金屬薄膜；及 二金屬薄膜以形成 自該介電層之該頂部表面移除該第 弟—金屬間電極。 27·如請求項26之半導體設備， Θ弟一金屬薄膜具有一 在3.9 eV與4.2 eV·之間的功函數。 28·如請求項26之方法，其中 示备屬潯臊具有一在4.9 eV 至5.2 eV之間的功函數。 29. —種選擇性圖案化一結晶薄膜之方法，其包括： 在-第-區域及-第二區域内提供一具有一帶有一第 一晶格能量之晶格的結晶薄膜； 改變該第-區域及/或該第二區域内之該晶格，以產生 該第一區域與該第二區域之間之晶格能量的一差異； 將該第-區域及該第二區域曝露至一蚀刻劑，該姓刻 劑蝕刻該第一區域或蝕刻該第二區域中任一區域而不蝕 刻另一區域。 30·如請求項29之方法，其中該結晶薄膜為一矽薄膜。 3 1 ·如清求項30之方法，其中藉由用硼原子摻雜來改變該第 *^區域。 95560.doc
TW093124988A 2003-12-30 2004-08-19 A method of varying etch selectivities of a film TWI247351B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/750,045 US7247578B2 (en) 2003-12-30 2003-12-30 Method of varying etch selectivities of a film

Publications (2)

Publication Number Publication Date
TW200522181A TW200522181A (en) 2005-07-01
TWI247351B true TWI247351B (en) 2006-01-11

Family

ID=34711191

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093124988A TWI247351B (en) 2003-12-30 2004-08-19 A method of varying etch selectivities of a film

Country Status (7)

Country Link
US (2) US7247578B2 (zh)
EP (1) EP1702356A2 (zh)
JP (1) JP4863882B2 (zh)
KR (1) KR100838853B1 (zh)
CN (1) CN1902739A (zh)
TW (1) TWI247351B (zh)
WO (1) WO2005067020A2 (zh)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7247578B2 (en) 2003-12-30 2007-07-24 Intel Corporation Method of varying etch selectivities of a film
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7504328B2 (en) * 2004-05-11 2009-03-17 National University Of Singapore Schottky barrier source/drain n-mosfet using ytterbium silicide
US8178902B2 (en) 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
US8399934B2 (en) 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7084025B2 (en) * 2004-07-07 2006-08-01 Chartered Semiconductor Manufacturing Ltd Selective oxide trimming to improve metal T-gate transistor
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US8188551B2 (en) * 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
KR100739653B1 (ko) * 2006-05-13 2007-07-13 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조 방법
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7582549B2 (en) 2006-08-25 2009-09-01 Micron Technology, Inc. Atomic layer deposited barium strontium titanium oxide films
US7465623B2 (en) * 2006-08-28 2008-12-16 Advanced Micro Devices, Inc. Methods for fabricating a semiconductor device on an SOI substrate
EP1914800A1 (en) * 2006-10-20 2008-04-23 Interuniversitair Microelektronica Centrum Method of manufacturing a semiconductor device with multiple dielectrics
JP2008210874A (ja) * 2007-02-23 2008-09-11 Toshiba Corp 半導体装置の製造方法
US8822293B2 (en) * 2008-03-13 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned halo/pocket implantation for reducing leakage and source/drain resistance in MOS devices
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
JP2011192776A (ja) * 2010-03-15 2011-09-29 Toshiba Corp 半導体装置の製造方法
US8609495B2 (en) 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US8283734B2 (en) * 2010-04-09 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-threshold voltage device and method of making same
CN102655121A (zh) * 2011-03-03 2012-09-05 中国科学院微电子研究所 牺牲栅去除方法及栅堆叠制作方法
US8685807B2 (en) * 2011-05-04 2014-04-01 Globalfoundries Inc. Method of forming metal gates and metal contacts in a common fill process
US9070784B2 (en) 2011-07-22 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a CMOS semiconductor device and method of forming the same
CN103165426B (zh) * 2011-12-12 2015-09-09 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
US9397217B2 (en) * 2012-12-28 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of non-planar semiconductor device
US8987082B2 (en) * 2013-05-31 2015-03-24 Stmicroelectronics, Inc. Method of making a semiconductor device using sacrificial fins
US10297602B2 (en) * 2017-05-18 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Implantations for forming source/drain regions of different transistors

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3390507A (en) * 1964-08-27 1968-07-02 Dow Chemical Co Method of forming a dual compartment container
US3738880A (en) * 1971-06-23 1973-06-12 Rca Corp Method of making a semiconductor device
GB1501114A (en) * 1974-04-25 1978-02-15 Rca Corp Method of making a semiconductor device
CA1129118A (en) * 1978-07-19 1982-08-03 Tetsushi Sakai Semiconductor devices and method of manufacturing the same
US4465528A (en) * 1981-07-15 1984-08-14 Fujitsu Limited Method of producing a walled emitter semiconductor device
GB2131748B (en) 1982-12-15 1986-05-21 Secr Defence Silicon etch process
JPS6328067A (ja) 1986-07-22 1988-02-05 Sony Corp 半導体装置の製造方法
JPH04322427A (ja) * 1991-04-23 1992-11-12 Toshiba Corp 半導体装置の製造方法
US5358908A (en) * 1992-02-14 1994-10-25 Micron Technology, Inc. Method of creating sharp points and other features on the surface of a semiconductor substrate
US5431777A (en) * 1992-09-17 1995-07-11 International Business Machines Corporation Methods and compositions for the selective etching of silicon
DE19530944A1 (de) * 1994-10-07 1996-04-11 At & T Corp Mikrobearbeitung von Silizium
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
EP0928017B1 (en) * 1997-12-09 2014-09-10 Shin-Etsu Handotai Co., Ltd. Semiconductor wafer processing method
FR2790250B1 (fr) * 1999-02-25 2001-06-01 Automatisme Nouveau Organisati Dispositif formant goulotte d'evacuation d'objets, module incorporant de telles goulottes et installation de tri d'objets equipes de celles-ci
GB2358737A (en) 1999-03-01 2001-08-01 Nec Corp Methods for manufacturing a complimentary integrated circuit
JP3264264B2 (ja) * 1999-03-01 2002-03-11 日本電気株式会社 相補型集積回路とその製造方法
US6255698B1 (en) * 1999-04-28 2001-07-03 Advanced Micro Devices, Inc. Separately optimized gate structures for n-channel and p-channel transistors in an integrated circuit
US6171910B1 (en) * 1999-07-21 2001-01-09 Motorola Inc. Method for forming a semiconductor device
JP2002198441A (ja) * 2000-11-16 2002-07-12 Hynix Semiconductor Inc 半導体素子のデュアル金属ゲート形成方法
US6858483B2 (en) 2002-12-20 2005-02-22 Intel Corporation Integrating n-type and p-type metal gate transistors
US7183184B2 (en) 2003-12-29 2007-02-27 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7247578B2 (en) 2003-12-30 2007-07-24 Intel Corporation Method of varying etch selectivities of a film

Also Published As

Publication number Publication date
US20070197042A1 (en) 2007-08-23
KR20060105871A (ko) 2006-10-11
JP4863882B2 (ja) 2012-01-25
EP1702356A2 (en) 2006-09-20
CN1902739A (zh) 2007-01-24
JP2007517406A (ja) 2007-06-28
WO2005067020A2 (en) 2005-07-21
KR100838853B1 (ko) 2008-06-16
WO2005067020A3 (en) 2005-12-15
US20050148131A1 (en) 2005-07-07
TW200522181A (en) 2005-07-01
US7247578B2 (en) 2007-07-24

Similar Documents

Publication Publication Date Title
TWI247351B (en) A method of varying etch selectivities of a film
US7329913B2 (en) Nonplanar transistors with metal gate electrodes
KR101374461B1 (ko) 반도체 소자의 접촉 구조
TWI292954B (en) Tri-gate devices and methods of fabrication
TWI375329B (en) Body-tied, strained-channel multi-gate device and methods of manufacturing same
JP4453967B2 (ja) 均一なチャネル厚さと分離ゲートを有するひずみチャネルＦｉｎＦＥＴ
KR100702553B1 (ko) 벌크 반도체로부터 형성된 ｆｉｎＦＥＴ 소자 및 그 제조방법
TWI253175B (en) FinFET transistor device on SOI and method of fabrication
TW408424B (en) Semiconductor device with silicon replacing structure on the insulated layer and the manufacture method thereof
US7741230B2 (en) Highly-selective metal etchants
TWI279002B (en) Semiconductor device and method of manufacturing thereof
US10615078B2 (en) Method to recess cobalt for gate metal application
TW201017733A (en) Semiconductor device having metal gate stack and fabrication method thereof
US9385023B1 (en) Method and structure to make fins with different fin heights and no topography
TW200428537A (en) Improved MOS transistor
JP2010527153A (ja) チップレス・エピタキシャルソース／ドレイン領域を有する半導体デバイス
TW200832566A (en) Stress enhanced MOS transistor and methods for its fabrication
TW201009955A (en) MOS structures that exhibit lower contact resistance and methods for fabricating the same
CN113745220B (zh) 半导体器件及其形成方法
TWI722883B (zh) 具有內埋σ形結構的半導體元件及其製造方法
TW201701330A (zh) 半導體裝置及製造方法
US20090321833A1 (en) VERTICAL PROFILE FinFET GATE FORMED VIA PLATING UPON A THIN GATE DIELECTRIC
TW202230528A (zh) 半導體元件及其製造方法
TW200411778A (en) Short channel transistor fabrication method for semiconductor device
TW471034B (en) Method of forming lightly doped drain and source/drain for field effect transistor

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees