JP2006339210A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】半導体と電極の金属との間に働く応力を緩和することが可能な半導体装置の製造方法を提供する。
【解決手段】本発明のCMOS(半導体装置)の製造方法は、シリコン基板1上にゲート絶縁膜6を形成する工程と、ゲート絶縁膜6上にアモルファスシリコン層70を形成する工程と、アモルファスシリコン層70上にゲート電極10を構成するルテニウム(Ru)を含むRu層8を形成する工程と、アモルファスシリコン層70とルテニウムとを反応させることにより、ゲート絶縁膜6とRu層8との界面にシリコンよりもルテニウムの含有量の多いルテニウムシリサイド(Ru−Si)層7を形成する工程とを備えている。
【選択図】図1
【解決手段】本発明のCMOS(半導体装置)の製造方法は、シリコン基板1上にゲート絶縁膜6を形成する工程と、ゲート絶縁膜6上にアモルファスシリコン層70を形成する工程と、アモルファスシリコン層70上にゲート電極10を構成するルテニウム(Ru)を含むRu層8を形成する工程と、アモルファスシリコン層70とルテニウムとを反応させることにより、ゲート絶縁膜6とRu層8との界面にシリコンよりもルテニウムの含有量の多いルテニウムシリサイド(Ru−Si)層7を形成する工程とを備えている。
【選択図】図1
Description
本発明は、半導体装置の製造方法および半導体装置に関し、特に、金属層を含むゲート電極を備えた半導体装置の製造方法および半導体装置に関する。
従来、ポリシリコン層からなるゲート電極を有するMOS(Metal Oxide Semiconductor)トランジスタが知られている。この従来のMOSトランジスタでは、ゲート電極をポリシリコン層によって形成しているので、ゲート電極の空乏化が生じるという不都合がある。そこで、このゲート電極の空乏化の問題点を解消することが可能なMOSトランジスタが提案されている(たとえば、特許文献1参照)。
上記特許文献1に提案されたMOSトランジスタでは、ゲート電極を金属層により形成することによって、半導体(ポリシリコン)からなるゲート電極の空乏化の問題点を解消している。
しかしながら、上記特許文献1に提案されたMOSトランジスタでは、ゲート電極をゲート絶縁膜の上面全体を覆うように形成した金属層のみによって構成しているので、ゲート電極と、ゲート絶縁膜およびソース/ドレイン領域が形成された半導体基板との熱膨張係数の差が大きくなるという不都合がある。これにより、ソース/ドレイン領域の形成時に不純物を活性化させる際の高温(900〜1000℃)の熱処理を行う場合に、ゲート電極と、ゲート絶縁膜および半導体基板(半導体領域)との間に働く応力が増大するので、この応力に起因して半導体基板(半導体領域)における電子移動度が劣化するなどの問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の1つの目的は、半導体領域とゲート電極との間に働く応力を緩和することが可能な半導体装置の製造方法および半導体装置を提供することである。
上記目的を達成するために、半導体領域上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にシリコン層を形成する工程と、シリコン層上に第1ゲート電極の一部を構成する第1金属を含む第1金属層を形成する工程と、シリコン層と第1金属層の第1金属とを反応させることにより、ゲート絶縁膜と第1金属層との界面にシリコンよりも第1金属の含有量の多い第1金属シリサイド層を形成する工程とを備えている。
この一の局面による半導体装置の製造方法では、上記のように、ゲート絶縁膜と第1金属層との界面にシリコンよりも第1金属の含有量の多い第1金属シリサイド層を形成することによって、高温の熱処理工程において、半導体領域とゲート電極を構成する第1金属層との熱膨張係数の違いに起因して半導体領域と第1金属層との間に発生する応力を、シリコンよりも第1金属の含有量の多い第1金属シリサイド層により緩和することができる。これにより、電子移動度などが劣化するのを抑制することができる。また、シリコンよりも第1金属の含有量の多い第1金属シリサイド層を、第1金属層とゲート絶縁膜との間に形成することによって、ゲート絶縁膜上に直接シリコンを形成する場合と異なり、シリコン層とゲート絶縁膜との界面の反応を抑制することができるので、シリコン層とゲート絶縁膜との界面反応に起因する第1金属層のフェルミレベルのピニングを抑制することができる。また、シリコンよりも第1金属の含有量の多い第1金属シリサイド層を形成することによって、ピニングを引き起こす原因となるシリコンの含有量を低下させることができるので、第1ゲート電極の仕事関数がシリコンのミッドギャップにピニングされるのを抑制することができる。
上記一の局面による半導体装置の製造方法において、好ましくは、シリコン層の厚みは、第1金属を含む第1金属層の厚みよりも小さい。このように構成すれば、容易に、シリコンと第1金属層中の第1金属とをシリサイド反応させる際に、シリコンよりも第1金属の含有量の多い第1金属シリサイド層を形成することができる。
上記一の局面による半導体装置の製造方法において、好ましくは、第1金属層を形成した後、エッチングマスク層(いわゆるハードマスク)を形成する工程をさらに備え、第1金属シリサイド層は、エッチングマスク層を形成する工程の際の熱によりシリコン層と第1金属層の第1金属とを反応させることにより形成される。このように構成すれば、エッチングマスク層を形成する工程と同時にシリコンよりも第1金属の含有量の多い第1金属シリサイド層を形成することができるので、第1金属シリサイド層を形成する工程を別途設ける場合に比べて、製造プロセスを簡略化することができる。
上記一の局面による半導体装置の製造方法において、好ましくは、第1金属層を形成した後、エッチングマスク層を形成する工程と、エッチングマスク層を形成する工程の前に、シリコン層上に第2ゲート電極の一部を構成する第2金属を含む第2金属層を形成する工程とをさらに備え、エッチングマスク層を形成する際の熱により、第1金属層の第1金属とシリコン層とを反応させることによりシリコンよりも第1金属の含有量の多い第1金属シリサイド層を形成し、かつ、第2金属層の第2金属とシリコン層とを反応させることによりシリコンよりも第2金属の含有量の多い第2金属シリサイド層が形成される。このように構成すれば、たとえば、異なる金属を含む第1および第2ゲート電極を有するデュアルゲートメタルのCMOSにおいて、製造プロセスを複雑化させることなく、ゲート絶縁膜と、第1ゲート電極の第1金属層および第2ゲート電極の第2金属層との界面に、それぞれ、シリコンよりも金属の含有量の多い第1金属シリサイド層および第2金属シリサイド層を形成することができる。
上記一の局面による半導体装置の製造方法において、好ましくは、第1金属層を形成する工程は、第1金属層を半導体領域の表面と接触させる工程を含み、第1金属層の形成後、半導体領域の所定領域に不純物を導入することにより一対のソース/ドレイン領域を形成する工程と、ソース/ドレイン領域に導入した不純物を活性化するための熱処理を施す工程とをさらに備えている。このように構成すれば、ソース/ドレイン領域に導入された不純物を活性化するために熱処理を施す際に、第1金属層が半導体領域に接触しているので、半導体領域に熱を逃がすことができる。これにより、第1金属層に熱が蓄積されて高温になることがないので、第1金属層を構成する金属の拡散を抑制することができる。この結果、第1ゲート電極を積層構造にした場合にも、上層に形成された金属層の金属が下層に形成された第1金属層を通過してゲート絶縁膜まで到達することを抑制することができる。これにより、上層の金属層により第1ゲート電極の実効仕事関数が変化されることを抑制すことができるので、しきい値電圧を容易に制御することができる。
上記一の局面による半導体装置の製造方法において、好ましくは、第1金属層を形成した後、シリコン層上に第2ゲート電極の一部を構成する第2金属を含む第2金属層を形成する工程と、第1ゲート電極および第2ゲート電極の少なくとも一方の最上層として光を反射する反射層を形成する工程とをさらに備えている。このように構成すれば、レーザアニールなどのレーザ光を使用する熱処理工程において、反射層によりレーザ光を反射することができるので、第1ゲート電極および第2ゲート電極の少なくとも一方が高温になるのを抑制することができる。
上記一の局面による半導体装置の製造方法において、好ましくは、第1金属層の形成に先立って、シリコン層上にシリコン酸化膜を形成する工程をさらに備え、第1金属シリサイド層を形成する工程は、第1金属層の第1金属を、熱処理によりシリコン酸化膜を通過させてシリコン層と反応させることにより、シリコンよりも第1金属の含有量の多い第1金属シリサイド層を形成する工程を含む。このように構成すれば、ゲート絶縁膜上のシリコン層と第1金属層との間に、シリコン酸化膜を設けた場合にも、ゲート絶縁膜上にシリコンよりも第1金属の含有量の多い第1金属シリサイド層を形成することができる。また、シリコンに対してエッチング選択比の小さい金属により第1金属層を形成した場合でも、シリコン酸化膜によって第1金属層のエッチングの際のエッチング選択比を大きくすることができるので、シリコン酸化膜をエッチングストッパとして、容易に、第1金属層をエッチングすることができる。
この発明の第2の局面における半導体装置は、半導体領域と、半導体領域上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成され、第1金属を含有する第1金属層を含む第1ゲート電極と、ゲート絶縁膜と第1金属層との界面に形成されたシリコンよりも第1金属の含有量の多い第1金属シリサイド層とを備えている。
この第2の局面による半導体装置では、上記のように、ゲート絶縁膜と第1金属層との界面にシリコンよりも第1金属の含有量の多い第1金属シリサイド層を設けることによって、この半導体装置の製造プロセスにおける高温になる熱処理工程において、半導体領域と第1ゲート電極とを構成する第1金属層との熱膨張係数の違いに起因して半導体領域と第1金属層との間に発生する応力を、シリコンよりも第1金属の含有量の多い第1金属シリサイド層により緩和することができる。これにより、電子移動度などが劣化するのを抑制することができる。また、シリコンよりも第1金属の含有量の多い第1金属シリサイド層を第1金属層とゲート絶縁膜との間に形成することによって、ゲート絶縁膜上に直接第1金属層を形成する場合と異なり、この半導体装置の製造プロセスにおいて、第1金属層成膜時の絶縁膜のダメージを抑制することができる。また、シリコンよりも第1金属の含有量の多い第1金属シリサイド層を形成することによって、ピニングを引き起こす原因となるシリコンの含有量を低下させることができるので、第1金属シリサイド層とゲート絶縁膜との界面のフェルミレベルおよび第1ゲート電極の実効仕事関数が、シリコンのミッドギャップにピニングされるのを抑制することができる。
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の説明では、本発明による半導体装置の一例としてデュアルメタルゲートを有するCMOS(Complementary Metal Oxide Semiconductor)を例にとって説明する。
図1は、本発明の一実施形態によるCMOSの構造を示した断面図である。まず、図1を参照して、本発明の一実施形態によるCMOSの構造について説明する。
本実施形態によるCMOSは、図1に示すように、pチャネルMOSトランジスタ50と、nチャネルMOSトランジスタ60とにより構成されている。具体的には、シリコン基板1の主表面の所定領域にpチャネルMOSトランジスタ50とnチャネルMOSトランジスタ60とを分離するための素子分離領域2が形成されている。なお、シリコン基板1が、本発明の「半導体領域」の一例である。
また、素子分離領域2によって囲まれた素子形成領域のうちpチャネルMOSトランジスタ50が形成される領域では、シリコン基板1の主表面に、n型ウェル領域3が形成されている。n型ウェル領域3の表面には、チャネル領域4を挟むように、所定の間隔を隔てて、一対のp型のソース領域/ドレイン領域5が形成されている。このp型のソース領域/ドレイン領域5は、p型の低濃度不純物領域(エクステンション領域)5aとp型の高濃度不純物領域5bとにより構成されている。
また、シリコン基板1および素子分離領域2の上には、酸化膜(SiO2)換算膜厚で約1nmの厚みを有するゲート絶縁膜6が形成されている。このゲート絶縁膜6は、高誘電率(High−k)絶縁膜であるHfOx膜からなる。
ここで、本実施形態では、pチャネルMOSトランジスタ50のチャネル領域4上に、ゲート絶縁膜6を介して、ルテニウムシリサイド(Ru−Si)層7が形成されている。このルテニウムシリサイド層7は、ルテニウムシリサイド層7上に形成されるRu層8中のルテニウム(Ru)とシリコンとが反応することにより形成されているとともに、シリコンよりもルテニウム(Ru)を多く含有する。また、ルテニウムシリサイド層7上には、約20nmの厚みを有するRu層8が形成されており、Ru層8上には、約10nmの厚みを有するHf層9aが形成されている。このRu層8とHf層9aとによってメタルゲートが構成されている。また、このRu層8およびHf層9aからなるメタルゲートと、ルテニウムシリサイド層7とによって、ゲート電極10が構成されている。なお、ルテニウムシリサイド層7は、本発明の「第1金属シリサイド層」の一例であり、Ru層8は、本発明の「第1金属層」の一例であり、Ru層8中のルテニウム(Ru)は、本発明の「第1金属」の一例であり、ゲート電極10は、本発明の「第1ゲート電極」の一例である。また、Hf層9a上には、約50nmの厚みを有するSiO2からなるLTO(Low Temperature Oxide)層11aが形成されている。このLTO層11aは、低温(約400℃)で形成可能であるとともに、ゲート電極10を形成する際のハードマスクとしての機能を有する。なお、LTO層11aは、本発明の「エッチングマスク層」の一例である。また、ゲート電極10およびLTO層11aの両側面を覆うように、SiO2からなるサイドウォール絶縁膜12aが形成されている。
また、素子分離領域2によって囲まれた素子形成領域のうちnチャネルMOSトランジスタ60が形成される領域のシリコン基板1の表面には、チャネル領域14を挟むように、所定の間隔を隔てて一対のn型のソース領域/ドレイン領域15が形成されている。このn型のソース領域/ドレイン領域15は、n型の低濃度不純物領域(エクステンション領域)15aとn型の高濃度不純物領域15bとにより構成されている。
ここで、本実施形態では、nチャネルMOSトランジスタ60のチャネル領域14上に、ゲート絶縁膜6を介して、ハフニウムシリサイド(Hf−Si)層17が形成されている。このハフニウムシリサイド層17は、ハフニウムシリサイド層17上に形成されるHf層9b中のハフニウム(Hf)とシリコンとが反応することにより形成されているとともに、シリコンよりもハフニウム(Hf)を多く含有する。また、ハフニウムシリサイド層17上には、約10nmの厚みを有するHf層9bが形成されている。このHf層9bによってメタルゲートが構成されている。このHf層9bからなるメタルゲートとハフニウムシリサイド層17とによってゲート電極20が構成されている。なお、ハフニウムシリサイド層17は、本発明の「第2金属シリサイド層」の一例であり、Hf層9bは、本発明の「第2金属層」の一例であり、Hf層9b中のハフニウム(Hf)は、本発明の「第2金属」の一例であり、ゲート電極20は、本発明の「第2ゲート電極」の一例である。また、Hf層9b上には、約50nmの厚みを有するSiO2からなるLTO層11bが形成されている。このLTO層11bは、ゲート電極20を形成する際のハードマスクとしての機能を有する。なお、LTO層11bは、本発明の「エッチングマスク層」の一例である。また、ゲート電極20およびLTO層11bの両側面を覆うように、SiO2からなるサイドウォール絶縁膜12bが形成されている。
図2〜図17は、本発明の一実施形態によるCMOSの製造プロセスを説明するための断面図である。次に、図1〜図17を参照して、本発明の一実施形態によるCMOSの製造プロセスについて説明する。
まず、図2に示すように、シリコン基板1のpチャネルMOSトランジスタ50の形成領域にn型ウェル領域3を形成する。そして、フォトリソグラフィ技術およびエッチング技術を用いて、シリコン基板1の素子分離領域2に対応する部分を除去した後、SiO2膜(図示せず)を形成する。そして、そのSiO2膜の余分な堆積部分をCMP(Chemical Mechanical Polishing)法またはエッチバック法により除去することによって、SiO2膜からなる素子分離領域2を形成する。
次に、図3に示すように、ALD(Atomic Layer Deposition)法を用いて、シリコン基板1上に酸化膜(SiO2)換算膜厚で約1nmの厚みを有するHfOxからなるゲート絶縁膜6を形成する。その後、CVD(Chemical Vapor Deposition)法またはスパッタ法を用いて、ゲート絶縁膜6上に、約2nmの非常に小さい厚みを有するアモルファスシリコン層70を形成する。なお、アモルファスシリコン層70が、本発明の「シリコン層」の一例である。
次に、図4に示すように、CVD法を用いて、アモルファスシリコン層70上に約20nmの厚みを有するRu層8を形成する。
次に、図5に示すように、フォトリソグラフィ技術を用いて、pチャネルMOSトランジスタ50の形成領域上のRu層8を覆うように、レジスト膜31を形成する。
次に、図6に示すように、レジスト膜31をマスクとして酸素系プラズマによるRIE(Reactive Ion Etching)法を用いて、Ru層8をエッチングすることにより、pチャネルMOSトランジスタ50の形成領域以外の部分のRu層8を除去する。このRu層8のエッチングでは、酸素系プラズマを用いたRIE法によりエッチングされにくいアモルファスシリコン層70がエッチングストッパとして機能するので、ゲート絶縁膜6が酸素系プラズマにさらされることがない。これにより、ゲート絶縁膜6がダメージを受けるのが抑制される。その後、レジスト膜31を除去する。
次に、図7に示すように、スパッタ法を用いて、Ru層8およびアモルファスシリコン層70の全面を覆うように、約10nmの厚みを有するHf層9を形成する。ここで、ハフニウム(Hf)はルテニウム(Ru)に比べてRIE法によるエッチングを行いにくいため、Ru層8の厚み(約20nm)よりも小さい厚み(約10nm)でHf層9を形成している。なお、Hf層9が、本発明の「第2金属層」の一例である。
次に、図8に示すように、シランガス(SiH4)および酸素によるCVD法を用いて、約50nmの厚みを有するSiO2からなるLTO層11を約400℃の雰囲気中で形成する。このLTO層11の形成する際の約400℃の熱により、Ru層8およびHf層9とアモルファスシリコン層70(図7参照)との界面でシリサイド反応が起こる。ここで、本実施形態では、非常に小さい厚み(約2nm)のアモルファスシリコン層70上に、アモルファスシリコン層70に比べて大きい厚みのRu層8(約20nm)およびHf層9(約10nm)が形成されているので、アモルファスシリコン層70およびRu層8と、アモルファスシリコン層70およびHf層9とがシリサイド反応した場合に、シリコンよりもルテニウム(Ru)の含有量の多いシリサイドが形成されるとともに、シリコンよりもハフニウム(Hf)の含有量が多いシリサイドが形成される。これにより、Ru層8とゲート絶縁膜6との間には、シリコンよりもルテニウム(Ru)の含有量の多いルテニウムシリサイド層7が形成されるとともに、Hf層9とゲート絶縁膜6との間には、シリコンよりもハフニウムの含有量の多いハフニウムシリサイド層17が形成される。
次に、図9に示すように、フォトリソグラフィ技術を用いて、ゲート電極10および20(図1参照)が形成される領域にのみレジスト膜32を形成する。この後、レジスト膜32をマスクとして、RIE法を用いて、LTO層11をエッチングすることにより、ゲート電極10および20(図1参照)が形成される領域以外の領域のLTO層11を除去する。これにより、図10に示されるようなパターニングされたLTO層11aおよび11bが形成される。その後、レジスト膜32を除去する。
この後、LTO層11aおよび11bをハードマスクとして、RIE法を用いて、Hf層9およびハフニウムシリサイド層17をエッチングすることにより、図11に示すように、パターニングされたHf層9aおよび9bとハフニウムシリサイド層17とが形成される。これにより、ハフニウムシリサイド層17とHf層9bとからなるゲート電極20が形成される。このHf層9およびハフニウムシリサイド層17のエッチング工程において、オーバーエッチングによりnチャネルMOSトランジスタ60のゲート絶縁膜6がエッチングされることがあっても、Hf層9が約10nmの小さい厚みに形成されているため、Hf層9のエッチングのばらつき量を抑制することができる、それにより、Hf層9のエッチングを制御することが容易にできる。この結果、Hf層9をエッチングする際に、シリコン基板1がエッチングされることを容易に防止することができる。
次に、図12に示すように、酸素系プラズマによるRIE法を用いて、LTO層11aをハードマスクとして、Ru層8およびその下のルテニウムシリサイド層7をエッチングすることにより、Ru層8およびその下のルテニウムシリサイド層7をパターニングする。これにより、パターニングされたHf層9a、Ru層8およびルテニウムシリサイド層7からなるゲート電極10が形成される。
次に、図13に示すように、約10nmの厚みを有するSiO2からなる犠牲酸化膜33を形成した後、pチャネルMOSトランジスタ50以外の領域を覆うように、レジスト膜34を形成する。そして、レジスト膜34およびLTO層11aをマスクとして、p型の不純物であるボロン(B)をイオン注入することによって、チャネル領域14を挟むようにp型の低濃度不純物領域(エクステンション領域)5aを形成した後、レジスト膜34を除去する。この後、図14に示すように、nチャネルMOSトランジスタ60以外の領域を覆うようにレジスト膜35を形成する。そして、レジスト膜35およびLTO層11bをマスクとして、n型の不純物であるリン(P)をイオン注入することによって、チャネル領域4を挟むようにn型の低濃度不純物領域(エクステンション領域)15aを形成した後、レジスト膜35を除去する。
次に、全面を覆うようにSiO2層(図示せず)を形成した後、そのSiO2層をエッチバックすることによって、図15に示すように、ゲート電極10およびLTO層11aの両側面と、ゲート電極20およびLTO層11bの両側面とに、それぞれ、SiO2からなるサイドウォール絶縁膜12aおよび12bが形成される。
この後、図16に示すように、pチャネルMOSトランジスタ50以外の領域を覆うようにレジスト膜36を形成した後、そのレジスト膜36およびサイドウォール絶縁膜12 aをマスクとして、p型の不純物であるボロン(B)をイオン注入することによって、pチャネルMOSトランジスタ50に、高濃度不純物領域5bを形成する。これにより、低濃度不純物領域(エクステンション領域)5aと高濃度不純物領域5bとからなる一対のソース領域/ドレイン領域5を形成する。その後、レジスト膜36を除去する。そして、図17に示すように、nチャネルMOSトランジスタ60以外の領域を覆うようにレジスト膜37を形成した後、そのレジスト膜37およびサイドウォール絶縁膜12bをマスクとして、n型の不純物であるリン(P)をイオン注入することによって、nチャネルMOSトランジスタ60に、高濃度不純物領域15bを形成する。これにより、低濃度不純物領域(エクステンション領域)15aと高濃度不純物領域15bとからなる一対のソース領域/ドレイン領域15を形成する。その後、レジスト膜37を除去する。ここで、Hf層9aおよび9b上には、それぞれ、LTO層11aおよび11bが形成されているため、上述した低濃度不純物領域(エクステンション領域)5aおよび15aと、高濃度不純物領域5bおよび15bとを形成する工程における、イオン注入の際に、ゲート電極10および20を構成するHf層9aおよび9bに不純物が導入されることを抑制することできる。
その後、ソース領域/ドレイン領域5および15に導入された不純物(ボロン(B)およびリン(P))を活性化するためにエキシマレーザアニールを約900℃〜1000℃で施す。ここで、不純物を活性化する際のエキシマレーザアニールに用いるエキシマレーザ(波長308nm)は、イオン注入時にアモルファス化されたアモルファスシリコンからなるソース領域/ドレイン領域5および15によって効率よく吸収されるとともに、シリコン基板1のイオン注入された領域以外の領域は、単結晶シリコンからなるためにエキシマレーザの吸収率が低いので、ソース領域/ドレイン領域5および15以外のシリコン基板1の領域がエキシマレーザによる高温加熱によって受けるダメージを抑制することができる。また、このエキシマレーザアニールにおいて、ゲート電極10および20の最上層に位置する金属であるHf層9aおよび9bは光を反射するので、これによっても、イオン注入された領域以外のシリコン基板1の領域を高温にすることなく活性化アニールを行うことが可能になる。また、パルス発振のエキシマレーザを約25nsecの間隔で照射すると、アモルファスシリコンからなるソース領域/ドレイン領域5および15は、加熱されて溶解する。この溶解したシリコンを冷却すると、シリコンが再結晶化されることによってポリシリコンからなるソース領域/ドレイン領域5および15が形成されて、図1に示したようなCMOSが形成される。この後、図示しないが、層間絶縁膜、ゲート電極10および20間を接続する配線、ソース/ドレイン領域5の一方およびソース/ドレイン領域15の他方を接続する配線などが形成される。
本実施形態では、上記のように、ゲート絶縁膜6とRu層8およびHf層9bとの間にシリコンよりもルテニウム(Ru)およびハフニウム(Hf)の含有量の多いルテニウムシリサイド層7およびハフニウムシリサイド層17を形成することによって、エキシマレーザアニールによる高温の熱処理工程において、シリコン基板1とゲート電極10および20を構成するRu層8およびHf層9bとの熱膨張係数の違いに起因してシリコン基板1とRu層8およびHf層9bとの間に発生する応力を、シリコンよりもルテニウム(Ru)およびハフニウム(Hf)の含有量の多いルテニウムシリサイド層7およびハフニウムシリサイド層17により緩和することができる。これにより、電子移動度などが劣化するのを抑制することができる。また、シリコンよりもルテニウム(Ru)およびハフニウム(Hf)の含有量の多いルテニウムシリサイド層7およびハフニウムシリサイド層17をRu層8およびHf層9bとゲート絶縁膜6との間に形成することによって、ピニングを引き起こす原因となるシリコンの含有量を低下させることができるので、ルテニウムシリサイド層7およびハフニウムシリサイド層17と、ゲート絶縁膜6との界面のフェルミレベル、および、ゲート電極10および20の実効仕事関数が、シリコンのミッドギャップにピニングされるのを抑制することができる。
また、アモルファスシリコン層70の厚み(約2nm)を、Ru層8の厚み(約20nm)およびHf層9の厚み(約10nm)よりも小さく形成したので、アモルファスシリコンとルテニウム(Ru)およびハフニウム(Hf)とをシリサイド反応させる際に、シリコンよりもルテニウム(Ru)およびハフニウム(Hf)の含有量の多いルテニウムシリサイド層7およびハフニウムシリサイド層17を形成することができる。また、LTO層11を形成する際の約400℃の熱処理工程によって、LTO層11と同時にシリコンよりもルテニウム(Ru)およびハフニウム(Hf)の含有量の多いルテニウムシリサイド層7およびハフニウムシリサイド層17を形成することができるので、LTO層とシリサイド層とを形成する工程を別途設ける場合に比べて、製造プロセスを簡略化することができる。また、酸素系プラズマによるRIE法を用いてRu層8をエッチングする際に、ルテニウムシリサイド層7およびハフニウムシリサイド層17を形成するためのアモルファスシリコン層70は酸素系プラズマによるRIE法によっては、ほとんどエッチングされない。これにより、アモルファスシリコン層70は、ゲート絶縁膜6の保護膜としての機能も有するので、Ru層8のエッチング工程において、ゲート絶縁膜6が受けるダメージを低減することができる。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、本発明をCMOSに適用した例を示したが、本発明はこれに限らず、nチャネルMOSトランジスタまたはpチャネルMOSトランジスタの一方のみを有する構造にも適用可能である。
また、上記実施形態では、図3および図4に示したプロセスにおいて、ゲート絶縁膜6およびアモルファスシリコン層70が全面に形成された状態でRu層8を形成する例を示したが、本発明はこれに限らず、図18〜図21に示した第1変形例のように、Ru層をシリコン基板と接触するように形成してもよい。具体的には、この第1変形例では、上記実施形態における図3の工程の後、図18に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、ゲート絶縁膜46およびアモルファスシリコン層70aの素子分離領域2上に位置する領域に、開口部47を形成する。そして、開口部47内にシリコン基板1の表面が露出した状態で、Ru層48を開口部47を介してシリコン基板1と接触するように形成する。なお、一定以上に広い素子分離領域2には、ダミー開口パターン47aが形成されている場合があり、この場合には、ダミー開口パターン47aにより、シリコン基板1の表面の一部が露出されている。したがって、素子分離領域2を構成するSiO2膜を除去するための工程を新たに追加することなく、シリコン基板1の露出された部分に、Ru層48を直接接触させることも可能である。
そして、この第1変形例では、図5および図6に示した上記実施形態の製造プロセスと同様のプロセスを用いて、nチャネルMOSトランジスタ60aの形成領域よりも一回り大きい領域(図19のハッチング領域以外の領域)のRu層48を除去する。これにより、平面的に見ると、図19に示した状態になる。その後、図7および図8に示した上記実施形態の製造プロセスと同様のプロセスを用いて、全面にHf層49を形成するとともに、LTO層51を形成する。その後、図9〜図12に示した上記実施形態の製造プロセスと同様のプロセスを用いて、Ru層48、Hf層49およびLTO層51をパターニングする。このパターニングの際には、pチャネルMOSトランジスタ50aの形成領域のソース/ドレイン領域となる領域を開口するように、Ru層48、Hf層49およびLTO層51をパターニングするとともに、nチャネルMOSトランジスタ60aの形成領域のソース/ドレイン領域となる領域を開口するように、Hf層49およびLTO層51をパターニングする。これにより、平面的に見ると、図20に示すように、nチャネルMOSトランジスタ60aのパターニングされたHf層49を含むゲート電極20aと、pチャネルMOSトランジスタ50aのパターニングされたRu層48およびHf層49を含むゲート電極10aとなる部分が形成されるとともに、pチャネルMOSトランジスタ50aおよびnチャネルMOSトランジスタ60aの形成領域以外の素子分離領域2上には、Ru層48、Hf層49およびLTO層51が形成された状態になる。その後、図13〜図17に示した上記実施形態の製造プロセスと同様のプロセスを用いて、pチャネルMOSトランジスタ50aおよびnチャネルMOSトランジスタ60aに、ソース/ドレイン領域を形成するために不純物をイオン注入する。そして、図20に示したように、pチャネルMOSトランジスタ50aおよびnチャネルMOSトランジスタ60aの形成領域以外の素子分離領域2にも、レーザ光を透過可能なLTO層50の下にHf層49が形成された状態で、不純物を活性化するためのレーザアニールを施す。その後、図21に示すように、ゲート電極10aおよび20aと一体的に形成され、ゲート電極10aおよび20aと配線(図示せず)とを接続するためのコンタクト部71および72を形成するために、Ru層48、Hf層49およびLTO層50のゲート電極10aおよび20aのコンタクト部71および72以外の領域をエッチングにより除去する。
このように、上記した第1変形例では、Ru層48をシリコン基板1に接触させた状態でレーザアニールを行うことによって、シリコン基板1に熱を逃がすことができる。これにより、ゲート電極10aおよび20aに熱が蓄積されて高温になることがないので、ゲート電極10aおよび20aを構成するRu層48およびHf層49を構成するルテニウム(Ru)やハフニウム(Hf)の拡散を抑制することができる。この結果、ゲート電極10aとゲート電極20aとを配線を介して接続した場合にも、配線を介してルテニウム(Ru)やハフニウム(Hf)が拡散するのを抑制することができるので、ゲート電極10aとゲート電極20aとの間の距離を小さくすることができる。これにより、半導体装置の微細化を向上させることができる。また、ルテニウム(Ru)やハフニウム(Hf)などの拡散を抑制することにより、ゲート電極45をRu層48とHf層49との積層構造にした場合にも、上層のハフニウム(Hf)が下層のRu層48を通過してゲート絶縁膜46に到達することを抑制することができる。これにより、ハフニウム(Hf)が上層に形成されたゲート電極10aの実効仕事関数がハフニウム(Hf)によって変化されることを抑制することができるので、ハフニウム層49をゲート電極10aの上層に形成した状態でも、しきい値電圧を容易に制御することができる。また、Hf層49の表面がLTO層50を介して露出するように構成することにより、レーザアニールによって熱処理を行う際に、Hf層49がレーザ光を反射するため、ゲート電極10aおよび20aが高温になるのを防止することができる。これにより、ゲート電極10aおよび20aとゲート絶縁膜46との界面の反応を抑制することができるので、ルテニウム(Ru)、ハフニウム(Hf)、ルテニウムシリサイド層(図示せず)に含まれるシリコン、および、ハフニウムシリサイド層(図示せず)に含まれるシリコンと、ゲート絶縁膜46との界面反応に起因してゲート電極10aおよび20aの実効仕事関数が、シリコンのミッドギャップにピニングされるのを抑制することができる。この結果、しきい値電圧の制御が容易にできる。
また、上記実施形態では、nチャネルMOSトランジスタ60の形成領域において、Hf層9b上に直接LTO層11bを形成したが、pチャネルMOSトランジスタ50およびnチャネルMOSトランジスタ60の形成領域において、図22に示す第2変形例のように、Hf層9aおよび9b上に、それぞれ、反射層73および74を形成してもよい。たとえば、レーザ光に対する反射率が高いチタン(Ti)、窒化チタン(TiN)、窒化タンタル(TaN)などの物質により反射層73および74を構成することによって、ソース/ドレイン領域に注入した不純物を活性化するためのレーザアニールの工程において、レーザ光を効率よく反射することができる。これにより、ゲート電極が高温になるのを抑制することができる。また、この反射層73および74を、チタン(Ti)および窒化チタン(TiN)の積層構造に形成することによって、反射層73および74をイオン注入時のバリア層として機能させることができるので、反応性の高いハフニウム(Hf)と注入されたイオンとが反応するのを抑制することができる。また、Hf層上に、チタン(Ti)や窒化チタン(TiN)などのシリサイド反応時にシリコンを吸い上げることが可能な物質によって反射層73および74を形成することにより、シリサイド反応時に、チタン(Ti)や窒化チタン(TiN)などによりシリコンを吸い上げることができるので、ゲート電極とゲート絶縁膜との界面に位置するハフニウムシリサイド層中のシリコンの密度を、より低下させることができる。この結果、ゲート電極とゲート絶縁膜との界面に、よりシリコンの密度の低く、かつ、ハフニウム(Hf)の含有量のより多いハフニウムシリサイド層を形成することができる。
また、上記実施形態では、アモルファスシリコン層70上に直接Ru層8およびHf層9を形成する例を示したが、本発明はこれに限らず、以下の第3変形例のように、アモルファスシリコン層上にシリコン酸化膜を形成し、そのシリコン酸化膜上に熱処理によってシリコン酸化膜を通過可能な金属層を形成してもよい。以下、この第3変形例を、図23および図24を参照して説明する。図23は、シリコン基板上に、約20nmの厚みを有するシリコン酸化膜、約30nmの厚みを有するアモルファスシリコン層、約0.5nm以下の非常に小さい厚みを有するシリコン酸化膜、約30nmの厚みを有するAl層、約30nmの厚みを有するTi層を積層したサンプルによる、各層での元素数の関係をSIMS(Secondary Ion Mass Spectroscopy)により測定した結果を示す図である。図24は、図23に示すサンプルを約400℃の水素雰囲気中で30分間アニールした後の、各層での元素数の関係をSIMSにより測定した結果を示す図である。なお、縦軸が1秒間あたりに検出された元素の数を示し、横軸が時間(秒)を示している。また、横軸の時間はサンプル表面からの深さに比例し、各層の深さ位置は、グラフの上部に示すとおりである。
図24に示すように、アニール後は、図23に示すアニール前の状態に比べて、アルミニウムを示す曲線のピークが右側に移動していることがわかる。すなわち、図23に示すように、アニール前は、アモルファスシリコン層(a−Si)中にアルミニウム(Al)があまり存在していない。一方、図24に示すように、アニール後は、アルミニウム(Al)がアモルファスシリコン層(a−Si)とAl層との間に形成された非常に小さい厚みを有するシリコン酸化膜(SiO2)を通過して、アモルファスシリコン層(a−Si)まで達していることがわかる。これにより、非常に小さい厚みを有するシリコン酸化膜(SiO2)を通過したアルミニウム(Al)によってアモルファスシリコン層(a−Si)がシリサイド反応することにより、アルミニウム(Al)とシリコンからなるアルミニウムシリサイド層が形成されていると考えられる。この結果、ゲート電極の金属層をAl層により構成するとともに、アモルファスシリコン層とAl層との間にシリコン酸化膜(SiO2)を形成した場合にも、アルミニウム(Al)がシリコン酸化膜(SiO2)を通過してアモルファスシリコン層(a−Si)に達してアルミニウムシリサイド層を形成することができる。また、シリコンに対してエッチング選択比の小さいアルミニウム(Al)によりゲート電極の金属層を形成した場合でも、シリコン酸化膜(SiO2)によってエッチングの際の金属層のエッチング選択比を向上させることができる。また、シリコン酸化膜(SiO2)をエッチングストッパとして用いる場合に、シリコン酸化膜(SiO2)は光が透過可能であるので、エッチング工程においてRu層などがエッチングされることによりシリコン基板が露出されると、その露出されたシリコン基板を構成するシリコンの発光波長(約252nm)を検出することにより、エッチングストップの制御が容易になる。なお、シリコン層上にシリコン酸化膜を介してAl層などのシリコン酸化膜を通過可能な金属を形成する場合にも、上記実施形態と同様、シリコン層を非常に小さい厚み(約2nm)で形成するとともに、Al層を約10nm以上のシリコン層よりも大きな厚みで形成すれば、シリコンよりもアルミニウム(Al)の含有量の多いアルミニウムシリサイドを形成することができると考えられる。また、シリコン酸化膜(SiO2)上に形成する金属は、アルミニウム(Al)に限定されるものではなく、シリコン酸化膜(SiO2)を通過可能な金属(たとえば、ハフニウム(Hf)や白金(Pt))であれば適用可能である。
また、上記実施形態では、LTO層11aおよび11b上に何も形成しない例を示したが、LTO層上にSiNなどからなる保護層を形成してもよい。このように構成すれば、RIE法を用いて、ゲート電極を構成する金属層をエッチングする際に、LTO層にイオンが衝突することにより発生する酸素原子によって、金属層表面が酸化されるのを防止することができる。これにより、金属層の酸化に起因して金属層の表面がエッチングされにくくなるのを防止することができるとともに、ゲート電極の側面のテーパ角が大きくなるのを防止することができる。
また、上記実施形態では、アモルファスシリコン層70を約2nmの厚みを有するように形成する例を示したが、アモルファスシリコン層の厚みは適宜変更可能である。なお、アモルファスシリコン層の厚みは、2nm〜5nmの範囲で設定するのが好ましい。また、アモルファスシリコン層の厚みを変更する場合には、それに伴って、ゲート絶縁膜とゲート電極との界面にシリコンよりも金属の含有量の多い金属シリサイド層を形成可能なようにRu層およびHf層の厚みも適宜変更することが好ましい。
1 シリコン基板(半導体領域)
6 ゲート絶縁膜
5 ソース/ドレイン領域
7 ルテニウムシリサイド層(第1金属シリサイド層)
8 Ru層(第1金属層)
9a、9b Hf層(第2金属層)
10、10a ゲート電極(第1ゲート電極)
11a、11bLTO層(エッチングマスク層)
15 ソース/ドレイン領域
17 ハフニウムシリサイド層(第2金属シリサイド層)
20、20a ゲート電極(第2ゲート電極)
70、70a アモルファスシリコン層(シリコン層)
48 Ru層(第1金属層)
49 Hf層(第2金属層)
51 LTO層(エッチングマスク層)
73、74 反射層
6 ゲート絶縁膜
5 ソース/ドレイン領域
7 ルテニウムシリサイド層(第1金属シリサイド層)
8 Ru層(第1金属層)
9a、9b Hf層(第2金属層)
10、10a ゲート電極(第1ゲート電極)
11a、11bLTO層(エッチングマスク層)
15 ソース/ドレイン領域
17 ハフニウムシリサイド層(第2金属シリサイド層)
20、20a ゲート電極(第2ゲート電極)
70、70a アモルファスシリコン層(シリコン層)
48 Ru層(第1金属層)
49 Hf層(第2金属層)
51 LTO層(エッチングマスク層)
73、74 反射層
Claims (8)
- 半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシリコン層を形成する工程と、
前記シリコン層上に第1ゲート電極の一部を構成する第1金属を含む第1金属層を形成する工程と、
前記シリコン層と前記第1金属層の第1金属とを反応させることにより、前記ゲート絶縁膜と前記第1金属層との界面にシリコンよりも前記第1金属の含有量の多い第1金属シリサイド層を形成する工程とを備えた、半導体装置の製造方法。 - 前記シリコン層の厚みは、前記第1金属を含む第1金属層の厚みよりも小さい、請求項1に記載の半導体装置の製造方法。
- 前記第1金属層を形成した後、エッチングマスク層を形成する工程をさらに備え、
前記第1金属シリサイド層は、前記エッチングマスク層を形成する工程の際の熱により前記シリコン層と前記第1金属層の第1金属とを反応させることにより形成される、請求項1または2に記載の半導体装置の製造方法。 - 前記第1金属層を形成した後、エッチングマスク層を形成する工程と、
前記エッチングマスク層を形成する工程の前に、前記シリコン層上に第2ゲート電極の一部を構成する第2金属を含む第2金属層を形成する工程とをさらに備え、
前記エッチングマスク層を形成する際の熱により、前記第1金属層の第1金属と前記シリコン層とを反応させることにより前記シリコンよりも前記第1金属の含有量の多い第1金属シリサイド層を形成し、かつ、前記第2金属層の第2金属と前記シリコン層とを反応させることによりシリコンよりも前記第2金属の含有量の多い第2金属シリサイド層が形成される、請求項1〜3のいずれか1項に記載の半導体装置の製造方法。 - 前記第1金属層を形成する工程は、前記第1金属層を前記半導体領域の表面と接触させる工程を含み、
前記第1金属層の形成後、前記半導体領域の所定領域に不純物を導入することにより一対のソース/ドレイン領域を形成する工程と、
前記ソース/ドレイン領域に導入した不純物を活性化するための熱処理を施す工程とをさらに備えた、請求項1〜4のいずれか1項に記載の半導体装置の製造方法。 - 前記第1金属層を形成した後、前記シリコン層上に第2ゲート電極の一部を構成する第2金属を含む第2金属層を形成する工程と、
前記第1ゲート電極および前記第2ゲート電極の少なくとも一方の最上層として光を反射する反射層を形成する工程とをさらに備えた、請求項1〜5のいずれか1項に記載の半導体装置の製造方法。 - 前記第1金属層の形成に先立って、前記シリコン層上にシリコン酸化膜を形成する工程をさらに備え、
前記第1金属シリサイド層を形成する工程は、前記第1金属層の第1金属を、熱処理により前記シリコン酸化膜を通過させて前記シリコン層と反応させることにより、前記シリコンよりも前記第1金属の含有量の多い前記第1金属シリサイド層を形成する工程を含む、請求項1〜6のいずれか1項に記載の半導体装置の製造方法。 - 半導体領域と、
前記半導体領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、第1金属を含有する第1金属層を含む第1ゲート電極と、
前記ゲート絶縁膜と前記第1金属層との界面に形成されたシリコンよりも前記第1金属の含有量の多い第1金属シリサイド層とを備えた、半導体装置。
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JP2005158764A JP2006339210A (ja) | 2005-05-31 | 2005-05-31 | 半導体装置の製造方法および半導体装置 |
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JP2009135419A (ja) * | 2007-10-31 | 2009-06-18 | Panasonic Corp | 半導体装置及びその製造方法 |
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-
2005
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