JP4099329B2 - 部品混載実装方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数の種類の部品を回路形成体に混載して実装する部品混載実装方法に関する。
【0002】
【従来の技術】
従来、この種の部品混載実装方法に関しては種々の実装方法が知られている。
【0003】
例えば、回路基板に実装される部品としてチップ部品とベアICチップの2種類の部品を回路基板に混載して実装する部品混載実装方法においては、ベアICチップの接合面及び回路基板の表面におけるベアICチップの実装位置には多数の電極が狭ピッチに形成されているため、ベアICチップの実装面及び回路基板の表面における上記実装位置に、チップ部品を実装するためのクリーム半田の塗布時に発生するクリーム半田のくず等の異物等が付着しやすく、この異物等の付着がベアICチップと回路基板との接合不良等を発生させるという問題点を有している。従って、上記部品混載実装方法においては、このような異物付着防止が考慮されている必要があり、このような考慮が行われている従来の部品混載実装方法について説明する。
【0004】
まず、1つの実装方法としては、回路基板の上面にチップ部品を実装し、回路基板の下面にベアICチップを実装する混載実装方法である。このような混載実装方法においては、2種類の部品夫々の実装エリアを回路基板の上面と下面とに分け、上記クリーム半田の塗布を回路基板の一方の面である上面においてのみ行うことにより、上記クリーム半田の塗布による異物付着を回路基板の下面においては防止することができる。しかしながら、このような混載実装方法においては、回路基板の夫々の面において実装される部品の種類が限定されるため、回路設計において部品の配置が制約されることとなり、回路設計を難しいものにするという問題点がある。
【0005】
このような回路設計の困難さを解消する別の1つの実装方法としては、上記2種類の部品をともに回路基板の上面に実装するが、ベアICチップを接合した後に、クリーム半田の塗布を行って、チップ部品を接合し、その後、ベアICチップ、チップ部品、及び回路基板を加熱して、ベアICチップ及びチップ部品をともに回路基板へ実装するという部品混載実装方法である。この従来の部品混載実装方法の手順について、図9を用いて以下に説明する。
【0006】
図9(A)において、四角形プレート状の回路基板4は、その上面にチップ部品1を実装可能な複数のチップ部品実装位置11と、ベアICチップ2を実装可能なベアICチップ実装位置12とを備えている。各チップ部品実装位置11には、チップ部品1の電極と接合可能な複数の電極4aが形成されており、ベアICチップ実装位置12には、ベアICチップ2の電極と接合可能な複数の電極4bが形成されている。また、プレート状のベアICチップ2は、回路基板4への接合面である下面に備える複数の電極2a上に、接合電極として半田バンプ3が形成されている。まず、ベアICチップ2の各半田バンプ3が回路基板4の各電極4bの上方に位置するように、ベアICチップ2と回路基板4とを位置合せした後、ベアICチップ2の各半田バンプ3を回路基板4の各電極4bに押圧して、ベアICチップ2の各半田バンプ3を回路基板4の各電極4bに接合する。
【0007】
次に、図9(B)に示すように、プレート状のメタルマスク6は、回路基板4の各チップ部品実装位置11における各電極4aに対応して複数の半田供給用開口部6aを備え、各半田供給用開口部6aよりクリーム半田5が供給可能となっているとともに、ベアICチップ実装位置12において、回路基板4に接合されたベアICチップ2の上面及び側面を覆うことが可能な凹状のエンボス部6bを備え、さらに、ベアICチップ2とともに回路基板4の上面全体を覆うことが可能となっている。メタルマスク6の各半田供給用開口部6aから各チップ部品実装位置11における各電極4a上にクリーム半田5が供給可能なように、各半田供給用開口部6aと各電極4aを位置合わせし、メタルマスク6を回路基板4上に設置する。このとき、ベアICチップ2は、メタルマスク6と接触することなく、メタルマスク6のエンボス部6bにより覆われる。
【0008】
その後、スキージ7の先端をメタルマスク6の上面に当て、エンボス部6bを避けて図示左向きに滑らせて移動させることにより、クリーム半田5を各半田供給用開口部6aに充填し、回路基板4の各チップ部品実装位置11における各電極4a上にクリーム半田5を塗布供給して、複数の半田部5aを形成する。その後、回路基板4上のメタルマスク6を回路基板4から取り除く。
【0009】
次に、図9(C)に示すように、回路基板4の各チップ部品実装位置11における各電極4a上に、半田部5aを介在させて、チップ部品1を接合する。その後、各チップ部品1及びベアICチップ2が接合されている回路基板4全体を加熱することにより、各半田部5a及び各半田バンプ3を溶融させ、その後冷却して固化させる。これにより、図9(D)に示すように、回路基板4において、各チップ部品実装位置11におけるチップ部品1との接合、ベアICチップ2実装位置12におけるベアICチップ2との接合が、維持されて実装されることとなる。
【0010】
このような部品混載実装方法においては、回路基板4の各チップ部品実装位置11へのクリーム半田の塗布供給の際に、既に接合されているベアICチップ2は、メタルマスク6のエンボス部6bにより覆われて保護されているため、ベアICチップ2及びベアICチップ実装位置12への異物付着の問題を防止することができる。
【0011】
【発明が解決しようとする課題】
近年、このように回路基板に複数の種類の部品が実装されることにより形成される電子回路組立体が内蔵される製品は、市場等の要望により益々の小型化が望まれている。従って、電子回路組立体自体の小型化も当然に要求されることとなり、回路基板に実装可能な部品の点数の増加、すなわち、部品の実装密度を高めていく必要がある。
【0012】
しかしながら、上記実装方法においては、先に回路基板4に接合されたベアICチップを覆うために、メタルプレート6にエンボス部6bを設ける必要があり、このエンボス部6bの端部付近においては、メタルプレート6が段部を形成しているため、半田供給用開口部6aを設けることができず、また、スキージ7を滑らせて移動させることができない部分でもあるため、図9(B)及び(D)に示すこの部分に該当する回路基板4上のスペースRにおいては、さらに追加してチップ部品1を実装することができるスペースがあるにも拘らずに、実装することができず、回路基板4上における無駄なスペースRとなっているという問題点がある。例えば、スペースRとしてベアICチップの端部より横方向に2mm程度存在する場合があり、このような場合には、スペースRにおいて、0.5mm幅のチップ部品1を4個実装することができる。また、このスペースRは、回路基板4上におけるベアICチップ2の実装位置によっては、その周囲全体に存在し得る場合もあり、このような場合には、スペースRに多数のチップ部品1を実装することができるのにも拘らず、実装することができず、回路基板への部品の実装密度を高めることを妨げる要因となっている。
【0013】
従って、本発明の目的は、上記問題を解決することにあって、複数種類の部品を混載して実装する部品混載実装方法において、回路形成体への上記各部品の実装密度を高めることができ、上記回路形成体の小型化を可能とする部品混載実装方法を提供することにある。
【0014】
【課題を解決するための手段】
上記目的を達成するために、本発明は以下のように構成する。
【0015】
本発明の第1態様によれば、複数の電極を備える第1部品が実装される第1部品実装位置、及び接合電極が形成された複数の電極を備える第2部品が実装される第2部品実装位置の夫々において複数の電極を備える回路形成体に、上記第1部品及び上記第2部品を上記夫々の実装位置に実装して上記第1部品及び上記第2部品の混載実装を行う部品混載実装方法において、
上記回路形成体の上記第2部品実装位置において上記各電極を覆うように保護部材を剥離可能に被着させ、
その後、上記回路形成体の上記第1部品実装位置において上記各電極に接合材を供給した後、上記接合材を介在させて上記各電極に上記第1部品の上記各電極を接合し、
上記第2実装位置において上記保護部材を上記各電極より剥離して、上記各電極に上記第2部品の上記各接合電極を接合し、
上記接合材及び上記各接合電極を加熱して溶融固化させることにより上記夫々の接合を維持して、上記第1部品及び上記第2部品を上記回路形成体に実装することを特徴とする部品混載実装方法を提供する。
【0016】
本発明の第2態様によれば、上記保護部材は、上記第2部品実装位置における上記各電極を覆って保護可能かつ剥離可能に被着可能な材料により構成されるフィルム状の部材である第1態様に記載の部品混載実装方法を提供する。
【0017】
本発明の第3態様によれば、複数の電極を備える第1部品が実装される第1部品実装位置、及び接合電極が形成された複数の電極を備える第2部品が実装される第2部品実装位置の夫々において複数の電極を備える回路形成体に、上記第1部品及び上記第2部品を上記夫々の実装位置に実装して上記第1部品及び上記第2部品の混載実装を行う部品混載実装方法において、
上記回路形成体の上記第2部品実装位置において導電性粒子が分布された絶縁性の樹脂シート若しくは樹脂ペーストを上記各電極を覆うように被着させ、
その後、上記回路形成体の上記第1部品実装位置において上記各電極に接合材を供給した後、上記接合材を介在させて上記各電極に上記第1部品の上記各電極を接合し、
上記第2実装位置において上記各電極に上記第2部品の上記各接合電極を上記導電性粒子を介在させて接合し、
上記接合材及び上記樹脂シート又は上記樹脂ペーストを加熱して、上記接合材を溶融固化させるとともに、上記樹脂シート又は上記樹脂ペーストを熱硬化させて、夫々の接合を維持することにより、上記第1部品及び上記第2部品を上記回路形成体に実装することを特徴とする部品混載実装方法を提供する。
【0018】
本発明の第4態様によれば、上記接合電極は金属材料で形成されたバンプ、又は導電性樹脂で形成されたバンプである第3態様に記載の部品混載実装方法を提供する。
【0019】
本発明の第5態様によれば、複数の電極を備える第1部品が実装される第1部品実装位置、及び接合電極が形成された複数の電極を備える第2部品が実装される第2部品実装位置の夫々において複数の電極を備える回路形成体に、上記第1部品及び上記第2部品を上記夫々の実装位置に実装して上記第1部品及び上記第2部品の混載実装を行う部品混載実装方法において、
上記回路形成体の上記第1部品実装位置において上記各電極に接合材を供給した後、上記接合材を介在させて上記各電極に上記第1部品の上記各電極を接合し、
上記回路形成体の上記第2部品実装位置において上記電極のクリーニング処理を行い、
上記第2実装位置において上記各電極に上記第2部品の上記各接合電極を接合し、
上記接合材及び上記各接合電極を加熱して溶融固化させることにより上記夫々の接合を維持して、上記第1部品及び上記第2部品を上記回路形成体に実装することを特徴とする部品混載実装方法を提供する。
【0020】
本発明の第6態様によれば、上記クリーニング処理は、プラズマによる上記電極表面の洗浄処理である第5態様に記載の部品混載実装方法を提供する。
【0021】
本発明の第7態様によれば、上記接合電極は半田バンプである第1態様、第2態様、第5態様又は第6態様のいずれか1つに記載の部品混載実装方法を提供する。
【0022】
本発明の第8態様によれば、上記第1部品はチップ部品又はリード付部品であり、上記第2部品はベアICチップである第1態様から第7態様のいずれか1つに記載の部品混載実装方法を提供する。
【0023】
本発明の第9態様によれば、上記接合材は半田である第1態様から第8態様のいずれか1つに記載の部品混載実装方法を提供する。
【0024】
本発明の第10態様によれば、1枚の回路形成体上に、半田材料により接合される第1部品と突起電極を有するベアICチップとを混載して実装する部品混載実装方法であって、
上記回路形成体上の上記ベアICチップが実装される電極を覆うように剥離可能な保護部材を被着させた状態で、上記回路形成体上の上記第1部品が実装される電極に半田材料を供給して上記第1部品を実装し、
その後、上記保護部材を上記回路形成体上の上記電極から剥離して上記ベアICチップを実装する部品混載実装方法を提供する。
【0025】
本発明の第11態様によれば、上記第1部品はチップ部品やリード付部品である第10に記載の部品混載実装方法を提供する。
【0026】
【発明の実施の形態】
以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。
【0027】
本発明の第1の実施形態にかかる部品混載実装方法は、回路形成体の一例である回路基板4において、第1部品を第1部品実装位置に、第2部品を第2部品実装位置に実装し、上記第1部品及び上記第2部品の2種類の部品を上記回路基板4へ混載して実装する部品混載実装方法であり、この部品混載実装方法の手順を図1に示す。
【0028】
なお、ここで、回路形成体とは、樹脂基板、紙−フェノール基板、セラミック基板、ガラス・エポキシ(ガラエポ)基板、フィルム基板などの回路基板、単層基板若しくは多層基板などの回路基板、部品、筐体、又は、フレームなど、回路が形成されている対象物を意味する。
【0029】
また、上記第1部品とは、小型に作られた抵抗、直方体のコンデンサ等の単独部品でリードレスで単独で使われるチップ部品、又はQFP、SOP、SOJ等のリード付部品等であり、以降の実施形態においては一例としてチップ部品1とし、上記第2部品とは、パッケージに収容されていない半導体素子や半導体チップ等のベアICチップと呼ばれている部品等であり、以降の実施形態においては一例としてベアICチップ2とする。なお、この場合、回路基板4における上記第1部品実装位置はチップ部品実装位置11と、上記第2部品実装位置はベアICチップ実装位置12となる。
【0030】
上記第1実施形態においては、回路基板4にチップ部品1を接合した後に、ベアICチップを接合して、その後、チップ部品1、ベアICチップ、及び回路基板4を加熱して、チップ部品1及びベアICチップ2をともに回路基板4へ実装するという部品混載実装方法であるが、チップ部品1の接合のためのチップ部品実装位置11への接合材の供給よるベアICチップ2及びベアICチップ実装位置12への異物付着防止対策が施されている。以下、詳細な手順を図1を用いて説明する。なお、以降の説明において、図9に示す従来の部品混載実装方法で用いたチップ部品1、ベアICチップ2、回路基板4、及びこれらに付属する部位(電極、半田バンプ、実装位置等)については、同じ構成のものを用いるため、同じ符号を用いて以下説明を行うものとする。
【0031】
まず、図1(A)に示すように、複数のチップ部品実装位置11とベアICチップ実装位置12を備える回路基板4において、保護部材の一例である保護シール8を、ベアICチップ実装位置12における各電極4bを覆うように、回路基板4に貼付ける。ここで、保護シール8は、各電極4bを覆うことにより各電極4bを保護して、異物の侵入を防止する機能と、各電極4bへ剥離可能に被着可能である機能、及び絶縁性とが備えらているフィルム状の部材により構成されており、例えば、保護シール8の材質としては、ポリイミド等が用いられ、保護シール8の厚さとしては、5〜20μm程度のものが用いられる。ここで、異物とは、例えば、回路基板4における電極へのクリーム半田の供給時に発生する半田くず等のようなものである。また、さらに保護シール8には耐熱性が備えられている場合であってもよい。以降において説明する接合材の供給やチップ部品1の接合の際等において、熱が発生するような場合で、さらに発生した熱が保護シール8に伝わるような場合にあっては、その熱に耐えることができるからである。さらに、保護シール8の上記剥離性及び被着性の機能により、保護シール8は、その下面を回路基板4上へ配置することにより、容易に貼付け可能であるとともに、貼付けられた保護シールの端部を把持して引上げることにより、回路基板4上から容易に剥離可能となっており、また、保護シール8に粘着剤等が用いられているような場合であっても、保護シール8が剥離された後の回路基板4上には、上記粘着剤等が残るようなことはない。
【0032】
また、保護シール8は、回路基板4のベアICチップ実装位置12における各電極4b及び夫々の電極4b間における回路基板4の表面部分に、異物が侵入し付着しないように覆うことができる最小限の大きさを有する形状とされている。例えば、ベアICチップ実装位置12の端部における電極4bの端部から0.5mm外側までを覆うような大きさの場合がある。予め、保護シール8がこの形状に切断されている場合であってもよいし、回路基板4への貼付け作業の直前に、例えば、ロール状に巻かれた保護シートロールより、必要な大きさに切断して用いるような場合であってもよい。
【0033】
次に、図1(B)に示すように、回路基板4のチップ部品実装位置11における各電極4a上への接合材の一例であるクリーム半田5の供給を行う。この図1(B)の状態における回路基板4の断面図を図2に示す。図2にも示すように、回路基板4の上面全体を覆うことが可能な四角形プレート状のメタルマスク9は、複数の半田供給用開口部9aを備え、各半田供給部9aよりクリーム半田5が供給可能となっている。メタルマスク9の各半田供給部9aから各チップ部品実装位置11における各電極4a上にクリーム半田5が供給可能なように、各半田供給用開口部9aと各電極4aとを位置合せし、メタルマスク9を回路基板4の上面に設置する。なお、メタルマスク9における回路基板4のベアICチップ実装位置12に対応する部分には、開口部は設けられていない。
【0034】
その後、スキージ7の先端をメタルマスク9の上面に当てて滑らせて移動させる等により、クリーム半田5を各半田供給用開口部9aに充填し、回路基板4の各チップ部品実装位置11における各電極4a上にクリーム半田5を塗布供給して、複数の半田部5aを形成する。このとき、回路基板4におけるベアICチップ実装位置12は、保護シール8で覆われて保護されているため、メタルマスク9と直接接触することはなく、また、クリーム半田5の塗布供給の際に発生する異物等が付着することもない。その後、回路基板4上のメタルマスク9は上方に移動される。
【0035】
次に、図1(C)に示すように、回路基板4の各チップ部品実装位置11における各電極4a上に、半田部5aを介在させて、チップ部品1を接合する。ここで、この接合とは、チップ部品1等の部品又は回路基板4に外力を加えることにより、上記部品及び回路基板4を破壊することなく、上記部品と回路基板4の接合を解除することが可能な接合を示す。
【0036】
その後、図1(D)において、回路基板4のベアICチップ実装位置12に貼付けられていた保護シール8の1つの端部を把持して上方に引上げることにより、保護シール8を回路基板4の上面より剥離する。このとき、クリーム半田5の塗布供給の際に保護シール8の上面に異物等が付着しているような場合にあっても、保護シール8の剥離により保護シール8とともに異物等が除去されるため、保護シール8が剥離されたあとのベアICチップ実装位置は、異物等の付着もなく、清浄な状態に保たれている。
【0037】
図3はベアICチップ2を回路基板4上に接合した後におけるチップ部品1、ベアICチップ2、及び回路基板4の断面図であるが、図3に示すように、ベアICチップ2の各電極2a上には、突起状の接合電極(突起電極)の一例である半田バンプ3が予め形成されている。図1(E)に示すように、ベアICチップ2の各半田バンプ3が回路基板4のベアICチップ実装位置12における各電極4bの上方へと位置するように、ベアICチップ2と回路基板4とを位置合せした後、ベアICチップ2の各半田バンプ3を各電極4bに押圧して、ベアICチップ2の各半田バンプ3を回路基板4の各電極4bに接合する。これにより、回路基板4においては、図3に示すような状態となる。
【0038】
その後、図1(F)に示すように、各チップ部品1及びベアICチップ2が接合されている回路基板4全体を加熱することにより、各半田部5a及び各半田バンプ3を加熱して、各半田部5a及び各半田バンプ3を溶融させ、その後、冷却して固化させる。これにより、図1(G)に示すように、回路基板4において、各チップ部品実装位置11におけるチップ部品1との接合、ベアICチップ実装位置12におけるベアICチップ2との接合が維持されて、各チップ部品1及びベアICチップ2が回路基板4へ実装される。その後、回路基板4への各チップ部品1及びベアICチップ2の実装状態等の検査が行われる。
【0039】
なお、各半田部5a及び各半田バンプ3を溶融させるための加熱においては、上記のように各チップ部品1及びベアICチップ2が接合されている回路基板4全体を加熱するような場合に代えて、回路基板4の下面より回路基板4を加熱するような場合、各半田部5a及び各半田バンプ3への遠赤外線等の熱線の照射により各半田部5a及び各半田バンプ3を加熱するような場合、又は、各チップ部品1とベアICチップ2への個別的な上記熱線の照射を行うような場合であってもよい。何れの場合においても、各半田部5a及び各半田バンプ3を加熱して溶融させることができるからである。
【0040】
上記第1実施形態によれば、回路基板4のベアチップ実装位置12に保護シール8を貼り付けて、ベアICチップ実装位置8を保護した状態で、チップ部品実装位置11へのクリーム半田5の塗布供給を行うことにより、上記塗布供給の際に発生する異物等をベアチップ実装位置12への付着を防止することができる。
【0041】
また、この保護シール8を用いることにより、回路基板4へのベアICチップ2の接合作業を、上記クリーム半田5の塗布供給の後とすることができ、また、保護シール8自体がフィルム状の材料で構成されていることにより、上記クリーム半田5の塗布供給に用いられるメタルマスク9を平坦なプレート状の形状とすることができる。
【0042】
これにより、従来において必要であったメタルマスクのエンボス部をなくすことができるため、保護シール8の大きさをベアICチップ実装位置12を覆うことができる最小限の大きさとすることで、回路基板4上におけるベアICチップ実装位置12の周囲に無駄なスペースRをなくすことができ、回路基板4への部品の実装密度を高めることができ、部品が実装された回路基板の小型化を可能とする部品混載実装方法を提供することが可能となる。
【0043】
また、保護シール8は、回路基板4へ容易に貼付けることができ、また、容易に剥離することができるため、円滑な部品混載実装方法を提供することが可能となる。
【0044】
なお、本発明は上記実施形態に限定されるものではなく、その他種々の態様で実施できる。例えば、本発明の第2の実施形態にかかる部品混載実装方法は、上記第1実施形態と同様に第1部品の一例としてチップ部品1と、第2部品の一例としてベアICチップ2を回路基板4に混載して実装する部品混載実装方法であるが、上記第1実施形態において用いられるベアICチップ実装位置12を覆うための保護シール8に代えて、導電性粒子が分布された樹脂シート若しくは樹脂ペーストを用いる点において相違している。この部品混載実装方法の手順を示す図4を用いて、以下に説明する。
【0045】
まず、図4(A)に示すように、複数のチップ部品実装位置11とベアICチップ実装位置12とを備える回路基板4において、上記導電性粒子が分布された樹脂シートの一例である異方性導電膜18を、ベアICチップ実装位置12における各電極4bを覆うように、回路基板4に貼付ける。ここで、異方性導電膜18とは、図5に示すように、絶縁性を有する樹脂シート内に多数の導電性粒子18aを分散して混入させたものである。この異方性導電膜18を電極間で挟み込むように圧接した場合に、上記電極間において絶縁性を有する樹脂部分が押し退けられ、上記各電極を導電性粒子18aを介在させて接合することができる。なお、上記導電性粒子が分布された樹脂シートを用いる場合に代えて、導電性粒子が分布された樹脂ペーストを用いる場合であってもよい。
【0046】
次に、図4(B)に示すように、メタルマスク9の各半田供給部9aから各チップ部品実装位置11における各電極4a上にクリーム半田5が供給可能なように、各半田供給用開口部9aと各電極4aとを位置合せし、メタルマスク9を回路基板4の上面に設置する。
【0047】
その後、スキージの先端をメタルマスク9の上面に当てて滑らせて移動させること等により、クリーム半田5を各半田供給用開口部9aに充填し、回路基板4の各チップ部品実装位置11における各電極4a上にクリーム半田5を塗布供給して、複数の半田部5aを形成する。このとき、回路基板4におけるベアICチップ実装位置12は、異方性導電膜18で覆われて保護されているため、メタルマスク9と直接接触することはなく、また、クリーム半田5の塗布供給の際に発生する異物等が付着することもない。その後、回路基板4上のメタルマスク9は上方に移動される。
【0048】
次に、図4(C)に示すように、回路基板4の各チップ部品実装位置11における各電極4a上に、半田部5aを介在させて、チップ部品1を接合する。
【0049】
図5に、ベアICチップ2接合前の回路基板4のベアICチップ実装位置12における部分断面図を示す。図4(D)及び図5に示すように、ベアICチップ2の各電極2a上には、突起状の接合電極の一例であるAuバンプ13が予め形成されている。ベアICチップ2の各Auバンプ13が回路基板4のベアICチップ実装位置12における各電極4bの上方へと位置するように、ベアICチップ2と回路基板4とを位置合せをする。その後、図6のベアICチップ2及び回路基板4の断面図に示すように、ベアICチップ2の各Auバンプ13を異方性導電膜18を介して各電極4bに押圧し、各Auバンプ13により異方性導電膜18内の樹脂部分を押し退けて、ベアICチップ2の各Auバンプ13を回路基板4の各電極4bに、異方性導電膜18内の導電性粒子18aを介在させて接合する。なお、ベアICチップ2の各電極2a上に、Auバンプ13が形成されている場合に代えて、例えば、Cuバンプや半田バンプ等の他の金属材料により形成されている場合、又は、導電性の樹脂により形成されたバンプである場合であってもよい。
【0050】
その後、図4(E)に示すように、各チップ部品1及びベアICチップ2が接合されている回路基板4全体を加熱することにより、各半田部5aを加熱して、各半田部5aを溶融させた後冷却して固化させるとともに、異方性導電膜18を加熱して、熱硬化させる。これにより、図4(F)に示すように、回路基板4において、各チップ部品実装位置11におけるチップ部品1との接合、ベアICチップ実装位置12におけるベアICチップ2との接合が維持されて、各チップ部品1及びベアICチップ2が回路基板4へ実装される。その後、回路基板4への各チップ部品1及びベアICチップ2の実装状態等の検査が行われる。
【0051】
上記第2実施形態によれば、上記第1実施形態における保護シート8に代えて異方性導電膜18を用いて、ベアICチップ実装位置12を保護しているため、上記第1実施形態による効果と同様な効果を得ることができ、回路基板4上におけるベアICチップ実装位置12の周囲に無駄なスペースRを無くすことができ、回路基板4への部品の実装密度を高めることができ、部品が実装された回路基板の小型化を可能とする部品混載実装方法を提供することができる。
【0052】
さらに、加えて、異方性導電膜18を用いてベアICチップ実装位置12を保護しているため、ベアICチップ実装位置12にベアICチップ2を実装する際に、異方性導電膜18を剥離させる必要を無くすことができ、上記第1実施形態における部品混載実装方法よりもさらに作業工程を短縮させることができる部品混載実装方法を提供することができる。
【0053】
また、本発明の第3の実施形態にかかる部品混載実装方法は、上記第1実施形態及び上記第2実施形態と同様に第1部品の一例としてチップ部品1と、第2部品の一例としてベアICチップ2を回路基板4に混載して実装する部品混載実装方法であるが、ベアICチップ実装位置12を保護部材等により覆わずに、ベアICチップ2の接合作業の直前において、ベアICチップ実装位置12にクリーニング処理を施す点において相違している。この部品混載実装方法の手順を示す図7、及びこの部品混載実装方法を行う部品混載実装装置101の斜視図を示す図8を用いて、以下に説明する。
【0054】
まず、図8に示すように、部品混載実装装置101は、複数の作業装置を備えており、図示右側より順に、回路基板4のチップ部品実装位置11において、クリーム半田5の印刷による塗布供給を行う印刷装置31と、クリーム半田5が塗布供給されたチップ部品実装位置11にチップ部品1の接合を行うマウンター32及び33と、回路基板4のベアICチップ実装位置12のクリーニング処理を行うクリーニング装置34と、クリーニング処理が行われたベアICチップ実装位置12にベアICチップ2を接合するIC接合装置35、及びチップ部品1及びベアICチップ2が接合された回路基板4を加熱して、半田をリフローさせることにより、チップ部品1及びベアICチップ2を回路基板4へ実装するリフロー装置36とを備えている。また、部品混載実装装置101が備えるこれら各作業装置は、個々に回路基板4を搬送可能な搬送装置を備えており、さらに、これら各搬送装置は互いに連結されて、部品混載実装装置101として、1つの搬送ラインが形成されている。印刷装置31からリフロー装置36まで、この搬送ラインにより順次回路基板4が各作業装置内に搬送されていくことにより、各作業装置において、各回路基板4に対して所定の作業が施され、チップ部品1及びベアICチップ2の回路基板4への混載実装作業が行われる。
【0055】
次に、このような部品混載実装装置101を用いる部品混載実装方法の手順について説明する。
【0056】
まず、部品混載実装装置101において、複数のチップ部品実装位置11とベアICチップ実装位置12とを備える回路基板4が印刷装置31に供給される。印刷装置31において、図7(A)に示すように、メタルマスク9の各半田供給部9aから各チップ部品実装位置11における各電極4a上にクリーム半田5が供給可能なように、各半田供給用開口部9aと各電極4aとを位置合せし、メタルマスク9を回路基板4の上面に設置する。
【0057】
その後、スキージの先端をメタルマスク9の上面に当てて滑らせて移動させることにより、クリーム半田5を各半田供給用開口部9aに充填し、回路基板4の各チップ部品実装位置11における各電極4a上にクリーム半田5を塗布供給して、複数の半田部5aを形成する。このとき、回路基板4におけるベアICチップ実装位置12は、保護部材等により覆われておらず、保護された状態ではないため、クリーム半田5の塗布供給の際に発生する異物等が付着する場合もある。その後、回路基板4上のメタルマスク9は上方に移動された後、印刷装置31における搬送装置により、次の作業装置であるマウンター32に回路基板4が搬送される。
【0058】
回路基板4が印刷装置31より搬送されてきた後、マウンター32において、図7(B)に示すように、回路基板4の各チップ部品実装位置11における各電極4a上に、半田部5aを介在させて、チップ部品1が接合される。なお、複数の種類のチップ部品1が回路基板4へ接合されるような場合にあっては、マウンター33においても同様な作業が行われ、上記各種類のチップ部品1の回路基板4への接合作業が行われる。その後、マウンター33における搬送装置により、次の作業装置であるクリーニング装置34に回路基板4が搬送される。
【0059】
回路基板4がクリーニング装置34に搬送されてきた後、クリーニング装置34において、図7(C)に示すように、回路基板4におけるベアICチップ実装位置12に対してのクリーニング処理が行われる。このクリーニング処理は、ベアICチップ実装位置12における各電極4b表面をプラズマで洗浄することにより行われ、各電極4b表面に付着した異物等を除去することができる。なお、このプラズマ洗浄によるクリーニング処理は、回路基板4におけるベアICチップ実装位置12に対してのみ施されるため、チップ部品実装位置11における各チップ部品1の接合及び各チップ部品1本体に影響を与えることはない。このクリーニング処理が行われ、ベアICチップ実装位置12に付着した異物等が除去された後、クリーニング装置34における搬送装置により、次の作業装置であるIC接合装置35に回路基板4が搬送される。なお、このクリーニング処理は、ベアICチップ実装位置12における全ての電極4bの表面に対して行われる場合に代えて、ベアICチップ実装位置12におけるクリーニング処理が必要な電極4bの表面に対して行われる場合であってもよい。回路基板4において、ベアICチップ実装位置12が、チップ部品実装位置11に比べて、広い範囲を占めているような場合にあっては、チップ部品実装位置11へのクリーム半田5の供給等によっても、明らかに異物の付着が起こらない電極が部分的にある場合があるからである。
【0060】
回路基板4がIC接合装置35に搬送されてきた後、IC接合装置35において、図7(D)に示すように、ベアICチップ2の各半田バンプ3が回路基板4のベアICチップ実装位置12における各電極4bの上方へと位置するように、ベアICチップ2と回路基板4とが位置合された後、ベアICチップ2の各半田バンプ3が各電極4bに押圧されて、ベアICチップ2の各半田バンプ3が回路基板4の各電極4bに接合される。その後、IC接合装置35における搬送装置により、次の作業装置であるリフロー装置36に回路基板4が搬送される。
【0061】
リフロー装置において、図7(E)に示すように、各チップ部品1及びベアICチップ2が接合されている回路基板4全体が加熱されることにより、各半田部5a及び各半田バンプ3が加熱され、各半田部5a及び各半田バンプ3が溶融され、その後冷却されて固化される。これにより、図7(F)に示すように、回路基板4において、各チップ部品実装位置11におけるチップ部品1との接合、ベアICチップ実装位置12におけるベアICチップ2との接合が維持されて、各チップ部品1及びベアICチップ2が回路基板4へ実装される。
【0062】
上記第3実施形態によれば、上記第1実施形態においてのように保護部材等を用いて、ベアICチップ実装位置12を保護し、ベアICチップ実装位置12に異物等が付着しないようにするのではなく、チップ部品1の接合作業とベアICチップ2の接合作業との間において、プラズマ洗浄によるクリーニング処理の作業を行うことにより、ベアICチップ実装位置12に異物等が付着したような場合であっても、洗浄除去することができる。
【0063】
従って、上記第1実施形態による効果と同様な効果を得ることができ、回路基板4上におけるIC実装位置12の周囲に無駄なスペースRを無くすことができ、回路基板4への部品の実装密度を高めることができ、部品が実装された回路基板の小型化を可能とする部品混載実装方法を提供することができる。
【0064】
さらに、加えて、上記保護部材等を回路基板4へ貼付けるという作業工程と貼り付けた上記保護部材等を回路基板4から剥離するという作業工程とに代えて、クリーニング処理を施す作業工程を行うこととなるため、上記第1実施形態における部品混載実装方法よりもさらに作業工程を短縮させることができる部品混載実装方法を提供することができる。
【0065】
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
【0066】
【発明の効果】
本発明の上記第1態様によれば、回路路形成体の第2部品実装位置に保護部材を被着させて、上記第2部品実装位置を保護した状態で、第1部品実装位置への接合材の供給を行うことにより、上記接合材の供給の際に発生する異物等の上記第2部品実装位置への付着を防止することができる。
【0067】
また、この上記保護部材を用いることにより、上記回路形成体への上記第2部品の接合作業を、上記第1部品実装位置への上記接合材の供給の後とすることができ、上記接合材の供給に用いられるメタルマスクを平坦なプレート状の形状とすることができる。
【0068】
これにより、従来において必要であったメタルマスクのエンボス部をなくすことができるため、上記保護部材の大きさを上記第2部品実装位置を覆うことができる最小限の大きさとすることで、上記回路形成体における上記第2部品実装位置の周囲に無駄なスペースをなくすことができ、回路形成体への部品の実装密度を高めることができ、部品が実装された回路形成体の小型化を可能とする部品混載実装方法を提供することが可能となる。
【0069】
本発明の上記第2態様によれば、上記保護部材は、確実に上記第2部品実装位置における上記各電極を覆って保護することができるとともに、上記回路形成体へ容易に貼付けることができ、容易に剥離することができるため、円滑な部品混載実装方法を提供することが可能となる。
【0070】
本発明の上記第3態様によれば、上記第1態様における上記保護部材に代えて、導電性粒子が分布された絶縁性の樹脂シート若しくは樹脂ペーストを用いて、上記第2部品実装位置を保護することとなるため、上記第1態様による効果と同様な効果を得ることができ、上記回路形成体における上記第2部品実装位置の周囲に無駄なスペースを無くすことができ、回路形成体への部品の実装密度を高めることができ、部品が実装された回路形成体の小型化を可能とする部品混載実装方法を提供することができる。
【0071】
さらに、加えて、上記樹脂シート若しくは樹脂ペーストを用いて上記第2部品実装位置を保護しているため、上記第2部品実装位置に上記第2部品を実装する際に、上記樹脂シート若しくは樹脂ペーストを剥離させる必要を無くすことができ、上記第1態様における部品混載実装方法よりもさらに作業工程を短縮させることができる部品混載実装方法を提供することができる。
【0072】
本発明の上記第4態様によれば、上記第2部品における上記接合電極が、金属材料で形成されたバンプ、又は導電性樹脂で形成されたバンプであっても、上記第3態様における部品混載実装方法を提供することができる。
【0073】
本発明の上記第5態様又は第6態様によれば、上記第1態様においてのように上記保護部材等を用いて、上記第2部品実装位置を保護し、上記第2部品実装位置に異物等が付着しないようにするのではなく、上記第1部品の接合作業と上記第2部品の接合作業との間において、上記第2部品実装位置における上記電極表面のプラズマによるクリーニング処理の作業を行うことにより、上記第2部品実装位置に異物等が付着したような場合であっても、洗浄除去することができる。
【0074】
従って、上記第1態様による効果と同様な効果を得ることができ、上記回路形成体における上記第2部品実装位置の周囲に無駄なスペースを無くすことができ、回路形成体への部品の実装密度を高めることができ、部品が実装された回路形成体の小型化を可能とする部品混載実装方法を提供することができる。
【0075】
さらに、加えて、上記保護部材を上記回路形成体へ被着させるという作業工程と被着させた上記保護部材を上記回路形成体から剥離するという作業工程とに代えて、上記クリーニング処理を施す作業工程を行うこととなるため、上記第1態様における部品混載実装方法よりもさらに作業工程を短縮させることができる部品混載実装方法を提供することができる。
【0076】
本発明の上記第7態様によれば、上記第2部品における上記接合電極が、半田バンプである場合であっても、上記第1態様、第2態様、第5態様又は第6態様のいずれか1つにおける部品混載実装方法を提供することができる。
【0077】
本発明の上記第8態様によれば、上記第1部品がチップ部品又はリード付部品であり、上記第2部品がベアICチップであることにより、上記各態様による効果を得ながら、上記回路形成体に上記チップ部品と上記ベアICチップとを混載して実装することができる部品混載実装方法を提供することができる。
【0078】
本発明の上記第9態様によれば、上記第1部品実装位置の上記各電極上に供給される上記接合材が、半田である場合であっても、上記各態様における部品混載実装方法を提供することができる。
【0079】
本発明の上記第10態様によれば、回路路形成体のベアICチップが実装される電極を覆うように保護部材を被着させて上記電極を保護した状態で、第1部品が実装される電極への半田材料の供給を行うことにより、上記半田材料の供給の際に発生する異物等の上記ベアICチップが実装される上記電極への付着を防止することができる。
【0080】
また、この上記保護部材を用いることにより、上記回路形成体への上記ベアICチップの実装作業を、上記第1部品が実装される上記電極への上記半田材料の供給の後とすることができ、上記半田材料の供給に用いられるメタルマスクを平坦なプレート状の形状とすることができる。
【0081】
これにより、従来において必要であったメタルマスクのエンボス部をなくすことができるため、上記保護部材の大きさを上記ベアICチップが実装される上記電極を覆うことができる最小限の大きさとすることで、上記回路形成体における上記ベアICチップが実装される周囲に無駄なスペースをなくすことができ、回路形成体への部品の実装密度を高めることができ、部品が実装された回路形成体の小型化を可能とする部品混載実装方法を提供することが可能となる。
【0082】
本発明の上記第11態様によれば、上記第1部品がチップ部品又はリード付部品であることにより、上記第10態様による効果を得ながら、上記回路形成体に上記チップ部品又は上記リード付部品と上記ベアICチップとを混載して実装することができる部品混載実装方法を提供することができる。
【図面の簡単な説明】
【図1】 本発明の第1実施形態にかかる部品混載実装方法の手順を示す図である。
【図2】 上記第1実施形態の部品混載実装方法において、クリーム半田が供給されている状態の回路基板の断面図である。
【図3】 上記第1実施形態の部品混載実装方法において、チップ部品及びベアICチップが接合された状態の回路基板の断面図である。
【図4】 本発明の上記第2実施形態にかかる部品混載実装方法の手順を示す図である。
【図5】 上記第2実施形態の部品混載実装方法において、ベアICチップが接合される直前のベアICチップ及び回路基板の断面図である。
【図6】 上記第2実施形態の部品混載実装方法において、ベアICチップが接合された後のベアICチップ及び回路基板の断面図である。
【図7】 本発明の第3実施形態にかかる部品混載実装方法の手順を示す図である。
【図8】 上記第3実施形態の部品混載実装方法を行う部品混載実装装置の斜視図である。
【図9】 従来の部品混載実装方法の手順を示す図である。
【符号の説明】
1…チップ部品、1a…電極、2…ベアICチップ、2a…電極、3…半田バンプ、4…回路基板、4a…電極、4b…電極、5…クリーム半田、5a…半田部、6…メタルプレート、6a…半田供給用開口部、6b…エンボス部、7…スキージ、8…保護シール、9…メタルプレート、9a…半田供給用開口部、11…チップ部品実装位置、12…ベアICチップ実装位置、13…Auバンプ、18…異方性導電膜、18a…導電性粒子、31…印刷装置、32…マウンター、33…マウンター、34…クリーニング装置、35…IC接合装置、36…リフロー装置、101…部品混載実装装置。
Claims (3)
- 複数の電極を備えるチップ部品又はリード付部品である第1部品が実装される第1部品実装位置、及び半田バンプが形成された複数の電極を備えるベアICチップである第2部品が実装される第2部品実装位置の夫々において、複数の電極を備える回路形成体に、上記第1部品及び上記第2部品を上記夫々の実装位置に実装して、上記第1部品及び上記第2部品の混載実装を行う部品混載実装方法において、
上記回路形成体の上記第2部品実装位置において上記各電極を覆うように保護部材を剥離可能に被着させ、
その後、上記回路形成体の上記第1部品実装位置において上記各電極に接合材を供給した後、上記接合材を介在させて上記各電極に上記第1部品の上記各電極を接合し、
上記第2実装位置において上記保護部材を上記各電極より剥離して、上記各電極に上記第2部品の上記各半田バンプを押圧して接合し、
上記接合材及び上記各半田バンプを加熱して溶融固化させることにより上記夫々の接合を維持して、上記第1部品を上記回路形成体に実装するとともに、上記第2部品を上記回路形成体にフリップチップ実装することを特徴とする部品混載実装方法。 - 上記保護部材は、上記第2部品実装位置における上記各電極を覆って保護可能かつ剥離可能に被着可能な材料により構成されるフィルム状の部材である請求項1に記載の部品混載実装方法。
- 上記接合材は、半田である請求項1または2に記載の部品混載実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001384502A JP4099329B2 (ja) | 2001-12-18 | 2001-12-18 | 部品混載実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001384502A JP4099329B2 (ja) | 2001-12-18 | 2001-12-18 | 部品混載実装方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003188521A JP2003188521A (ja) | 2003-07-04 |
JP2003188521A5 JP2003188521A5 (ja) | 2005-07-21 |
JP4099329B2 true JP4099329B2 (ja) | 2008-06-11 |
Family
ID=27594218
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001384502A Expired - Fee Related JP4099329B2 (ja) | 2001-12-18 | 2001-12-18 | 部品混載実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4099329B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008021843A (ja) * | 2006-07-13 | 2008-01-31 | Seiko Epson Corp | 配線基板の製造方法、多層配線基板の製造方法 |
CN107799507B (zh) * | 2016-08-29 | 2020-02-04 | 鸿富锦精密工业(深圳)有限公司 | 背光系统及其制造方法 |
US10651233B2 (en) * | 2018-08-21 | 2020-05-12 | Northrop Grumman Systems Corporation | Method for forming superconducting structures |
CN112018143A (zh) * | 2019-05-28 | 2020-12-01 | 云谷(固安)科技有限公司 | 微发光二极管显示基板、显示面板及其制作方法、显示装置 |
-
2001
- 2001-12-18 JP JP2001384502A patent/JP4099329B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003188521A (ja) | 2003-07-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041206 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041206 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080219 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080317 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
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