本発明の第1の実施の形態によるスイッチング電源装置について図1乃至図3を参照しながら説明する。
図1に、本発明によるスイッチング電源装置を含むハイブリッド電気自動車の電源システム1を示す。電源システム1は、高圧バッテリ2と、低圧バッテリ3と、インバータ4と、DC−DCコンバータ5とを有する。また、電源システム1には、モータMと、補機類Kとがそれぞれ接続されている。高圧バッテリ2は、ニッケル水素やリチウムイオンバッテリからなる直流電源であり、例えば数百Vの電圧を出力する。低圧バッテリ3は、例えば鉛バッテリなどの既存の車載用バッテリであり、DC−DCコンバータ5を介して高圧バッテリ2に接続されている。低圧バッテリ3は、DC−DCコンバータ5から出力される電力で充電されるとともに、保存している電力を補機類Kに供給する。
モータMは、インバータ4を介して高圧バッテリ2に接続されるとともに、エンジンEや駆動輪Wに接続されている。モータMは、高圧バッテリ2から電力を受けとり駆動輪Wを回転させる。逆に、モータMは、インバータ4を介して高圧バッテリ2を充電する時は発電機として動作する。補機類Kは、車載用オーディオ、ライト、エンジンコントロール装置等からなり、低圧バッテリ3から給電されて動作する既存の車載用機器である。
DC−DCコンバータ5の詳細を、図2を参照して説明する。図2に示すように、DC−DCコンバータ5は、インバータ回路10と、変圧器20と、整流回路30と、平滑回路40と、コントローラ50と、変圧器60と、異常検出回路80とからなる。
インバータ回路10は、DC−DCコンバータ5に入力される直流電力を交流に変換して出力するものであり、高圧バッテリ2の高電位側に接続される高電位入力端子T1と、基準電位Gに接続される低電位端子T2との間に接続される。高電位入力端子T1と低電位端子T2との間に、アームA1とアームA2とがそれぞれ接続されている。そして、アームA1には、対をなす2つのMOS−FET Q11,Q12が直列に接続されている。アームA2にも、対をなす2つのMOS−FET Q21,Q22が直列に接続されている。
アームA1に対してスイッチドライバ70が設けられ、スイッチドライバ70は、ゲートパルスを出力してMOS−FET Q11,Q12のオン・オフを行う。
スイッチドライバ70は、ハイサイドドライバDHと、ローサイドドライバDLと、放電回路72とを有し、補助電源90から給電されるとともに、コントローラ50からの制御パルスに応じてMOS−FET Q11,Q12のオン・オフを行う。ハイサイドドライバDHは、アームA1の高電位側に位置するMOS−FET Q11のゲート端子とソース端子との間に接続されている。ハイサイドドライバDHは、ダイオードd3及び入力端子T3を介して補助電源90と接続されている。ダイオードd3は、アノードが入力端子T3に接続され、カソードがハイサイドドライバDHに接続されている。また、ハイサイドドライバDHには、コンデンサCHが並列に接続されている。すなわち、コンデンサCHは、ハイサイドドライバDHの入力ラインLHとMOS−FET Q11のソース端子との間に接続されている。
一方、ローサイドドライバDLは、低電位側に位置するMOS−FET Q12のゲート端子とソース端子との間に接続されている。また、ローサイドドライバDLは、入力端子T3を介して補助電源90と直接接続されている。また、ローサイドドライバDHには、コンデンサCLが並列に接続されている。すなわち、コンデンサCLは、ローサイドドライバDLの入力ラインLLとMOS−FET Q12のソース端子との間に接続されている。アームA2のMOS−FET Q21,Q22にも、スイッチドライバ70と同一のスイッチドライバ70’が接続されている。なお、コンデンサCLの容量は、コンデンサCHの容量よりも大きく設定されている。
放電回路72は、コンデンサCHやコンデンサCLを放電させる放電路を形成するものであり、異常検出回路80からの入力に応答して、ダイオードd3とハイサイドドライバDHとの間のラインLH上のノードUと、MOS−FET Q11,Q12の間のノードMとを直接接続する放電路L0を形成する。
補助電源90は、出力電圧レベルがVsubの直流電源であり、スイッチング素子Q0を介してスイッチドライバ70に給電する。なお、スイッチング素子Q0は、通常はオンになっているが、異常検出回路80からの出力に応答してオフに切り替わる。
変圧器20は、スイッチングされた入力電圧を変圧して出力するものであり、1次巻線N01と2次巻線N02とからなる。1次巻線N01は、MOS−FET Q11,Q12との間のノードMと、MOS−FET Q121,Q22との間のノードNとの間に接続されている。2次巻線N02は、2つの補助巻線が同一方向に連続して巻回されるように直列に接続されて構成されている。
整流回路30は、変圧器20の出力側に設けられて、入力された交流を2つのダイオードd1,d2により整流して出力する全波整流回路である。平滑回路40は、整流回路30の出力側に設けられて、コイルL0とコンデンサC0とが直列に接続されている。平滑回路40は、入力電圧の変動を平滑にして出力する。そして、コイルL0とコンデンサC0とを接続するノードOと、基準電位Gとの間に、DC−DCコンバータ5の出力が現れ、ノードOと基準電位Gとの間に低圧バッテリ3や補機類Kが接続される。
コントローラ50は、平滑回路40の出力側から給電され、インバータ回路10の各MOS−FET Q11,Q12,Q21,Q22のオン・オフを制御する制御パルスを生成する。コントローラ50は、制御パルスのデューティを変更したり、パルス生成のタイミングを変更することにより、インバータ回路10に対してPWM制御や位相制御を行う。また、コントローラ50とインバータ回路10との間には、変圧器60が挿入されている。変圧器60によって、コントローラ50が発した制御パルスは、スイッチドライバ70に伝達される。
変圧器60は、コントローラ50に接続される1次巻線N11と、スイッチドライバ70に接続される2次巻線N21,N22とからなり、コントローラ50が発したパルス電圧を、スイッチドライバ70に伝達する。1次巻線N11は、単一の巻線からなり、コントローラ50が出力する制御パルスが印加される。2次巻線N21,N22は、互いに電気的に絶縁されるとともに、互いに逆極性となるようにコア61に巻回されている。
異常検出回路80は、高電位端子T1と低電位端子T2との間に接続され、DC−DCコンバータ5への入力電圧Vinをモニタしている。異常検出回路80は、コンパレータ82と、基準電源Vrefとからなる。コンパレータ82は、非反転入力端子が高電位端子T1に接続されるとともに、反転入力端子が基準電源Vrefを介して低電位端子T2に接続され、出力端子が放電回路72と補助電源90との両方に接続されている。基準電源Vrefの出力は、DC−DCコンバータ5の入力電圧の許容限界値に対応した値に設定されている。以上のように、DC−DCコンバータ5は構成されている。
次に、DC−DCコンバータ5の動作を説明する。補機類Kが電力を必要としたり、低圧バッテリ3を充電する時、DC−DCコンバータ5は、高圧バッテリ2から電力を受け取って、低圧バッテリ3や補機類Kに向けて出力する。インバータ回路10は、コントローラ50からの制御パルスの入力に応じて、(1)インバータ回路10のMOS−FET Q11,Q22がオンになり、且つMOS−FET Q12,Q21がオフになる期間A、(2)MOS−FET Q12,Q21がオンになり、且つMOS−FET Q11,Q22がオフになる期間Bを交互に繰り返すスイッチング動作を行う。
以下に、アームA1にて直列に接続されているMOS−FET Q11,Q12のスイッチング動作を中心に、図3を参照しながら説明する。DC−DCコンバータ5へは、通常高圧バッテリ2から電圧Vinの直流電力が入力される(図3(a)参照)。高圧バッテリ2から直流電圧Vinの入力が開始されると、異常検出回路80は、常時、入力電圧Vinと基準電圧Vrefの値とを比較して、入力電圧Vinが所定の範囲内にあるかどうかを監視している。なお、基準電圧Vrefの出力は、1つのMOS−FETの耐圧よりも小さく設定されている。この時、入力電圧VinがVref以下であれば、コンパレータ82の出力はLOWとなり、異常検出回路80は、信号を出力しない(図3(b)参照)。異常検出回路80からの出力がLOWに維持されている間、放電回路72は機能しない。
時刻t1にて、コントローラ50からの制御パルスによって、MOS−FET Q11、Q22のゲート端子にゲートパルスが印加されてMOS−FET Q11、Q22がオンになり、且つMOS−FET Q12、Q21へのゲートパルスの印加がないので、MOS−FET Q12、Q21はオフになる(期間A)。従って、電流I1が、端子T1,ノードM、変圧器20,ノードNの順に流れる。このとき、高電位側に位置するMOS−FET Q11は、ハイサイドドライバDHからのゲートパルスの印加によりオン状態にあるので、オン抵抗が無視できるほどに小さいとすると、MOS−FET Q11のドレイン・ソース電圧Vdsは、ほぼゼロになる(図3(c)参照)。また、この時、ノードMの電位は、ほぼ入力電圧Vinと等しくなるので、ローサイドドライバDLからのゲートパルスの印加のないMOS−FET Q12は、ドレイン・ソース電圧Vdsがほぼ入力電圧Vinと等しくなる(図3(c)参照)。
次の時刻t2にて、コントローラ50からの制御パルスによって、MOS−FET Q12、Q21に向けてゲートパルスが印加されてMOS−FET Q12、Q21がオンになり、且つMOS−FET Q11、Q22へのゲートパルスの印加がないので、MOS−FET Q11、Q22はオフになる(期間B)。従って、電流I2が、端子T1,ノードN、変圧器20,ノードMの順に流れる。このとき、高電位側に位置するMOS−FET Q11は、ハイサイドドライバDHからのゲートパルスの印加がなくオフ状態にあり、一方、MOS−FET Q12は、ローサイドドライバDLからのゲートパルスの印加によりオン状態にあるので、ノードMの電位は、ほぼゼロになる。従って、MOS−FET Q11のドレイン・ソース間電圧Vdsは、入力電圧Vinとほぼ等しくなり(図3(c)参照)、MOS−FET Q12のドレイン・ソース間電圧Vdsは、ほぼゼロになる(図3(d)参照)。
上記の何れの期間A、Bにおいても、各ドライバDH,DLは、補助電源90から常時給電されているので、コンデンサCH、CLは、ほぼ100%の状態に充電されている。よって、コンデンサCH、CLの両端に現れる電圧VHC,VLCは、それぞれ図3(e)及び(f)に示すようにほぼ一定値VHC、VLCになる。この時、コンデンサCH、CLは、それぞれデカップリングコンデンサとして機能している。
このように、高圧バッテリ2からの入力電圧VinがVref以下である間は、コントローラ50からの制御パルスによって、インバータ回路10は、期間A,Bからなる周期Sのスイッチング動作を繰り返して出力電力を調整する。インバータ回路10から出力された交流電力は、変圧器20にて変圧され、次に整流回路30によって整流され、さらに平滑回路40にて高周波成分が除去されて、DC−DCコンバータ5から低圧バッテリ3や補機類Kに向けて出力される。
次に、入力電圧Vinに異常が発生した時のDC−DCコンバータ5の動作について説明する。例えば、時刻t10にて入力電圧Vinが上昇し始め、時刻t11に入力電圧Vinが電位Vrefを超えると、コンパレータ82の出力は、LOWからHIGHに切り替わり、異常検出回路80は、放電回路72と補助電源90との両方に向けて出力する。補助電源90は、異常検出回路80からの出力に応答して、スイッチング素子Q0をオフに切り替え、ハイサイドドライバDH及びローサイドドライバDLへの給電を停止する(図3(g)参照)。
一方、放電回路72は、異常検出回路80からの出力に応答して、ノードUとノードVとを直接接続する放電路L0を形成する。時刻t11以降に形成された放電路L0により、時刻t11からt12までのMOS−FET Q11がオフとなり、且つMOS−FET Q12がオンとなる期間Bにおいて、コンデンサCHに蓄積された電荷は、コンデンサCHから順にノードU,放電路L0,オン状態のMOS−FET Q 12 の経路で放電される。従って、コンデンサCHの両端に現れる電圧VHCは低下し、コンデンサCHに残る電荷は急速に減少していく。
同時に、コンデンサCLに蓄積された電荷は、コンデンサCLから順に端子T3,ダイオードd3,ノードU,放電路L0、ノードV,オン状態のMOS−FET Q12を通過して放電される。従って、コンデンサCLの両端に現れる電圧VLCも低下する。
次に、時刻t12からt13までの期間Aにおいては、MOS−FET Q11がオンになり、且つMOS−FET Q12がオフになっているので、各コンデンサCH、CLの放電路が開放となる。従って、何れのコンデンサCH、CLも内部に蓄積された電荷を放電させることができないので、コンデンサCH、CLの両端の電圧VHC、VLCは不変となる。
このように、時刻t11以降、補助電源90からのスイッチドライバ70への給電が停止されているので、MOS−FET Q12がオンになる期間Bになるたびに、各コンデンサCH、CLに蓄積された電荷は徐々に放電され、各コンデンサCH、CLの両端の電圧VHC、VLCは低下していく。そして、時刻t20に、高電位側に位置するコンデンサCHの電圧VHCが、MOS−FET Q11をオン状態に切り替えるゲート・ソース閾値電圧Vth-high以下になると、このときの電圧VHCでは、もはやハイサイドドライバDHは、MOS−FET Q11をオンにするゲートパルスを生成することができなくなる。従って、MOS−FET Q11は、オフ状態になってこの状態を維持する(図3(c)参照)。
一方、コンデンサCLの容量は、コンデンサCHの容量よりも大きいので、コンデンサCLには、コンデンサCHよりも多くの電荷が残留している。このため、コンデンサCHの放電が終了しても、コンデンサCLの放電は継続していることが多い。そこで、時刻t20以降の時刻t21にて、低電位側に位置するコンデンサCLの電圧VLCが、MOS−FET Q12をオン状態に切り替えるゲート・ソース閾値電圧Vth-low以下になると、このときの電圧VLCでは、もはやローサイドドライバDLは、MOS−FET Q12をオンにするゲートパルスを生成することができなくなる。従って、MOS−FET Q12は、オフ状態になってこの状態を維持する(図3(d)参照)。このようにして、コンデンサCH、CLに充電された電荷を積極的に放電させることによって、ハイサイドドライバDH及びローサイドドライバDLから対応するMOS−FET Q11,Q12へのゲートパルスの生成を短時間で停止させることができる。従って、MOS−FET Q11,Q12を確実にオフ状態に移行させてこの状態を維持できるので、インバータ回路10は電力の出力を停止する。よって、DC−DCコンバータ5の動作は停止する。
上記構成によれば、DC−DCコンバータ5は、入力電圧Vinの異常を変圧器20の1次側で検出し、入力電圧Vinの異常に応答してハイサイドドライバDH及びローサイドドライバDLへの電圧供給を停止することによって、インバータ回路10のMOS−FET Q11,Q12をオフ状態に移行させてこの状態を維持している。これによって、インバータ回路10は、電力の出力を短時間のうちに停止するので、DC−DCコンバータ5は動作を停止する。このように、入力電圧Vinの異常の検出とその対処とが、共に変圧器20の1次側で行われるので、入力電圧Vinの異常を高速で検出すると共に、検出を正確に行うことができる。また、通常変圧器20の1次側で生じる入力電圧Vinの異常を、変圧器20の2次側で間接的に検出する必要が無くなる。従って、変圧器20での1次側と2次側との間での信号伝達のために用いられてきたフォトカプラを使用せずに済む。また、DC−DCコンバータ5は、入力電圧Vinの異常を迅速且つ正確に検出するので、かかる異常に対して短時間のうちに対処でき、MOS−FET Q11,Q12を過電圧の印加による破壊から保護できる。
また、入力電圧Vinが許容範囲Vrefを超える異常が生じた場合、まず、ハイサイドドライバDH及びローサイドドライバDLへの補助電源90からの給電を停止すると共に、低電位側に位置するMOS−FET Q12がオンになる時に、高電位側のコンデンサCHに充電された電荷をMOS−FET Q12のドレイン・ソース間を通して放電させ、さらに、低電位側のコンデンサCLに充電された電荷を放電させることによって、MOS−FET Q11,12の駆動用電力を急速に装置外に除去している。これによって、高電位側及び低電位側にあるMOS−FET Q11,12の何れも短時間のうちにオフに移行させることができ、またこの状態が確実に維持される。このとき、高電位側のコンデンサCHの容量は、低電位側のコンデンサCLの容量よりも小さいので、高電位側のコンデンサCHに充電された電荷を、低電位側でオン状態になっているMOS−FET Q12を介して高速で放電させることができ、特に高電位側のMOS−FET Q11を迅速且つ確実にオフ状態に移行させてその状態を維持できる。
このように、入力電圧Vinの異常の発生からDC−DCコンバータ5の停止までが短時間で行われるため、耐圧の低いMOS−FETを使用でき、信頼性が高いながらも安価なDC−DCコンバータ5を作成できる。
さらに、入力電圧Vinの異常の検出に対して、コントローラ50を停止させるのではなく、MOS−FET Q11,Q12を駆動するハイサイドドライバDH及びローサイドドライバDLを停止させてゲートパルスの生成を停止させることによって、MOS−FET Q11,Q12をオフ状態に移行させてこの状態を維持している。従って、入力電圧Vinが正常値に復帰した場合に、再び補助電源90をスイッチドライバ70に接続して、MOS−FET Q11,Q12のスイッチング動作を自動的に再開させることも可能である。
次に、基準電圧源Vrefの値をMOS−FETの耐圧よりも小さく設定する理由を簡単に説明する。図3(c)、(d)を参照すると、各MOS−FET Q11,Q12のドレイン・ソース間には、オフ状態の時に入力電圧Vinが印加される。従って、入力電圧Vinが各MOS−FET Q11,Q12の耐圧を超えてしまうと、MOS−FETが破壊される可能性がある。従って、MOS−FETを保護するためには、基準電圧源Vrefの値を、MOS−FETの耐圧よりも小さく設定するのが好ましい。
本発明の第2の実施の形態によるスイッチング電源装置について図4及び図5を参照しながら説明する。図4に、第2の実施の形態のDC−DCコンバータ5Aを示す。DC−DCコンバータ5Aは、インバータ回路10と、変圧器20と、整流回路30と、平滑回路40と、コントローラ50と、変圧器60と、異常検出回路80とからなる。上記の構成要素は、図2のDC−DCコンバータ5において同一符号が付された構成要素と同一であるので、詳細な説明は省略する。
図3のDC−DCコンバータ5Aにおいて、スイッチドライバ70Aは、図2に示すスイッチドライバ70とほぼ同一の構成を取っている。従って、以下に異なる構成について説明し、同一の構成要素には同一の参照符号を付して詳細な説明を省略する。
第1の実施の形態では、放電回路72は1つであったが、本実施の形態においては、ドライバDH、DL毎に放電回路72A,72Bを有する。放電回路72Aは、異常検出回路80からの入力に応答して、ダイオードd3とハイサイドドライバDHとの間のラインLH上のノードUと、ノードMとを接続する放電路LDHを形成する。さらに、放電回路72Aと、並列に放電検出回路74が接続されている。放電検出回路74は、コンデンサCHの電圧をモニタし、コンデンサCHの電圧が所定値以下になった時、信号を放電回路72Bに向けて出力する。
本実施の形態では、ローサイドドライバDLは、ダイオードd4及び端子T3を介して補助電源90に接続されている。ダイオードd4は、アノードが補助電源90に接続され、カソードがローサイドドライバDLに接続されている。放電回路72Bは、放電検出回路74の信号出力に反応して、ダイオードd4とローサイドドライバDLとを接続するラインLC上のノードWと、基準電位Gとを直接接続する放電路LDLを形成する。
次に、DC−DCコンバータ5Aの動作について説明する。入力電圧Vinが、基準電圧Vref以下であれば、DC−DCコンバータ5Aの動作は、図2に示すDC−DCコンバータ5と同じである。従って、入力電圧Vinが正常範囲にある時のDC−DCコンバータ5Aの動作については詳細な説明を省略する。
次に、入力電圧Vinに異常が発生した時のDC−DCコンバータ5Aの動作を、図5を参照しながら説明する。例えば、時刻t10にて入力電圧Vinが上昇し始め、時刻t11にて入力電圧Vinが電位Vrefを超えると、コンパレータ82の出力は、LOWからHIGHに切り替わり、異常検出回路80は、放電回路72Aと補助電源90との両方に向けて信号を出力する。補助電源90は、異常検出回路80からの信号出力に応答して、スイッチング素子Q0をオフに切り替え、スイッチドライバ70への給電を停止する(図5(h)参照)。
同時に、放電回路72Aは、異常検出回路80からの信号出力に応答して、ノードUとノードMとを直接接続する放電路LDHを形成する。時刻t11以降に形成された放電路LDHにより、MOS−FET Q11がオフとなり、且つMOS−FET Q12がオンとなる期間Bにおいて、コンデンサCHに蓄積された電荷は、コンデンサCHから順にノードU,放電路LDH、オン状態のMOS−FET Q 12 の経路で放電される。従って、コンデンサCHの両端に現れる電圧VHCは低下するので、コンデンサCHは、電源の機能を急速に失っていく。
次の時刻t12からt13までの期間Aにおいては、MOS−FET Q11がオンになり、且つMOS−FET Q12がオフになっているので、放電路が開放となり、コンデンサCHに蓄積された電荷は、放電しない。このように、時刻t11以降、補助電源90からスイッチドライバ70への給電は停止されているので、期間Bの間は、コンデンサCHに蓄積された電荷は徐々に放電され、コンデンサCHの両端に現れる電圧VHCは低下していく。そして、時刻t20に、コンデンサCHの電圧VHCが、MOS−FET Q11をオン状態に切り替えるゲート・ソース閾値電圧Vth-high以下になると(図5(e)参照)、このときの電圧VHCでは、ハイサイドドライバDHは、もはやMOS−FET Q11をオンにするゲートパルスを出力することができなくなる。従って、MOS−FET Q11は、オフ状態になってこの状態を維持する(図5(c)参照)。
同時に、時刻t20にて、放電検出回路74は、コンデンサCHの電圧VHCのゲート・ソース閾値電圧Vth-high以下への低下を検出し、この検出によって、コンデンサCHに残留する電荷の放電が実質的に終了したと判断し、信号を低電位側に位置する放電回路72Bに向けて信号を出力する(図5(g)参照)。放電回路72Bは、放電検出回路74の信号出力に応答して、ノードWと基準電位Gとを直接に接続して放電路LDLを形成する。従って、コンデンサCLに残留する電荷は、ノードW及び放電路LDLを経由して放電される。従って、コンデンサCLの電圧VLCは、低下していく。そして、時刻t25にて、コンデンサCLの電圧VLCが、MOS−FET Q12をオン状態に切り替えるゲート・ソース閾値電圧Vth-Low以下になると(図5(f)参照)、このときの電圧VLCでは、ローサイドドライバDLは、もはやMOS−FET Q12をオンにするゲートパルスを生成することができなくなる。従って、MOS−FET Q12は、オフ状態になってこの状態を維持する(図5(d)参照)。このように、補助電源90の停止後にコンデンサCH、CLに残留する電荷を積極的に放電させることによって、ハイサイドドライバDH及びローサイドドライバDLへの電圧の供給を短時間のうちに完全に停止させ、ハイサイドドライバDH及びローサイドドライバDLによるゲートパルスの生成を短時間で停止させることができる。従って、MOS−FET Q11,Q12を確実にオフ状態に移行させてこの状態を維持できるので、インバータ回路10は電力の出力を停止する。よって、DC−DCコンバータ5の動作は停止する。
上記構成によれば、DC−DCコンバータ5Aは、入力電圧Vinの異常を変圧器20の1次側で検出し、入力電圧Vinの異常に応答して変圧器20の1次側で直接インバータ回路10のMOS−FET Q11,Q12をオフ状態に移行させてこの状態を維持している。これによって、インバータ回路10は、電力の出力を短時間のうちに停止するので、DC−DCコンバータ5は動作を停止する。このように、入力電圧Vinの異常の検出とその対処とが、共に変圧器20の1次側で行われるので、入力電圧Vinの異常を高速で検出すると共に、検出を正確に行うことができる。また、通常変圧器20の1次側で生じる入力電圧Vinの異常を、変圧器20の2次側で間接的に検出する必要が無くなる。従って、変圧器20での1次側と2次側との間での信号伝達のために用いられてきたフォトカプラを使用せずに済む。また、DC−DCコンバータ5は、入力電圧Vinの異常を迅速且つ正確に検出するので、かかる異常に対して短時間のうちに対処でき、MOS−FET Q11,Q12を過電圧の印加による破壊から保護できる。
さらに、入力電圧Vinが許容範囲Vrefを超える異常が生じた場合、まず、ハイサイドドライバDH及びローサイドドライバDLへの補助電源90からの給電を停止すると共に、高電位側に位置するコンデンサCHに充電された電荷を、オン状態のMOS−FET Q12を利用して放電路LDHに放電させることによって、MOS−FET Q11の駆動用電力を急速に装置の外部に分散させている。これによって、フローティングになっている高電位側のコンデンサCHを短時間で容易に放電させることができる。従って、ハイサイドドライバDHは、ゲートパルスを生成することができなくなるので、高電位側にあるMOS−FET Q11を短時間のうちにオフ状態に移行させてこの状態を確実に維持できる。
MOS−FET Q11のソース端子、すなわちノードMの電位は、図5(d)に示す低電位側のMOS−FET Q12のドレイン・ソース間電圧Vdsの変動から分かるように、インバータ回路10のスイッチング動作に応じて、フローティング状態になる。これに応じて、放電路LDHの電位も上下動するので、高電位側のコンデンサCHを急速に放電させることは、常時基準電位Gと一端が接続されている低電位側のコンデンサCLの放電と比較すると容易ではない。従って、補助電源90からの給電停止直後の短時間の間に、低電位側のMOS−FET Q12が周期的にオン状態になることを利用して、コンデンサCHから放電回路72Aを経由して放電路を形成することによって、高電位側のコンデンサCHを積極的に放電させることが可能である。従って、特に高電位側にあるMOS−FET Q11を迅速且つ確実にオフ状態に移行させてこの状態を維持することができる。
このように、入力電圧Vinの異常の発生からDC−DCコンバータ5Aの停止までが短時間で行われるため、耐圧の低いMOS−FETを使用でき、信頼性が高いながらも安価なDC−DCコンバータ5Aを作成できる。
さらに、入力電圧Vinの異常の検出に対して、コントローラ50からの制御パルスの生成を止めるのではなく、MOS−FET Q11,Q12を駆動するハイサイドドライバDH及びローサイドドライバDLを停止させることによって、MOS−FET Q11,Q12をオフ状態に移行させてこの状態を維持している。従って、入力電圧Vinが正常値に復帰した場合に、再び補助電源90をスイッチドライバ70に接続して、MOS−FET Q11,Q12のスイッチング動作を自動的に再開させることも可能である。
上記の第2の実施の形態では、放電検出手段74が、高電位側のコンデンサCHの電圧VHCがゲート・ソース閾値電圧Vth-high以下になったことを検出した後で、低電位側のコンデンサCLの放電を開始させる構成となっていた。上記のように、高電位側のコンデンサCHの放電開始を、低電位側のコンデンサCLの放電開始よりも先に行う他の構成としては、(1)両コンデンサの放電開始に所定の時間差を与える構成と、(2)入力電圧Vinの異常の程度に応じて、順次コンデンサの放電を開始させる構成とがある。図6に、(1)及び(2)の構成を含むDC−DCコンバータ5Aを示す。図6に示すDC−DCコンバータ5Aは、放電検出回路74を持たず、異常検出回路80が、最初に放電回路74Aに信号を出力することによって高電位側のコンデンサCHの放電を開始させ、しばらくして放電回路74Bに信号を出力することによって低電位側のコンデンサCLの放電を開始させることを可能にしている。このように、異常検出回路80から各放電回路72A,72Bに発する信号出力に時間差を与えることによって、高電位側のコンデンサCHの放電開始と、低電位側のコンデンサCLの放電開始とに時間差を与えることが可能である。高電位側のコンデンサCHの放電と、と低電位側のコンデンサCLの放電とに時間差を与えうる異常検出回路80の構成を次に説明する。
図7に、上記動作が可能な異常検出回路80の構成の一例を示す。図7の異常検出回路80は、コンパレータ82と、基準電源Vrefと、遅延回路84とからなる。コンパレータ82は、非反転入力端子が高電位端子T1に接続されるとともに、反転入力端子が基準電源Vrefを介して低電位端子T2に接続され、出力端子が、遅延回路84と図6に示す放電回路72Aとの両方に接続されている。コンパレータ82と基準電源Vrefとは、図2及び図4に同一の参照符号が付されている構成要素と同一であるので、その詳細な説明は省略する。遅延回路84は、コンパレータ82の出力信号を所定時間遅延させた後、この出力信号を放電回路72Bに向けて送る。
図7に示す異常検出回路80では、DC−DCコンバータ5Aに基準電圧Vrefを超える電圧Vinが入力した場合、コンパレータ82は、出力がLOWからHIGHに切り替わり、HIGHの出力信号は、放電回路72Aと遅延回路84との両方に送られる。放電回路72Aは、コンパレータ82のHIGHの出力信号に応答して、高電位側のコンデンサCHの放電を開始させる。一方、遅延回路84は、コンパレータ82の出力信号が入力されてから所定時間の経過後、同出力信号を放電回路72Bに向けて発する。この遅延回路84からの出力信号に応答して、放電回路72Bは、低電位側のコンデンサCLの放電を開始させる。図7に示す異常検出回路80の構成によって、最初に高電位側のコンデンサCHの放電を開始させ、所定時間の経過後、低電位側のコンデンサCLの放電を開始させることができる。
また、図8に示すような構成でも、最初に高電位側のコンデンサCHの放電を開始させ、次に低電位側のコンデンサCLの放電を開始させることができる。図8の異常検出回路80は、2つのコンパレータ82−1,82−2と、2つの基準電源Vref1、Vref2とからなる。コンパレータ82−1は、非反転入力端子が高電位入力端子T1に接続され、反転入力端子が基準電源Vref1を介して低電位端子T2に接続され、出力端子は、高電位側の放電回路72Aに接続されている。一方、コンパレータ82−2は、非反転入力端子が高電位入力端子T1に接続され、反転入力端子が基準電源Vref2を介して低電位端子T2に接続され、出力端子は、低電位側の放電回路72Bに接続されている。さらに、基準電源Vref1の値は、基準電源Vref2の値よりも小さく設定されている。
図8に示す異常検出回路80では、DC−DCコンバータ5Aに基準電圧Vref1を超える入力電圧Vinが入力した場合、最初に、コンパレータ82−1の出力がLOWからHIGHに切り替わり、コンパレータ82−1のHIGHの出力信号は、放電回路72Aに送られる。放電回路72Aは、コンパレータ82−1のHIGHの出力信号に応答して、高電位側のコンデンサCHの放電を開始する。さらに、入力電圧Vinが基準電圧Vref2を超えて増加した場合、コンパレータ82−2は、出力がLOWからHIGHに切り替わり、コンパレータ82−2のHIGHの出力信号は、放電回路72Bに送られる。放電回路72Bは、コンパレータ82−2のHIGHの出力信号に応答して、低電位側のコンデンサCLの放電を開始させる。従って、図8に示す異常検出回路80の構成によって、最初に高電位側のコンデンサCHの放電を開始させ、次に、低電位側のコンデンサCLの放電を開始させることができる。
このように、図7及び図8に示す異常検出回路80を使用すれば、補助電源90からの給電停止直後の短時間の間に低電位側のMOS−FET Q12が周期的にオン状態になることを利用して、低電位側のMOS−FET Q12がオフとなる時にフローティングとなる高電位側のコンデンサCHを最初に放電させることが可能である。従って、特に高電位側にあるMOS−FET Q11を迅速且つ確実にオフ状態に移行させてこの状態を維持することができる。さらに、高電位側のコンデンサCHの放電開始に続いて、低電位側のコンデンサCLの放電を開始させるので、低電位側にあるMOS−FET Q12も迅速且つ確実にオフ状態に移行させてこの状態を維持することができる。従って、高電位及び低電位にある両MOS−FET Q11,Q12がオフに移行してこの状態を維持するので、インバータ回路10は、電力の出力を停止し、DC−DCコンバータ5Aの動作を停止できる。
上記のように、本発明の各実施の形態においては、入力電圧Vinの異常が生じた場合に、ハイサイドドライバDH及びローサイドドライバDLの各々への給電を停止したり、またはハイサイドドライバDHやローサイドドライバDLへ供給される電圧の値を低下させるとともに、ハイサイドドライバDH及びローサイドドライバDLの各々に並列に接続されたコンデンサの電荷を強制的に放電させてハイサイドドライバDH及びローサイドドライバDLによるゲートパルスの生成を短時間で停止させている。従って、短時間のうちに確実にMOS−FET Q11,Q12をオフ状態に移行させてその状態を維持し、DC−DCコンバータの動作を迅速且つ確実に停止させることができる。
なお、上記の実施の形態では、フルブリッジタイプのインバータ回路10を用いて説明したが、本発明のスイッチング電源装置は、フルブリッジタイプの他に、ハーフブリッジタイプやチョッパタイプなどの、直流電源の高電位端子と低電位端子との間に、2つのスイッチング素子が直列に接続されたスイッチング回路を含む適宜のスイッチング電源装置に適用可能である。
本発明によるスイッチング電源装置は、上述した実施の形態に限定されず、特許請求の範囲に記載した範囲で種々の変形や改良が可能である。