JP4016919B2 - 固体撮像装置及びその駆動方法 - Google Patents

Description

本発明は、高画質特性及び低消費電力特性を有する固体撮像装置及びその駆動方法に関する。

携帯電話などに搭載される固体撮像装置として、ＣＣＤ（電荷結合素子）型のイメージセンサと、ＣＭＯＳ型のイメージセンサと、がある。ＣＣＤ型のイメージセンサは画質に優れ、ＣＭＯＳ型のイメージセンサは消費電力が少なく、プロセスコストが低い。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置が提案されている。閾値電圧変調方式のＭＯＳ型固体撮像装置については、例えば、特許文献１に開示されている。

特許文献１の固体撮像装置は、単位画素をマトリクス状に配列し、初期化、蓄積、読み出しの３つの状態を繰り返すことで、画像出力を得ている。また、特許文献１の固体撮像装置は、各単位画素が、フォトダイオードと、変調トランジスタと、オーバーフロードレインゲートと、を有している。変調トランジスタのゲートはリング状に形成されている。

フォトダイオードへ入射した光によって発生した電荷（光発生電荷）は、リングゲートの下方に設けられたＰ型ウェルの領域に転送されて、この領域に形成されたキャリアポケットに蓄積される。キャリアポケットに蓄積された光発生電荷によって変調トランジスタの閾値電圧が変化する。これにより、変調トランジスタのソース領域に接続された端子から入射光に対応した信号（画素信号）が得られるようになっている。
特開２００２−１３４７２９号公報

上述した従来の固体撮像装置においては、蓄積期間にフォトダイオードに入射した光に応じた画像信号を、読み出し期間に出力する。フォトダイオードによって発生した光発生電荷をキャリアポケットに蓄積することで、入射光に応じた画像信号を得るのである。そして、初期化時において、キャリアポケットに蓄積されている光発生電荷を排出するようになっている。

例えば、特許文献１の装置では、選択された行（選択行）についてキャリアポケットの光発生電荷の読み出しを行い、非選択行については光発生電荷をキャリアポケットに蓄積したままにしておく。蓄積、読み出し又は初期化期間を選択行と非選択行とで別々に設定するようになっている。

特許文献１の装置では、各部のポテンシャル勾配によって、これらの蓄積期間、読み出し期間及び初期化期間の光発生電荷の流れを制御している。

しかしながら、層厚の設計及び不純物プロファイル等の設計は複雑であり、理想的なポテンシャル勾配を得ることは極めて困難である。このため、実際には、非選択行においてもキャリアポケットに蓄積されている光発生電荷が流出するキャリア漏れが生じてしまうことがある。

この場合において、全ての単位画素について同様にキャリア漏れが生じていれば、画素のばらつきという観点からは特には問題はないが、キャリア漏れが生じる行と生じない行とが存在する場合には、これらの行毎にダイナミックレンジ及び飽和出力が変化し、画質が劣化してしまうという問題があった。

本発明はかかる問題点に鑑みてなされたものであって、全画素のキャリア漏れを一様にすることによって、ダイナミックレンジ及び飽和出力を均一化し画質を向上させることができる固体撮像装置及びその駆動方法を提供することを目的とする。

本発明に係る固体撮像装置は、入射した光に応じた光発生電荷を発生させる光電変換素子、前記光発生電荷を蓄積する蓄積ウェル、前記蓄積ウェルから転送された前記光発生電荷を保持する変調用ウェルを有し、前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタ、及び、前記変調用ウェルに接続された残留電荷排出経路の電位障壁を制御するものであって、前記変調用ウェル内の残留電荷を前記残留電荷排出経路を介して排出させる残留電荷排出制御素子を夫々有するセルがマトリクス状に配置されて構成された画素領域と、前記変調トランジスタ及び残留電荷排出制御素子を駆動して、前記変調用ウェルに蓄積された前記光発生電荷に基づくシグナル変調出力及びノイズ成分に基づくノイズ変調出力を得る変調期間において、読み出しを行うセルと読み出しを行わないセルに対して相互に異なる制御を行う読み出し手段と、前記変調トランジスタ及び残留電荷排出制御素子を駆動して、前記変調用ウェルに残留する残留電荷を排出させるクリア期間に、クリアを行うセルとクリアを行わないセルに対して相互に異なる制御を行うクリア手段と、前記クリア手段を制御して、前記画素領域からの最初のラインの読み出し前に、前記クリア期間に前記クリア手段によるクリアを行わないセルに対するクリアを全セルに対して行うダミークリア手段とを具備したことを特徴とする。

このような構成によれば、光電変換素子によって発生した光発生電荷は蓄積ウェルに蓄積される。蓄積ウェルに蓄積された光発生電荷は、変調用ウェルに転送される。変調用ウェルに保持された光発生電荷によって変調トランジスタのチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号が変調トランジスタから出力される。残留電荷排出制御素子は、変調用ウェルに接続された残留電荷排出経路の電位障壁を制御して、変調用ウェル内の残留電荷を残留電荷排出経路を介して排出させる。この場合において、クリア手段は、変調用ウェルに残留する残留電荷の排出期間に、クリアを行うセルとクリアを行わないセルに対して相互に異なる制御を行う。クリアを行わないセルに対する制御によって、変調用ウェル内の光発生電荷のキャリア漏れが生じる。ダミークリア手段は、クリア手段を制御して、画素領域からの最初のラインの読み出し前に、クリアを行わないセルに対する制御を全セルに対して行う。これにより、画素領域の最初のラインの読み出し前に、全セルの変調用ウェルからキャリア漏れが生じることになり、キャリア漏れが生じないセルと生じるセルとが発生することを防止して、ダイナミックレンジ及び飽和出力を画素領域全体で均一にして、画質を向上させることができる。

また、前記ダミークリア手段は、前記クリア手段によるクリアを行わないセルに対するクリア及び前記変調手段による読み出しを行わないセルに対するクリアを全セルに対して実行させることを特徴とする。

このような構成によれば、ダミークリア手段は、読み出し手段及びクリア手段による画素信号の読み出し時における読み出し又はクリアを行わないセルに対する制御と同一の制御を、全セルに対して行う。これにより、ダミークリア手段の制御によるキャリア漏れと、クリア手段によるキャリア漏れとの影響が等しくなり、ダイナミックレンジ及び飽和出力を画素領域全体で一層均一にすることができる。

また、前記蓄積ウェルと変調用ウェルとの間の転送経路の電位障壁を変化させて前記光発生電荷の転送を制御する転送制御素子を更に具備し、前記ダミークリア手段は、前記転送制御素子による前記光発生電荷の転送後に、前記クリア手段によるクリアを行わないセルに対するクリアを少なくとも有効画素の全セルに対して行うことを特徴とする。

このような構成によれば、光発生電荷の転送後に必ずダミークリア手段の制御によるキャリア漏れを生じさせることができ、駆動シーケンスの如何に拘わらず、確実に全画素においてキャリア漏れの影響を均一化して、画質を向上させることができる。

また、前記画素領域から読み出しを行う最初のラインは、間引き処理時に読み出されるラインであることを特徴とする。

このような構成によれば、画素領域の読み出しの前にオプティカルブラック領域の読み出しが行われない間引き処理時においても、キャリア漏れによる影響を画素領域全体で均一化することができる。

本発明に係る固体撮像装置の駆動方法は、入射した光に応じて光電変換素子が発生した光発生電荷を蓄積する蓄積ウェルと、前記光発生電荷を保持することで変調トランジスタのチャネルの閾値電圧を制御する変調用ウェルと、前記変調用ウェルに接続された残留電荷排出経路の電位障壁を制御する残留電荷排出制御素子と、前記変調トランジスタ及び残留電荷排出制御素子を駆動して、前記変調用ウェルに蓄積された前記光発生電荷に基づくシグナル変調出力及びノイズ成分に基づくノイズ変調出力を得る変調期間において、読み出しを行うセルと読み出しを行わないセルに対して相互に異なる制御を行う読み出し手段と、前記変調トランジスタ及び残留電荷排出制御素子を駆動して、前記変調用ウェルに残留する残留電荷を排出させるクリア期間に、クリアを行うセルとクリアを行わないセルに対して相互に異なる制御を行うクリア手段とを具備した固体撮像装置の駆動方法であって、 前記画素領域からの最初のラインの読み出し前に、前記クリア手段が、前記クリア期間に前記クリア手段によるクリアを行わないセルに対するクリアを全セルに対して行うダミークリア手順と、前記読み出し手段によるシグナル変調、前記クリア手段によるクリア及び前記読み出し手段によるノイズ変調を含む読み出し手順とを具備したことを特徴とする。

このような構成によれば、画素領域からの最初のラインの読み出し前に、先ず、クリア手段によるクリアを行わないセルに対する制御が全セルに対して行われる。これにより、画素領域の最初のラインの読み出し前に、全セルの変調用ウェルからキャリア漏れが生じる。次に、読み出し手段によるシグナル変調、クリア手段によるクリア及び読み出し手段によるノイズ変調を含む読み出し手順が行われる。読み出し手順によって読み出しを行わないセルについてキャリア漏れが生じる前に、全セルの変調用ウェルからキャリア漏れが生じており、画素領域全体で、ダイナミックレンジ及び飽和出力を均一にして、画質を向上させることができる。

前記ダミークリア手順は、前記画素領域からの最初のラインの読み出し前に、前記クリア手段によるクリアを行わないセルに対するクリア及び前記変調手段による読み出しを行わないセルに対するクリアを全セルに対して実行させることを特徴とする。

このような構成によれば、ダミークリア手順は、画素信号の読み出し時における読み出し又はクリアを行わないセルに対する制御と同一の制御を、全セルに対して行う。これにより、ダミークリア手順によって全画素に一様なキャリア漏れが生じる。これにより、ダイナミックレンジ及び飽和出力を画素領域全体で一層均一にすることができる。

前記固体撮像装置は、前記蓄積ウェルと変調用ウェルとの間の転送経路の電位障壁を制御する転送制御素子を更に具備し、前記ダミークリア手順は、前記転送制御素子による前記光発生電荷の転送後に、前記クリア手段によるクリアを行わないセルに対するクリアを全セルに対して行うことを特徴とする。

このような構成によれば、光発生電荷の転送後に必ずダミークリア手順の制御によるキャリア漏れを生じさせることができ、駆動シーケンスの如何に拘わらず、確実に全画素においてキャリア漏れの影響を均一化して、画質を向上させることができる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。図１乃至図１２は本発明の第１の実施の形態に係り、図１は本実施の形態に係る固体撮像装置の平面形状を示す平面図、図２は図１の１セルの平面形状を示す平面図、図３は図２のＡ−Ａ’線で切断して断面を示す断面図である。図４は素子の全体構造を示すブロック図であり、図５はセンサセルの等価回路図である。図６は本実施の形態における各駆動期間の概略を説明するためのタイミングチャートである。図７は各駆動期間毎のポテンシャルの関係を示す説明図であり、図８は駆動シーケンス中の各期間における駆動電圧の変化を示す説明図である。図９及び図１０は駆動シーケンスを示すタイミングチャートである。図１１及び図１２はダミークリア期間の他の制御を示す説明図である。

本実施の形態の固体撮像装置は、光電変換素子と、蓄積ウェルと、変調用ウェルと、変調トランジスタと、を含む。光電変換素子は、本実施の形態の場合、フォトダイオードである。蓄積ウェルは、光電変換素子形成領域に設けられ、光電変換素子によって発生した電荷（以下、光発生電荷という）を蓄積する。変調用ウェルは、変調トランジスタ形成領域に設けられ、蓄積ウェルから転送された光発生電荷を保持する。変調トランジスタは、変調用ウェルに保持された光発生電荷により閾値が変調され、それに基づく画素信号を出力する。

また、本実施の形態の固体撮像装置は、光発生電荷転送経路と、転送制御素子と、を含む。光発生電荷転送経路は、蓄積ウェルと変調用ウェルとの間に設けられる。光発生電荷は、光発生電荷転送経路を通って、蓄積ウェルから変調用ウェルに転送される。転送制御素子は、光発生電荷転送経路の電位障壁を制御し、光発生電荷を蓄積ウェルから変調用ウェルへと移動させる。転送制御素子は、本実施の形態の場合、転送トランジスタである。重要なことは、蓄積ウェルと変調用ウェルとは転送制御素子によってポテンシャル上分離独立されていることである。これにより、蓄積期間と読み出し期間（以下、ブランキング期間ともいう）とを同一期間内に設定することができ、その結果、フレームレートの高速化が図れる。

また、本実施の形態の固体撮像装置は、残留電荷排出経路と、残留電荷排出用のコンタクト領域と、残留電荷排出制御素子と、を含む。残留電荷排出経路は、変調用ウェルと残留電荷排出用のコンタクト領域との間であって、かつ、基板表面に沿ってほぼ水平に設けられる。残留電荷排出経路は、残留電荷排出用のコンタクト領域を介して、基板上に設けられた配線層に電気的に接続されている。変調用ウェルに残留した電荷（以下、残留電荷という）は、残留電荷排出経路を通って、変調用ウェルから残留電荷排出用のコンタクト領域に転送される。残留電荷排出用のコンタクト領域は、残留電荷排出経路の内に形成される。残留電荷排出制御素子は、残留電荷排出経路の電位障壁を制御し、残留電荷を変調用ウェルから配線層へと排出させる。残留電荷排出制御素子は、本実施の形態の場合、クリアトランジスタである。重要なことは、残留電荷が変調用ウェルから、直接、基板垂直下方に排出されないことである。すなわち、残留電荷は基板表面に沿ってほぼ水平に、すなわち基板ラテラル方向に移動させられ、その後、基板上に形成された配線層へと排出される。これにより、変調トランジスタ形成領域においてポテンシャルの設計の自由度を向上することができる。

この場合において、本実施の形態は、残留電荷を排出する期間を適宜設定することによって、全ての画素において、キャリア漏れを一様にして、画質を向上させるものである。

＜センサセルの構造＞
本実施の形態における固体撮像装置は、後述するように、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発生させた光発生電荷を蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで１画面の画像信号が得られる。

先ず、図１乃至図３を参照して各センサセルの構造について説明する。図１は水平３画素×垂直３画素のセンサセルを示し、図２は１つのセンサセルを示している。なお、１つのセンサセルは図２の破線にて示す範囲である。なお、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。また、図３は図２のＡ−Ａ’線で切断したセルの断面構造を示している。

図１及び図２の平面図に示すように、単位画素であるセンサセル３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。単位画素はほぼ長方形状を有し、その各辺は、センサセルアレイの列又は行方向に対して斜めに傾斜している。

光電変換素子形成領域であるフォトダイオードＰＤ形成領域（図３のＰＤ）においては、基板１の表面に開口領域２が形成され、基板１表面の比較的浅い位置には開口領域２よりも広い領域のＰ型のウェルである蓄積ウェル４が形成されている。この蓄積ウェル４に所定の距離だけ離間して、変調トランジスタＴＭ形成領域（図３のＦＰＷ）にＰ型のウェルである変調用ウェル５が形成されている。

変調用ウェル５上には、基板１表面にリング状のゲート（リングゲート）６が形成されており、リングゲート６の中央の開口部分の基板１表面近傍領域には、高濃度Ｎ型領域であるソース領域７が形成されている。リングゲート６の周囲にはＮ型のドレイン領域８が形成されている。ドレイン領域８の所定位置には、基板１表面近傍にＮ⁺層のドレインコンタクト領域９が形成される。

変調用ウェル５は変調トランジスタＴＭのチャネルの閾値電圧を制御するものである。変調用ウェル５内には、リングゲート６の下方にＰ型の高濃度領域であるキャリアポケット１０（図３）が形成されている。変調トランジスタＴＭは、変調用ウェル５、リングゲート６、ソース領域７及びドレイン領域８によって構成されて、変調用ウェル５（キャリアポケット１０）に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。

フォトダイオードＰＤの開口領域２下方の基板１上に形成された後述するＮ型ウェル２１とＰ型の蓄積ウェル４との境界領域には空乏領域（図示せず）が形成され、この空乏領域において、開口領域２を介して入射した光による光発生電荷が生じる。本実施の形態においては発生した光発生電荷は蓄積ウェル４に蓄積されるようになっている。

蓄積ウェル４に蓄積された電荷は、変調用ウェル５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調用ウェル５に転送された電荷の量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。

蓄積ウェル４近傍の基板１表面には、蓄積ウェル４に蓄積されている光発生電荷のうち蓄積ウェル４からオーバーフローする電荷を含み画像信号に寄与しない不要な電荷（以下、不要電荷という）を排出するためのコンタクト領域（以下、ＯＤコンタクト領域という）１１が高濃度Ｐ型拡散層によって形成されている。このＯＤコンタクト領域１１と蓄積ウェル４領域との間の基板１表面上には、ＯＤコンタクト領域１１と蓄積ウェル４領域との間にオーバーフローした電荷を含む不要電荷の経路（以下、不要電荷排出経路という）ＲＬを形成するためのラテラルオーバーフロードレイン（以下、ＬＯＤという）トランジスタＴＬのＬＯＤゲート１２が形成されている。なお、ＬＯＤゲート１２は平面的には一端が蓄積ウェル４の領域上に掛かっている。

不要電荷排出制御素子としてのＬＯＤトランジスタＴＬを設けることにより、ＯＤコンタクト領域１１と蓄積ウェル４との間の電位障壁を制御して、不要電荷をＬＯＤトランジスタＴＬを介してＯＤコンタクト領域１１から基板上の配線を介して排出することができる。

本実施の形態においては、蓄積ウェル４と変調用ウェル５との間には、転送制御素子としての転送トランジスタＴＴが形成されている。転送トランジスタＴＴの転送ゲート１３は、蓄積ウェル４と変調用ウェル５との間の経路（以下、単に転送経路という）ＲＴの基板１表面上に形成される。転送トランジスタＴＴによって、転送経路ＲＴの電位障壁を制御して、蓄積ウェル４から変調用ウェル５への電荷の転送を制御することができるようになっている。

また、本実施の形態においては、変調用ウェル５近傍の基板表面には、高濃度Ｐ型拡散層による排出用のコンタクト領域（以下、排出コンタクト領域という）１５が形成されている。この排出コンタクト領域１５と変調用ウェル５領域との間の基板１表面上には、排出コンタクト領域１５と変調用ウェル５領域との間の経路（以下、残留電荷排出経路という）ＲＣの電位障壁を制御するためのクリアトランジスタＴＣのクリアゲート１４が形成されている。なお、クリアゲート１４は平面的には一端が変調用ウェル５の領域上に掛かっている。

なお、ＬＯＤトランジスタＴＬは、本実施の形態の特徴である残留電荷の排出には影響を与えず、この意味では、ＬＯＤトランジスタＴＬは、省略可能である。

＜センサセルの断面＞
更に、図３を参照して、センサセル３の断面構造を詳細に説明する。なお、図３中、Ｎ，Ｐの添え字の−，＋はその数によって不純物濃度のより薄い部分（添え字−−−）からより濃い部分（添え字＋＋＋）の状態を示している。

図３は１単位画素（セル）とこのセルに隣接する画素のフォトダイオードＰＤ形成領域（ＰＤ）とを示している。１セルは、フォトダイオードＰＤ形成領域（ＰＤ）と変調トランジスタＴＭ形成領域（ＦＰＷ）とを有する。セル内及び隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間にアイソレーション領域（ＩＳＯ）が設けられている。

基板１の比較的深い位置には、Ｐ型基板１ａの全域にＮ^-のＮ型ウェル２１が形成されている。このＮ型ウェル２１上にＮ^-層による素子分離用のアイソレーション領域２２が形成されている。Ｎ型ウェル２１上には、アイソレーション領域２２を除く素子全体にＰ^--層２３が形成されている。

フォトダイオードＰＤ形成領域におけるＰ^--層２３が蓄積ウェル４として機能する。変調トランジスタＴＭ形成領域におけるＰ^--層２３は変調用ウェル５として機能し、この変調用ウェル５内には、Ｐ^-拡散によるキャリアポケット１０が形成されている。

セル内のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間のアイソレーション領域２２には、基板表面側において、転送トランジスタＴＴが形成される。転送トランジスタＴＴは、基板表面にチャネルを構成するＰ^---拡散層２４が形成され、基板表面にゲート絶縁膜２５を介して転送ゲート１３が形成されて構成される。このＰ^---拡散層２４は蓄積ウェル４と変調用ウェル５とに接続されて転送経路ＲＴを構成し、転送ゲート１３の印加電圧に応じてこの転送経路ＲＴの電位障壁が制御される。

変調トランジスタＴＭ形成領域においては、基板表面にゲート絶縁膜２６を介してリングゲート６が形成され、リングゲート６下の基板表面にはチャネルを構成するＮ^--拡散層２７が形成される。リングゲート６の中央の基板表面にはＮ⁺⁺拡散層が形成されてソース領域７を構成する。また、リングゲート６の周囲の基板表面にはＮ⁺拡散層が形成されてドレイン領域８を構成する。チャネルを構成するＮ^--拡散層２７はソース領域７とドレイン領域８とに接続される。

隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間のアイソレーション領域２２には、基板表面側において、排出コンタクト領域１５及びＯＤコンタクト領域１１が形成されている。本実施の形態においては、これらの排出コンタクト領域１５とＯＤコンタクト領域１１とを兼用しているが、別体で構成してもよい。排出及びＯＤコンタクト領域１５，１１は、基板表面にＰ⁺⁺拡散層を形成することで得られる。

そして、変調トランジスタＴＭ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面側において、クリアトランジスタＴＣが形成されている。クリアトランジスタＴＣは、変調トランジスタＴＭ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面に、チャネルを構成するＰ^---拡散層２８が形成され、基板表面にゲート絶縁膜２９を介してクリアゲート１４が形成されて構成される。このＰ^---拡散層２８は変調用ウェル５と排出及びＯＤコンタクト領域１５，１１とに接続されて残留電荷排出経路ＲＣを構成し、クリアゲート１４の印加電圧に応じてこの残留電荷排出経路ＲＣの電位障壁が制御される。

フォトダイオードＰＤ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面側において、ＬＯＤトランジスタＴＬが形成されている。ＬＯＤトランジスタＴＬは、フォトダイオードＰＤ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面に、チャネルを構成するＰ^---拡散層３０が形成され、基板表面にゲート絶縁膜３１を介してＬＯＤゲート１２が形成されて構成される。このＰ^---拡散層３０は蓄積ウェル４と排出及びＯＤコンタクト領域１５，１１とに接続されて不要電荷排出経路ＲＬを構成し、ＬＯＤゲート１２の印加電圧に応じてこの不要電荷排出経路ＲＬの電位障壁が制御される。

なお、フォトダイオードＰＤ形成領域の基板表面側にはピニング層としてのＮ⁺拡散層３２が形成されている。

基板表面には層間絶縁膜４１を介して下層配線層４５が形成され、下層配線層４５上には層間絶縁膜４２を介して上層配線層４６が形成される。更に、上層配線層４６上には層間絶縁膜４３を介して遮光層４７が形成され、遮光層４７上にはパシベーション膜４４が形成される。クリアゲート１４、ＬＯＤゲート１２、転送ゲート１３、排出及びＯＤコンタクト領域１５，１１並びにソース領域７は、層間絶縁膜４１に開孔したコンタクトホール５１によって下層配線層４５の各配線５２に電気的に接続される。なお、下層及び上層配線層４５，４６の各配線５２，５３は例えばアルミニウム等の金属材料で形成される。

更に、下層配線層４５の各配線５２と上層配線層４６の各配線５３とは、層間絶縁膜４２に形成したコンタクトホール５４を介して電気的に接続されている。また、層間絶縁膜４３には遮光層４７に形成された遮光膜５６と上層配線層４６の１配線とを接続するためのコンタクトホール５５が開孔されており、排出及びＯＤコンタクト領域１５，１１は、下層及び上層配線層４５，４６を介して遮光膜５６に接続されるようになっている。

本実施の形態においては、転送トランジスタＴＴ、クリアトランジスタＴＣ及びＬＯＤトランジスタＴＬを独立して制御して、転送経路ＲＴ、残留電荷排出経路ＲＣ及び不要電荷排出経路ＲＬの電位障壁を制御するようになっている。正孔のポテンシャルを基準にこれらの経路ＲＴ，ＲＣ，ＲＬのポテンシャルの高低を説明すると、蓄積期間においては、転送経路ＲＴ、残留電荷排出経路ＲＣ及び不要電荷排出経路ＲＬのポテンシャルを光発生電荷（ホールの場合）の蓄積が可能なように、充分に高いポテンシャルに設定すると共に、残留電荷排出経路ＲＣ及び不要電荷排出経路ＲＬのポテンシャルを転送経路ＲＴのポテンシャルよりも低く設定するようになっている。なお、以後、通常の電子を基準にしたポテンシャルの高低の説明ではなく、ポテンシャルの高低については正孔のポテンシャルを基準にして説明する、
＜装置全体の回路構成＞
次に、図４を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。

固体撮像装置６１は図１乃至図３のセンサセル３を含むセンサセルアレイ６２とセンサセルアレイ６２中の各センサセル３を駆動する回路６４〜７０とを有している。センサセルアレイ６２は、セル３をマトリクス状に配置して構成されている。センサセルアレイ６２は、例えば、６４０×４８０のセル３と、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサセルアレイ６２は例えば７１２×５００のセル３で構成される。

＜センサセルの等価回路＞
図５は図４中の各センサセルの具体的な回路構成を示している。図５（Ａ）はセンサセルの等価回路を示し、図５（Ｂ）はセンサセルと各信号線との接続を示している。

各センサセル３は、光電変換を行うフォトダイオードＰＤと、光信号を検出して読み出すための変調トランジスタＴＭ並びに光発生電荷の転送を制御する転送トランジスタＴＴとを含む。フォトダイオードＰＤは入射光に応じた電荷（光発生電荷）を生じさせ、生じた電荷を蓄積ウェル４（図５では接続点ＰＤＷに相当）内に蓄積する。転送トランジスタＴＴは、蓄積期間において蓄積ウェル４に蓄積された光発生電荷を、転送期間において変調トランジスタＴＭの閾値変調用の変調用ウェル５（図５では接続点ＴＭＷに相当）内のキャリアポケット１０に転送させて保持させる。

変調トランジスタＴＭは、キャリアポケット１０に光発生電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット１０内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、変調トランジスタＴＭのソース電圧は、キャリアポケット１０内の電荷に応じたもの、即ち、フォトダイオードＰＤの入射光の明るさに対応したものとなる。

変調用ウェル５と端子との間には残留電荷排出制御素子であるクリアトランジスタＴＣが配置されている。クリアトランジスタＴＣは変調用ウェル５と端子との間の電位障壁を制御して、画素信号の読み出し終了後にセル３の変調用ウェル５に残留した電荷を端子に排出させる。一方、蓄積ウェル４と端子との間には不要電荷排出制御素子としてのＬＯＤトランジスタＴＬが配置されている。ＬＯＤトランジスタＴＬは蓄積ウェル４と端子との間の電位障壁を制御して、蓄積ウェル４内の不要電荷を端子に排出させる。

このように各セル３は、変調トランジスタＴＭのリングゲート６、ソース及びドレイン、転送トランジスタＴＴの転送ゲート１３、クリアトランジスタＴＣのクリアゲート１４並びにＬＯＤトランジスタＴＬのＬＯＤゲート１２に駆動信号が印加されることで、蓄積、転送、読み出し及び排出等の動作を呈する。セル３の各部には図４に示すように、垂直駆動走査回路６４〜６６、ドレイン駆動回路６７及び転送駆動回路６８から信号が供給されるようになっている。これらの垂直駆動走査回路６４〜６６、ドレイン駆動回路６７及び転送駆動回路６８によって、読み出し手段、クリア手段及びダミークリア手段が構成される。

図５（Ｂ）はマトリクス状に配列されたセル３のうちの１つのセルについて、各走査回路６４〜６６、各駆動回路６７，６８及び信号出力回路６９との接続を示している。他のセルの接続状態も同様である。各セル３は、センサセルアレイ６２に水平方向に配列された複数のソース線と垂直方向に配列された複数のゲート線との交点に対応して設けられている。水平方向に配列された各ラインの各セル３は、変調トランジスタＴＭのリングゲート６が共通のゲート線に接続され、垂直方向に配列された各列の各セル３は、変調トランジスタＴＭのソースが共通のソース線に接続される。

複数のゲート線の１つにオン信号を供給することで、オン信号が供給されたゲート線に共通接続された各セルが同時に選択されて、これらの選択されたセルの各ソースから各ソース線を介して画素信号が出力される。垂直駆動走査回路６４は１フレーム期間においてゲート線にオン信号を順次シフトさせながら供給する。オン信号が供給されたラインの各セルからの画素信号が１ライン分同時にソース線から読み出されて信号出力回路６９に供給される。１ライン分の画素信号は水平駆動走査回路７０によって、信号出力回路６９から画素毎に順次出力（ライン出力）される。

本実施の形態においては、蓄積ウェル４と変調用ウェル５とはポテンシャル上分離独立して形成されており、蓄積ウェル４と変調用ウェル５との間の電位障壁を制御する転送トランジスタＴＴによって、フォトダイオードＰＤによる光発生電荷の蓄積と、変調トランジスタＴＭによる画素信号の読出しとが同時に実行可能である。転送トランジスタＴＴの制御は、転送駆動回路６８からゲート信号を各転送トランジスタＴＴの転送ゲート１３に供給することで行われる。

また、本実施の形態においては、上述したように、隣接配置される蓄積ウェル４の不要電荷排出経路ＲＬと変調用ウェル５からの残留電荷排出経路ＲＣとを相互に異なる経路に設定し、これらの２つの経路の電位障壁を夫々制御するＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣを設けることで、蓄積ウェル４からの不要電荷の排出及び変調用ウェル５からの残留電荷の排出をポテンシャル上確実に行うことができるようになっている。ＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣの制御は、垂直駆動走査回路６５，６６から夫々ゲート信号を各ＬＯＤゲート１２又はクリアゲート１４に供給することで行われる。なお、ドレイン駆動回路６７は、各変調トランジスタＴＭのドレインに、ドレイン電圧を供給する。

＜蓄積期間と読み出し期間との関係＞
図６は本実施の形態における各駆動期間を説明するためのタイミングチャートである。なお、図６はノーマルモード時の駆動シーケンスを示している。図６において、Ｌ1 ，Ｌ2 ，…は、センサセルアレイ６２の各ラインに対応している。

後述するように、蓄積期間は全セルで共通の期間に設定される。しかし、読み出しは、ライン毎に行われる。ライン毎に読み出しを行うタイミングが異なり、図６では各ラインの読み出し期間（以下、ブランキング期間ともいう）をパルス形状によって示している。

［読み出し期間］
本実施の形態においては、読み出し期間（ブランキング期間）は、Ｓ（シグナル）変調期間、クリア期間及びＮ（ノイズ）変調期間によって構成される。セル３同士のばらつきや、各種ノイズの除去のために、同一セルから信号成分とノイズ成分とを読み出して比較する。Ｓ変調期間には、変調用ウェル５に蓄積された光発生電荷に基づく画素信号を読み出すＳ変調動作が行われる。クリア期間には、ノイズ成分を読み出すために、変調用ウェル５に残留する光発生電荷を残留電荷排出経路ＲＣを介して排出するクリア動作が行われる。Ｎ変調期間には、変調用ウェル５からノイズ成分を読み出すために、クリア後の画素信号を読み出すＮ変調動作を行う。

［蓄積期間］
本実施の形態においては、ブランキング期間においても、蓄積ウェル４に対しては蓄積動作（並行蓄積動作）を行うようになっている。即ち、ブランキング期間のＳ変調期間、クリア期間及びＮ変調期間は、夫々、蓄積の点から言えば、Ｓ変調時の並行蓄積期間Ｓｓ、クリア時の並行蓄積期間Ｓｃ及びＮ変調時の並行蓄積期間Ｓｎとなる。

本実施の形態の蓄積期間は、ブランキング期間と同一期間の並行蓄積期間の他に、単独の蓄積動作を行う単独蓄積期間Ｓａを含む。ブランキング期間において読み出された画素信号は、ラインメモリ（図４の信号出力回路６９に相当）に保持される。このラインメモリから１ライン分の画素信号が画素単位で順次出力されて、ラインメモリの出力が終了した後に次のラインの各セルからの読み出しが行われる。従って、ラインメモリから出力が終了するまでは、次ラインのセルからの読み出しを行うことができず、単独蓄積期間Ｓａは、このようなラインメモリからの画素信号の転送出力（ライン出力）に必要な期間（以下、ライン出力期間という）に設定される。

［フレーム内のシーケンス］
本実施の形態においては、例えば図６に示すように、１フレーム期間は、後述する転送期間、ＰＤクリア期間及びダミークリア期間の後に、単独蓄積期間Ｓａ（ライン出力期間と同一期間）と並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎ（ブランキング期間と同一期間）とが巡回的に繰り返されて構成される。センサセルアレイ６２の全てのセル３は、単独蓄積期間Ｓａ及び並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎの動作を巡回的に繰り返し、並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎのうち図６のパルス形状で示す期間だけ、ライン毎にブランキング期間に設定されて読み出し動作が行われる。単独蓄積期間Ｓａとブランキング期間とは、１フレーム期間において、ライン数分だけ繰り返えされる。

即ち、１フレーム期間はライン数分のブランキング期間を有し、各ラインは夫々１フレーム期間中で１回のブランキング期間だけ読み出しを行うライン（以下、読み出しラインという）に指定される。読み出しライン中の各セルを読み出しセルという。また、読み出しライン以外のラインを非読み出しラインと呼び、非読み出しライン中の各セルを非読み出しセルという。

後述するように、単独蓄積期間Ｓａ及び並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎにおいては、蓄積ウェル４に光発生電荷が逐次蓄積される。図６に示すように、ＰＤクリア期間終了時からフレーム期間の終了時までの間が蓄積期間であり、この期間に蓄積ウェル４に蓄積された光発生電荷は、次のフレームの先頭期間である図６に示す転送期間において、蓄積ウェル４から変調用ウェル５に転送されて保持される。後述するように、転送期間には、全セルが転送動作を行う。

次に、僅かな期間であるが、転送期間終了から蓄積期間の開始までの間に生じた光発生電荷を排出させるために、ＰＤクリア期間が設定される。ＰＤクリア期間においては、全セルの蓄積ウェル４から不要電荷が排出される。なお、ＰＤクリア期間は、蓄積期間の長さを設定するためのものであり、ノーマルモードではＰＤクリア期間は省略可能である。

所定のラインについてみれば、例えば、ラインＬ１の各セルは、図６に示すブランキング期間に、読み出しセルとして、変調トランジスタＴＭ側では、Ｓ変調動作、クリア動作及びＮ変調動作が行われ、同時に、蓄積ウェル４側では、Ｓ変調時の並行蓄積動作Ｓｓ、クリア時の並行蓄積動作Ｓｃ及びＮ変調時の並行蓄積動作Ｓｎが行われる。ラインＬ１の各セルは、このブランキング期間以外の期間は非読み出しセルとして、単独蓄積動作Ｓａ、Ｓ変調時の並行蓄積動作Ｓｓ、クリア時の並行蓄積動作Ｓｃ及びＮ変調時の並行蓄積動作Ｓｎを巡回的に繰り返す。

即ち、いずれのセルも、転送期間、ＰＤクリア期間及びダミークリア期間を除く期間は、全て、単独又は並行蓄積期間に設定され、特に、読み出しセルのブランキング期間についても、並行蓄積動作が行われる。そして、蓄積された光発生電荷は、次のフレームの先頭の転送期間において、変調用ウェル５に転送される。即ち、前フレームのＰＤクリア期間の終了（ＰＤクリア期間が省略された場合には転送期間の終了）から転送期間の開始時までが各セルの蓄積期間であり、ブランキングに用いられる画素信号は前フレームの蓄積期間に蓄積された光発生電荷に基づくものとなる。

＜ポテンシャル＞
次に、図７を参照して単独蓄積期間Ｓａ、転送期間、Ｓ変調期間（並行蓄積期間Ｓｓ）、クリア期間（並行蓄積期間Ｓｃ）、Ｎ変調期間（並行蓄積期間Ｓｎ）及びＰＤクリア期間における動作について、ポテンシャルの関係に基づいて説明する。図７は各期間におけるポテンシャルの関係を正孔のポテンシャルが高くなる向きを正側にとって示す説明図である。図７（Ａ）は単独蓄積時の状態を示し、図７（Ｂ）は転送時の状態を示し、図７（Ｃ）はＳ変調又はＮ変調（Ｓ／Ｎ変調）時の状態を示し、図７（Ｄ）はクリア時の状態を示し、図７（Ｅ）は低速及び高速シャッターモードにおける蓄積ウェル４のクリア（ＰＤクリア）時の状態を示している。図７の左側の欄は読み出しセルの状態を示し、右側の欄は非読み出しセルの状態を示している。なお、図７は梨地模様によって電荷によるポテンシャルの変化を示している。また、上述したように、各セルが読み出しセル又は非読み出しセルのいずれになるかは、図６のパルスによって示される。

また、図８は各期間における駆動電圧の変化を示している。図８は各期間における駆動電圧の変化を示すものであり、実際の駆動シーケンスと設定する期間の順は異なる。図８は図７に示した駆動電圧の設定を時間順に表示したものである。なお、図８は、ブランキング期間については、読み出しセルの駆動電圧を破線で示し、非読み出しセルの駆動電圧を実線にて示している。

図７は横軸に図２の各セルの切断線に対応した位置をとり縦軸にホールを基準にしたポテンシャルをとって、各位置のポテンシャルの関係を示している。図７の左側から右側に向かって、排出コンタクト領域（Ｓｕｂ）、クリアゲート（ＣＧ）１４（残留電荷排出経路部分）、キャリアポケット（ＰＫＴ）１０の一端側、ソース（Ｓ）、キャリアポケット（ＰＫＴ）１０の他端側、転送ゲート（ＴＸ）１３（転送経路ＲＴ部分）、蓄積ウェル領域（ＰＤ）、ＬＯＤゲート（ＬＯＤ）１２（不要電荷排出経路ＲＬ部分）及びＯＤコンタクト領域（Ｓｕｂ）の位置の基板内のポテンシャルを示している。

各部のポテンシャルは駆動電圧によって変化する。例えば、ソース電圧及びドレイン電圧等を高く又は低くすると、その周囲のポテンシャルも同様に高くなったり低くなったりする。例えば、蓄積ウェル４のポテンシャルは、主に、変調トランジスタＴＭのソースとドレインの印加電圧の両方の影響を受ける。また、変調用ウェル５についても、主に、変調トランジスタＴＭのゲート電圧の高低に応じて高くなったり低くなったりする。

本実施の形態においては、図７（Ａ）に示す単独蓄積期間Ｓａには、全セルに対して同一の駆動が行われる。図８にも示すように、図７（Ａ）に示す単独蓄積期間Ｓａにおいては、リングゲート（ＲＧ）６に０．０Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに１．０Ｖを印加し、ソースに１．０Ｖを印加する。ドレイン電圧は比較的低い値に設定される。

単独蓄積時には、転送トランジスタＴＴによって蓄積ウェル４と変調用ウェル５との間の転送経路ＲＴの電位障壁を充分に高くする。また、ＬＯＤトランジスタＴＬによって蓄積ウェル４とＯＤコンタクト領域１１との間の不要電荷排出経路ＲＬの電位障壁を充分に高くする。更に、転送経路ＲＴの電位障壁のポテンシャルを不要電荷排出経路ＲＬの電位障壁のポテンシャルよりも高くする。蓄積ウェル４は比較的高い濃度に設定されて、電荷の蓄積前のポテンシャルは比較的低い。蓄積が開始されると、フォトダイオードＰＤの開口領域２から入射した光によって電荷が発生し、蓄積ウェル４内に蓄積される。図７（Ａ）は梨地模様によって電荷の蓄積によるポテンシャルの増加を示している。

本実施の形態においては、不要電荷排出経路ＲＬの電位障壁及び転送経路ＲＴの電位障壁は充分に高く（ポテンシャルが高く）、光入射によって発生した電荷は変調用ウェル５に転送されることなく蓄積ウェル４内に蓄積される。仮に、極めて強い光が入射した場合でも、転送経路ＲＴの電位障壁の方が不要電荷排出経路ＲＬの電位障壁よりも高いので、蓄積ウェル４から溢れた電荷は不要電荷排出経路ＲＬを介してＯＤコンタクト領域１１に排出され、変調用ウェル５内に流れ込むことはない。

図７（Ｂ）に示す転送期間においては、リングゲート（ＲＧ）６に０．０Ｖを印加し、転送ゲート（ＴＸ）１３に０．０Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに４．０Ｖを印加し、ソースに０．０Ｖを印加する。

転送ゲート１３に０Ｖを印加しており、転送経路ＲＴの電位障壁は充分に低くなる。これにより、上述した単独蓄積期間Ｓａ及び後述する並行蓄積期間Ｓａ，Ｓｃ，Ｓｎにおいて蓄積ウェル４内に蓄積された電荷は、転送経路ＲＴを介して変調用ウェル５内に流れ込む。なお、ドレイン電圧を比較的高い電圧に設定することで、ポテンシャルの傾斜を大きくして、電荷の転送を容易にしている。

なお、クリアゲート１４による排出経路の電位障壁も充分な高さに設定されており、変調用ウェル５に保持された電荷が排出経路側に流れ出すことはない。また、図７（Ｂ）に示す転送期間においても、全セルが読み出しセルとなって同一の駆動が行われる。

読み出し期間には、主に信号成分（Ｓ）を読み出すシグナル変調（Ｓ変調）期間と、主にノイズ成分（Ｎ）を読み出すノイズ変調（Ｎ変調）期間と、ノイズ成分を読み出すために残留電荷をクリアするクリア（clear）期間とを有する。信号成分とノイズ成分とを読み出して比較することで、セルのばらつきや各種ノイズを除去した画像信号を得るのである。即ち、読み出し期間においては、Ｓ変調期間、クリア期間及びＮ変調期間がこの順で実施される。

Ｓ変調期間とＮ変調期間の制御は同一である。図７（Ｃ）に示すＳ／Ｎ変調期間においては、読み出しセルに対して、図８の破線に示すように、リングゲート（ＲＧ）６に２．５Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに２．５Ｖを印加する。ソースにはＶｇ−Ｖｔｈｓ（＝２．５−Ｖｔｈｓ）が生じる（Ｖｇはゲート電圧、ＶｔｈｓはＳ変調時のチャネルの閾値電圧）。

読み出しはライン毎に行われる。全ライン中の１ライン（読み出しライン）の各セルのみが読み出しセルとなり、他のライン（非読み出しライン）の各セルは非読み出しセルである。そして、読み出しラインからの各読み出しセルの読み出しが終了すると、読み出しラインがシフトして次のラインの各セルが読み出しセルとなり、他のセルは非読み出しセルとなる。同様にして、読み出しラインをシフトしながら、信号成分の読み出し（Ｓ変調）又はノイズ成分の読み出し（Ｎ変調）が行われる。

読み出しセルについては、変調用ウェル５に保持された電荷が蓄積ウェル４に流れ出さないように、転送トランジスタＴＴによる転送経路ＲＴの電位障壁を高くする。リングゲート６の電圧を高くしているので、これに伴ってソース電位は上昇する。変調トランジスタＴＭのチャネルの閾値電圧は、キャリアポケット１０に保持される電荷によって変化する。即ち、フォトダイオードＰＤの蓄積ウェル４に蓄積された光発生電荷がキャリアポケット１０に転送されることで、変調トランジスタＴＭのソース電位は、光発生電荷の発生量、即ち、入射光に応じたものとなる。

なお、非読み出しセルについては、図８の実線に示すように、リングゲート（ＲＧ）６に０．０Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに２．５Ｖを印加する。この場合にも、ソースにはＶｇ−Ｖｔｈｓ（＝０−Ｖｔｈｓ）が生じるが、リングゲート６の電圧が低いので、非読み出しセルの出力は読み出しセルの出力よりも充分に低いレベルとなる。従って、ソース線には読み出しセルの出力画素信号のみが現れる。

なお、読み出しセルと非読み出しセルとでリングゲート６に印加する電位差を充分に大きくしているので、例えば、画像が暗い場合等であっても、確実に読み出しセルの出力画素信号をソース線から取り出すことが可能である。

図７（Ｄ）に示すクリア期間においては、読み出しセルについては、図８の破線に示すように、リングゲート（ＲＧ）６に１．５Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に０．０Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに２．５Ｖを印加し、ソースに５．０Ｖを印加する。

これにより、クリアゲート１４による排出経路の電位障壁を充分に低下させて、変調用ウェル５に残留している電荷を排出経路から排出コンタクト領域１５に流す。これにより、変調用ウェル５内の光発生電荷を除去して、ノイズ成分の読み出し（ノイズ変調）を可能にする。

一方、非読み出しセルについては、図８の実線に示すように、リングゲート（ＲＧ）６に１．５Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに２．５Ｖを印加し、ソースに５．０Ｖを印加する。これにより、クリアゲート１４による残留電荷排出経路の電位障壁は高いままである。

各ラインのセルのうち図６のブランキング期間経過後の非読み出しセルは既に読み出しが終了しているが、ブランキング期間経過前のラインの非読み出しセルについては、まだ読み出しが行われていない。そこで、非読み出しセルについてはクリアゲート１４による排出経路の電位障壁を高いままにしておき、変調用ウェル５から電荷が排出されることを防止する。非読み出しセルについての図７（Ｃ），（Ｄ）の梨地模様部は、変調用ウェル５に読み出しが行われていない電荷が保持されていることを示している。

本実施の形態においては、上述したようにＳ／Ｎ変調期間及びクリア期間においては、並行蓄積動作を行う。図７（Ｃ），（Ｄ）はこの並行蓄積動作を示している。即ち、読み出し期間（Ｓ／Ｎ変調及びクリア期間）においては、転送経路ＲＴ及び不要電荷排出経路ＲＬの電位障壁を高くすることによって、蓄積ウェル４に光発生電荷を蓄積する。これにより、変調トランジスタＴＭの読み出し期間（変調、クリア期間）は、フォトダイオードＰＤ側では光発生電荷の蓄積を行う蓄積期間（並行蓄積期間Ｓｓ，Ｓｎ，Ｓｃ）となる。なお、図７（Ｃ）の並行蓄積期間Ｓｓ，Ｓｎ及び図７（Ｄ）の並行蓄積期間Ｓｃにおいては、単独蓄積期間Ｓａに比べて、ドレイン電圧が高く、光発生電荷の蓄積の条件は異なる。また、図７（Ｃ），（Ｄ）に示すように、読み出しセルと非読み出しセルとでも若干光発生電荷の蓄積の条件は異なる。

このように、単独蓄積期間Ｓａ、Ｓ／Ｎ変調期間及びクリア期間においては、全てのセルで光発生電荷の蓄積が行われ、各セルの蓄積時間は図６に示すように、１フレーム期間近傍の時間となる。フォトダイオードＰＤ側に構成する電荷蓄積用の蓄積ウェル４と変調トランジスタＴＭ側に構成する変調用ウェル５とを別々に構成し、両者間の転送経路ＲＴの電位障壁を転送トランジスタＴＴによって制御するようにしたことから、蓄積ウェル４と変調用ウェル５とを同一期間において読み出し期間と並行蓄積期間とに設定することができ、フレームレートを高速化することができる。

図７（Ｅ）に示すＰＤクリア期間は、後述する高速又は低速シャッターモード時に採用される。図８に示すように、リングゲート（ＲＧ）６に０．０Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に０．０Ｖを印加し、ドレインＤに４．０Ｖを印加し、ソースはハイインピーダンスにする。なお、ＰＤクリア期間をノーマルモードで使用する場合の駆動電圧も図７（Ｅ）と同一である。

ＬＯＤゲート電圧を低くすることで、不要電荷排出経路ＲＬの電位障壁を充分に低くして、蓄積ウェル４に蓄積されている不要電荷を不要電荷排出経路ＲＬからＯＤコンタクト領域１１を介して外部の信号線に排出する。なお、ＰＤクリア動作を図６のようにノーマルモード時に採用した場合には、図７（Ｅ）の変調用ウェル５の部分には残留電荷が残っていない状態となっている。

＜キャリア漏れの問題＞
ところで、クリア期間の非読み出しセルについては、上述したように、クリアゲート１４には２．５Ｖが印加されているが、ソースにも比較的高い電圧５．０Ｖが印加されていることから、クリアゲート１４による残留電荷排出経路の電位障壁を高くしても、必ずしも光発生電荷を確実にキャリアポケット１０に保持させておくことができるとは限らない。即ち、クリア期間のクリア動作が行われた非読み出しセルについては、キャリア漏れによって、蓄積可能な光発生電荷が所定の値に制限される。

上述したように、キャリア漏れは、クリア期間の非読み出しセルに生じる。即ち、各ラインは、そのラインがブランキング期間となっている期間以外の平行蓄積期間Ｓｃ（クリア期間）（図６参照）において、キャリア漏れが生じる。キャリア漏れは、蓄積可能な光発生電荷の上限値が制限されるのみであり、漏れずに残る光発生電荷はクリア期間の回数に拘わらず一定である。つまり、転送期間において変調用ウェル５に転送された光発生電荷は、図６のラインＬ１のブランキング期間中の平行蓄積期間Ｓｃにおいてキャリア漏れにより減少し、以後読み出しが終了するまで蓄積される光発生電荷の量は変化しない。ところが、ラインＬ１については、クリア期間のキャリア漏れが生じる前のＳ変調期間において、蓄積された光発生電荷に基づく信号の読み出しが行われる。従って、ラインＬ１のみクリア期間によるキャリア漏れが生じていない画像信号が得られることになる。

また、画像の拡大処理等のために、間引き読み出しが行われることがある。例えば、垂直方向に２倍の拡大処理をするものとすると、例えば偶数番目のラインの各セルのみを読み出す。この場合にも、間引き読み出しで読み出しを行う最初のラインのみにクリア期間によるキャリア漏れが生じない。

従って、各フレームの最初に読出しを行うラインのみクリア期間によるキャリア漏れが生じておらず、このままではダイナミックレンジ及び飽和出力の不均一が生じ、画質が劣化する。

なお、画素領域の周辺の光が入射しない部分にはＯＢ領域が形成されている。有効画素範囲の先頭ラインの読み出しの前にＯＢ領域の画素を読み出す場合には、有効画素の先頭ラインについてもキャリア漏れが生じるので特には問題はない。しかしながら、常に、第１ラインの上方のＯＢ領域が用いられるとは限らず、画素領域の左右のＯＢ領域が使用されることもある。このような場合、或いは、間引き読み出しを行う場合には、最初のラインについてはクリア期間によるキャリア漏れの影響を受けない読み出しが行われてしまう。

＜キャリア漏れに対する具体的な対策＞
そこで、本実施の形態においては、蓄積ウェル４から変調用ウェル５への転送後に最初に読み出すラインについても、他のラインと同様のキャリア漏れを生じさせることによって、画面の全ラインで共通のキャリア漏れを生じさせ、ダイナミックレンジ及び飽和出力を画面全体で均一化して、画質を向上させるようになっている。

本実施の形態においては、図６に示すように、蓄積ウェル４から変調用ウェル５への転送後の読み出し直前に、図７（Ｄ）の非読み出しセルに対する制御（クリア）と同様の制御を全セルに対して行うダミークリア期間を設ける（図８参照）。

ダミークリア期間によって、第１ライン又は転送後に最初に読み出すラインについても、キャリア漏れ後の読み出しを行うことになり、ダイナミックレンジ及び飽和出力を、全ラインで同一にして、画質を向上させることができる。

＜駆動シーケンス＞
次に、間引きモードの動作シーケンスを説明する。
図９は間引きモード時の駆動シーケンスを示すタイミングチャートである。

図９の間引きモード時は上述した図６のノーマルモードと略同様の駆動が行われる。即ち、蓄積についてはノーマルモードと同様であり、読み出し時に間引き率に応じた間隔のラインのみを間引いて読み出す点が異なるのみである。なお、１フレーム期間のブランキング期間の回数がノーマルモードよりも少ないので、例えば単独蓄積期間Ｓａはノーマルモードよりも長い期間に設定される。また、図９の間引きモードにおいては、ＰＤクリア期間を省略しているが、ノーマルモードにおいても省略可能である。また、図９では図６の単独蓄積期間Ｓａ（ライン出力期間）及びブランキング期間を合わせて１つのパルス形状にて示している。なお、上述したように、単独蓄積期間Ｓａは、ラインメモリからのデータの転送に要する時間であり、実際にはブランキング期間よりも長い時間を要する。

図９の間引きモードにおいては、各セルは１フレーム期間から転送期間を除く期間が蓄積期間である。蓄積期間終了後の次のフレームの先頭タイミングが転送期間に設定される。転送期間において、蓄積ウェル４に保持されている光発生電荷が変調用ウェル５のキャリアポケット１０に転送されて蓄積される。

転送期間が終了すると、ブランキング期間中のクリア期間と同一制御のダミークリア期間の後、単独蓄積期間及びブランキング期間が繰返されて、１フレーム期間内に間引き率に応じた各ラインのセルからの読み出しが連続して行われる。

ブランキング期間と共通の時間を用いて並行蓄積期間を設定していることから、蓄積のために別の期間を設ける必要がなく、フレームレートを高速化することができる。

本実施の形態においては、転送期間終了後でブランキング期間の前に、ダミークリア期間が設定される。図８に示すように、ダミークリア期間の各駆動電圧の設定は、読み出し期間におけるクリア期間の設定と同一である。このダミークリア期間には全セルは非読み出しセルであり、クリア時の平行蓄積動作と同一の動作が行われる。即ち、ダミークリア期間には、図７（Ｄ）の非読み出しセルと同一のポテンシャル状態が生じる。これにより、変調用ウェル５のキャリアポケット１０からは、キャリア漏れが生じ、蓄積可能な光発生電荷の上限値が制限される。

ダミークリア期間が終了すると、読み出しが開始される。例えば、画像を２倍に拡大するために偶数ラインのみの読み出しを行うものとすると、ダミークリア期間終了後の最初のブランキング期間において、ラインＬ２が選択ラインとなり、他のラインは非選択ラインとなる。これにより、ラインＬ２の各セルから光蓄積電荷に基づく画像信号が読み出される。このブランキング期間においては、既にラインＬ２の各セルのキャリアポケット１０の光蓄積電荷にはキャリア漏れが生じている。

次のブランキング期間には、ラインＬ４が選択ラインとなり、他のラインは非選択ラインとなって、ラインＬ４の各セルからの画像信号の読み出しが行われる。この場合においても、ラインＬ４の各セルのキャリアポケット１０に蓄積された光発生電荷にはキャリア漏れが生じている。

以後、同様の動作が繰り返され、間引き読み出しの間引き率に応じたラインから、画像信号が読み出される。最初に読み出しが行われるラインについても、ダミークリア期間によって、キャリア漏れが生じており、全ラインについてダイナミックレンジ及び飽和出力を均一化することができ、画質を向上させることができる。

図１０は図９と同一の手法によって駆動シーケンスを示すタイミングチャートである。

図１０（Ａ）は高速シャッターモード時の駆動シーケンスを示している。

高速シャッターモードは例えば蓄積期間を短縮するためのものである。なお、従来例においては、ブランキングの終了後に第１のウェルの残留電荷を排出するようになっていることから、本実施の形態における高速シャッターモード等を実施することはできない。

例えば、フォトダイオードＰＤに極めて明るい光が入射された場合には、各セルの変調用ウェル５に流れ込む電荷の量が極めて多くなって、各セルから読み出した画素信号に基づく画像は、全体が白っぽく（明るく）なって、コントラストが低下してしまう。このような場合に、高速シャッターモードを採用する。高速シャッターモードにおいては、図１０（Ａ）に示すように、ＰＤクリア期間を１フレーム期間の任意の位置に設定する。上述したように、蓄積期間は、前フレームのＰＤクリアの終了から転送期間の開始時までの期間である。

図７（Ｅ）に示すように、ＰＤクリア期間においては、蓄積ウェル４に蓄積されている電荷をＯＤコンタクト領域１１を介して外部に排出する。これにより、蓄積ウェル４にはＰＤクリア期間の終了時以後に発生した光発生電荷が蓄積される。ＰＤクリア期間終了後は、フレーム期間の終了まで単独蓄積期間Ｓａ及び並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎとが巡回的に繰り返される。こうして、ＰＤクリア期間の位置に応じた１フレーム期間よりも短い時間だけ蓄積が行われた後、フレームの先頭の転送期間において、蓄積ウェル４に蓄積された光発生電荷が変調用ウェル５に転送される。

読み出しはノーマルモード時と同様であり、読み出しラインが順次シフトしながら、１フレーム期間で全ラインの読み出しが終了する。なお、読み出しが終わっていないセルについては、図７（Ｅ）に示すように、変調用ウェル５内に電荷が保持されており、ＰＤクリア期間の位置に基づく蓄積期間に拘わらず、１フレーム期間で読み出しを行うことができる。

例えば、ＰＤクリア期間を１フレーム期間の略々中央に設定した場合には、蓄積期間は約１／２フレーム期間となり、変調用ウェル５に流れ込む電荷の量はノーマルモード時の約１／２になって、各セルから読み出される画素信号に基づく画像の明るさを適正な明るさにすることができる。これにより、明るいながらも充分な明暗を有する画像を得ることができる。

なお、図８に示す駆動電圧を各部に印加することでＰＤクリア期間を容易に設定することができることから、ＰＤクリア期間は画像の明るさに応じて任意の位置に配置することが可能である。従って、蓄積期間を自由に設定可能であり、各セルから画像の明るさに応じた最適なレベルの画素信号を得ることができる。

また、高速シャッターモード時においても、１フレーム期間の最初の読み出し前に、ダミークリア期間が設定されている。これにより、仮に有効画素領域の画素信号の読み出し前にＯＢ領域の読み出しが行われていない場合でも、１フレーム期間の最初の読み出しラインについても、他のラインと同様のキャリア漏れが生じている。従って、全画素について均一なダイナミックレンジ及び飽和出力を得ることができ、画質を向上させることができる。

図１０（Ｂ）は低速シャッターモード時の駆動シーケンスを示している。

低速シャッターモードは例えば蓄積期間を１フレーム期間よりも長くするためのものである。例えば、フォトダイオードＰＤに入射される光が暗い場合には、各セルの変調用ウェル５に流れ込む電荷の量が減少して、各セルから読み出した画素信号に基づく画像は、全体が暗くなってしまう。このような場合に、低速シャッターモードを採用する。低速シャッターモードにおいては、ＰＤクリア期間を複数フレーム期間に１回挿入すると共に、転送期間を複数フレームに１回挿入する。

図１０（Ｂ）の例では、ＰＤクリア期間は２フレーム期間に１回挿入されており、このＰＤクリア期間の終了から１．５フレーム期間後のフレーム先頭タイミングで転送期間が設定されている。従って、この場合の蓄積期間は１．５フレーム期間となる。これにより、ノーマルモード時よりも約１．５倍の明るさの画像を得ることができる。なお、図１０（Ｂ）の場合には、各セルからの読み出しは２フレーム期間に１回だけ行われることになり、フレームレートはノーマルモードの１／２となる。

図１０（Ａ），（Ｂ）のシャッターモードを採用することで、蓄積期間を自由に設定することができ、入射光の明るさに応じた最適な画像を得ることができる。

なお、低速シャッターモードにおいても、読み出しは転送期間後の約１フレーム期間に行われる。従来、読み出しを行うことによって蓄積されている光発生電荷も排出されてしまうことから、読み出しを行った次の１フレーム期間は、画像信号に寄与しないクリア動作を伴うダミー読み出しを行うことはできなかった。これに対し、本実施の形態においては、光発生電荷の蓄積と同時に読み出し動作が可能であることから、読み出しを行った次の１フレーム期間においても、クリア動作を伴うダミー読み出しが可能である。これにより、読み出しを行う論理回路等の構成が容易となるという利点がある。

また、低速シャッターモード時においても、１フレーム期間の最初の読み出し前に、ダミークリア期間が設定されている。この場合でも、全てのラインの画素について均一なダイナミックレンジ及び飽和出力を得ることができ、画質を向上させることができる。

ところで、図８に示すように、ダミークリア期間は、ブランキング期間中のクリア期間と同一制御を行った。しかし、ブランキング期間中のクリア期間では、前後にＳ変調期間及びＮ変調期間が存在するのに対し、図８のダミークリア期間は単独で用いられる。このため、ブランキング期間中のクリア期間とダミークリア期間とではキャリア漏れの影響（保持可能な光発生電荷の制限レベル）が異なることが考えられる。

そこで、ダミークリア期間においても、ブランキング期間と同様に、Ｓ変調、クリア及びＮ変調を実施することが考えられる。図１１はこの場合の各期間における駆動電圧の変化を示している。なお、図１１は実際の駆動シーケンスと設定する期間の順は異なっている。図１１は、ブランキング期間については、読み出しセルの駆動電圧を破線で示し、非読み出しセルの駆動電圧を実線にて示している。

図１１に示すように、ダミークリア期間は、Ｓ変調期間、クリア期間及びＮ変調期間によって構成される。ダミークリア期間とブランキング期間とは同一の制御が行われることから、ダミークリア期間中のクリア動作とブランキング期間中のクリア動作とでは、同一のキャリア漏れの効果が得られる。

これにより、画面の全域において、更に一様なダイナミックレンジ及び飽和出力を得ることができ、画質を一層向上させることができる。

図１２はダミークリア期間の他の構成を示すものである。図１２においては、ダミークリア期間を転送期間に含めたものである。転送を行うと必ずダミークリアを実行する。この場合においても、１フレーム期間の最初の読み出し前にダミークリアが実行されることになり、１フレーム期間の最初の読み出しラインについても、他のラインと同様のキャリア漏れを生じさせて、全画素について均一なダイナミックレンジ及び飽和出力を得ることができ、画質を向上させることができる。

また、図１２の例では、転送終了毎にダミークリアを実施しているので、種々の駆動シーケンスに対応可能である。

本発明の第１の実施の形態に係る固体撮像装置の平面形状を示す平面図。 図１の１セルの平面形状を示す平面図。 図２のＡ−Ａ’線で切断して断面を示す断面図。 素子の全体構造を示すブロック図。 センサセルの等価回路図。 本実施の形態における各駆動期間の概略を説明するためのタイミングチャート。 各区同期間毎のポテンシャルの関係を示す説明図。 駆動シーケンス中の各期間における駆動電圧の変化を示す説明図。 駆動シーケンスを示すタイミングチャート。 駆動シーケンスを示すタイミングチャート。 ダミークリア期間の他の制御を示す説明図。 ダミークリア期間の他の制御を示す説明図。

符号の説明

１…基板、４…蓄積ウェル、５…変調用ウェル、６…リングゲート、７…ソース領域、８…ドレイン領域、１１…ＯＤコンタクト領域、１５…排出コンタクト領域、ＰＤ…フォトダイオード、ＴＭ…変調トランジスタ、ＴＴ…転送トランジスタ、ＴＬ…ＬＯＤトランジスタ、ＴＣ…クリアトランジスタ

Claims (7)

1. 入射した光に応じた光発生電荷を発生させる光電変換素子、前記光発生電荷を蓄積する蓄積ウェル、前記蓄積ウェルから転送された前記光発生電荷を保持する変調用ウェルを有し、前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタ、及び、前記変調用ウェルに接続された残留電荷排出経路の電位障壁を制御するものであって、前記変調用ウェル内の残留電荷を前記残留電荷排出経路を介して排出させる残留電荷排出制御素子を夫々有するセルがマトリクス状に配置されて構成された画素領域と、
   前記変調トランジスタ及び残留電荷排出制御素子を駆動して、前記変調用ウェルに蓄積された前記光発生電荷に基づくシグナル変調出力及びノイズ成分に基づくノイズ変調出力を得る変調期間において、読み出しを行うセルと読み出しを行わないセルに対して相互に異なる制御を行う読み出し手段と、
   前記変調トランジスタ及び残留電荷排出制御素子を駆動して、前記変調用ウェルに残留する残留電荷を排出させるクリア期間に、クリアを行うセルとクリアを行わないセルに対して相互に異なる制御を行うクリア手段と、
   前記クリア手段を制御して、前記画素領域からの最初のラインの読み出し前に、前記クリア期間に前記クリア手段によるクリアを行わないセルに対するクリアを全セルに対して行うダミークリア手段とを具備したことを特徴とする固体撮像装置。
2. 前記ダミークリア手段は、前記クリア手段によるクリアを行わないセルに対するクリア及び前記変調手段による読み出しを行わないセルに対するクリアを全セルに対して実行させることを特徴とする請求項１に記載の固体撮像装置。
3. 前記蓄積ウェルと変調用ウェルとの間の転送経路の電位障壁を変化させて前記光発生電荷の転送を制御する転送制御素子を更に具備し、
   前記ダミークリア手段は、前記転送制御素子による前記光発生電荷の転送後に、前記クリア手段によるクリアを行わないセルに対するクリアを少なくとも有効画素の全セルに対して行うことを特徴とする請求項１に記載の固体撮像装置。
4. 前記画素領域から読み出しを行う最初のラインは、間引き処理時に読み出されるラインであることを特徴とする請求項１乃至３のいずれか１つに記載の固体撮像装置。
5. 入射した光に応じて光電変換素子が発生した光発生電荷を蓄積する蓄積ウェルと、前記光発生電荷を保持することで変調トランジスタのチャネルの閾値電圧を制御する変調用ウェルと、前記変調用ウェルに接続された残留電荷排出経路の電位障壁を制御する残留電荷排出制御素子と、前記変調トランジスタ及び残留電荷排出制御素子を駆動して、前記変調用ウェルに蓄積された前記光発生電荷に基づくシグナル変調出力及びノイズ成分に基づくノイズ変調出力を得る変調期間において、読み出しを行うセルと読み出しを行わないセルに対して相互に異なる制御を行う読み出し手段と、前記変調トランジスタ及び残留電荷排出制御素子を駆動して、前記変調用ウェルに残留する残留電荷を排出させるクリア期間に、クリアを行うセルとクリアを行わないセルに対して相互に異なる制御を行うクリア手段とを具備した固体撮像装置の駆動方法であって、
   前記画素領域からの最初のラインの読み出し前に、前記クリア手段が、前記クリア期間に前記クリア手段によるクリアを行わないセルに対するクリアを全セルに対して行うダミークリア手順と、
   前記読み出し手段によるシグナル変調、前記クリア手段によるクリア及び前記読み出し手段によるノイズ変調を含む読み出し手順とを具備したことを特徴とする固体撮像装置の駆動方法。
6. 前記ダミークリア手順は、前記画素領域からの最初のラインの読み出し前に、前記クリア手段によるクリアを行わないセルに対するクリア及び前記変調手段による読み出しを行わないセルに対するクリアを全セルに対して実行させることを特徴とする請求項５に記載の固体撮像装置の駆動方法。
7. 前記固体撮像装置は、前記蓄積ウェルと変調用ウェルとの間の転送経路の電位障壁を制御する転送制御素子を更に具備し、
   前記ダミークリア手順は、前記転送制御素子による前記光発生電荷の転送後に、前記クリア手段によるクリアを行わないセルに対するクリアを全セルに対して行うことを特徴とする請求項５に記載の固体撮像装置の駆動方法。

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