JP2005183921A - 固体撮像装置 - Google Patents

Abstract

【課題】残留電荷排出経路までのポテンシャル勾配を適正にすることにより、変調用ウェル内の残留電荷を確実に排出可能にする。
【解決手段】 変調用ウェル５に保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタＴＭと、前記変調トランジスタＴＭに隣接した前記基板表面近傍に形成される光発生電荷の排出経路ＲＣとを具備し、前記拡散層２１、前記変調用ウェル５及び前記ソース領域７によって形成される寄生バイポーラトランジスタを導通させないように前記ソース領域７及び前記拡散層２１との間の下限の距離Ｄを設定すると共に、前記変調用ウェル５に蓄積された前記光発生電荷を前記排出経路ＲＣに排出可能とするように前記ソース領域７及び前記拡散層２１との間の上限の距離Ｄを設定することを特徴とする。
【選択図】 図１

Description

本発明は、ポテンシャル勾配を適正にして信号電荷を確実に排出させるようにした固体撮像装置に関する。

携帯電話などに搭載される固体撮像装置として、ＣＣＤ（電荷結合素子）型のイメージセンサと、ＣＭＯＳ型のイメージセンサと、がある。ＣＣＤ型のイメージセンサは画質に優れ、ＣＭＯＳ型のイメージセンサは消費電力が少なく、プロセスコストが低い。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置が提案されている。閾値電圧変調方式のＭＯＳ型固体撮像装置については、例えば、特許文献１に開示されている。

イメージセンサは、センサセルをマトリクス状に配列し、初期化、蓄積、読み出しの３つの状態を繰り返すことで、画像出力を得ている。特許文献１によって開示されたイメージセンサは、各単位画素が、蓄積を行うためのフォトダイオードと、読み出しを行うための変調トランジスタと、初期化を行うためのオーバーフロードレインゲートとを有している。

特許文献１のイメージセンサは、基板上において、各単位画素毎に、フォトダイオードと変調トランジスタとが隣接配置されている。変調トランジスタのゲートはリング状に形成されており、リングゲートの中央の開口部分には、ソース領域が形成されている。リングゲートの周辺にはドレイン領域が形成されている。

フォトダイオードの開口領域から入射した光によって発生した電荷（光発生電荷）は、リングゲート下方のＰ型ウェルの領域に転送されて、この部分に形成されたキャリアポケットに蓄積される。キャリアポケットに蓄積された光発生電荷によって変調トランジスタの閾値電圧が変化する。これにより、変調トランジスタのソース領域から入射光に対応した信号（画素信号）を取り出すことができるようになっている。
特開２００２−１３４７２９号公報

上述した従来の固体撮像装置においては、蓄積期間にフォトダイオードに入射した光に応じた画像信号を、読み出し期間に出力する。フォトダイオードによって発生した光発生電荷をキャリアポケットに蓄積することで、入射光に応じた画像信号を得るのである。そして、初期化時において、キャリアポケットに蓄積されている光発生電荷を排出するようになっている。

特許文献１の装置では、各部のポテンシャル勾配によって、これらの蓄積期間、読み出し期間及び初期化期間の光発生電荷の流れを制御している。

しかしながら、層厚の設計及び不純物プロファイル等の設計は複雑であり、理想的なポテンシャル勾配を得ることは極めて困難である。このため、実際には、Ｐ型ウェル内のキャリアポケット近傍において、ポテンシャルポケットが生じやすく、初期化時においてもＰ型ウェル内の光発生電荷を確実に排出することができないことがあるという問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、ウェル内における適正なポテンシャル勾配の設定を可能にすることにより、クリア時において、光発生電荷を確実に排出することができる固体撮像装置を提供することを目的とする。

本発明に係る固体撮像装置は、一方導電型の基板上に形成された他方導電型の拡散層と、前記基板に形成され入射した光に応じた光発生電荷を発生させる光電変換素子と、前記拡散層上に形成され前記光電変換素子からの前記光発生電荷を保持する一方導電型の変調用ウェルと、前記変調用ウェル上の前記基板表面に形成されるゲート電極、前記変調用ウェル内の前記基板表面近傍に形成されるソース領域、及び前記拡散層に電気的に接続されたドレイン領域によって構成され、前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタと、前記変調トランジスタに隣接した前記基板表面近傍に形成される光発生電荷の排出経路とを具備し、前記拡散層、前記変調用ウェル及び前記ソース領域によって形成される寄生バイポーラトランジスタを導通させないように前記ソース領域及び前記拡散層との間の下限の距離を設定すると共に、前記変調用ウェルに蓄積された前記光発生電荷を前記排出経路に排出可能とするように前記ソース領域及び前記拡散層との間の上限の距離を設定することを特徴とする。

このような構成によれば、変調用ウェルに蓄積された光発生電荷は、排出経路を介して排出される。変調用ウェルから排出経路までのポテンシャル勾配は、ソース領域と拡散層との間の距離によって変化する。また、ソース領域と拡散層との間の距離によって、拡散層、変調用ウェル及びソース領域によって形成される寄生バイポーラトランジスタの導通・非導通が決定する。この寄生バイポーラトランジスタを導通させないように、ソース領域及び拡散層との間の下限の距離を設定し、また、変調用ウェルに蓄積された光発生電荷を排出経路に排出可能とするようにソース領域及び拡散層との間の上限の距離を設定する。これにより、リーク電流を発生させることなく、変調用ウェルに蓄積された光発生電荷を確実に排出経路を介して排出することができる。

また、前記ソース領域及び前記拡散層との間の前記上限の距離は、前記変調用ウェルから前記排出経路までのポテンシャル勾配が前記変調用ウェル内のいずれの位置においても同一方向に傾斜する値に設定することを特徴とする。

このような構成によれば、変調用ウェルに蓄積された光発生電荷を確実に排出経路を介して排出することができる。

また、前記ソース領域及び前記拡散層との間の前記下限の距離は、０．２５μｍであることを特徴とする。

このような構成によれば、拡散層、変調用ウェル及びソース領域によって形成される寄生バイポーラトランジスタを確実に非導通にして、リーク電流が流れることを防止することができる。

また、前記ソース領域及び前記拡散層との間の前記上限の距離は、０．５５μｍであることを特徴とする。

このような構成によれば、変調用ウェルに蓄積された光発生電荷を確実に排出経路を介して排出することができる。

また、前記ソース領域及び前記拡散層との間の距離は、０．２５〜０．５５μｍの範囲にあることを特徴とする。

このような構成によれば、拡散層、変調用ウェル及びソース領域によって形成される寄生バイポーラトランジスタを確実に非導通にしながら、変調用ウェルに蓄積された光発生電荷を確実に排出経路を介して排出することができる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の実施の形態に係る固体撮像装置の断面を示す断面図であり、図２は本実施の形態に係る固体撮像装置の１セルの平面形状を示す平面図である。図３は素子の全体構造を示すブロック図であり、図４はセンサセルの等価回路図である。図５は本実施の形態における各駆動期間の概略を説明するためのタイミングチャートである。図６は変調用ウェル５内のポテンシャル勾配を説明するための説明図である。図７はソース・Ｎウェル間の距離Ｄとキャリアポケット（ＰＫＴ）内の残存ホール数及びソース・Ｎウェル間電流（Ｉｓｗ）との関係を示す図表であり、図８は図７の図表をグラフ化したものである。

＜センサセルの構造＞
本実施の形態における固体撮像装置は、後述するように、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発生させた光発生電荷を蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで１画面の画像信号が得られる。

先ず、図１及び図２を参照して各センサセルの構造について説明する。図２は１つのセンサセルを示している。なお、１つのセンサセルは図２の破線にて示す範囲である。また、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。また、図１は図２のＡ−Ａ’線で切断したセルの断面構造を示している。

図２の平面図に示すように、単位画素であるセンサセル３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。単位画素はほぼ長方形状を有し、その各辺は、センサセルアレイの列又は行方向に対して斜めに傾斜している。

光電変換素子形成領域であるフォトダイオードＰＤ形成領域（図１のＰＤ）においては、基板１の表面に開口領域２が形成され、基板１表面の比較的浅い位置には開口領域２よりも広い領域のＰ型のウェルであり、光電変換素子によって発生した光発生電荷を蓄積するウェル（以下、蓄積ウェルという）４が形成されている。この蓄積ウェル４に所定の距離だけ離間して、変調トランジスタＴＭ形成領域（図１のＦＰＷ）にＰ型のウェルであり、蓄積ウェル４に蓄積された光発生電荷が転送されて変調トランジスタを制御するためのウェル（以下、変調用ウェルという）５が形成されている。

変調用ウェル５上には、基板１表面にリング状のゲート（リングゲート）６が形成されており、リングゲート６の中央の開口部分の基板１表面近傍領域には、高濃度Ｎ型領域であるソース領域７が形成されている。リングゲート６の周囲にはＮ型のドレイン領域８が形成されている。ドレイン領域８の所定位置には、基板１表面近傍にＮ⁺層のドレインコンタクト領域９が形成される。

変調用ウェル５は変調トランジスタＴＭのチャネルの閾値電圧を制御するものである。
変調用ウェル５内には、リングゲート６の下方にＰ型の高濃度領域であるキャリアポケット１０（図１参照）が形成されている。変調トランジスタＴＭは、変調用ウェル５、リングゲート６、ソース領域７及びドレイン領域８によって構成されて、変調用ウェル５（キャリアポケット１０）に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。

フォトダイオードＰＤの開口領域２下方の基板１上に形成された後述するＮ型ウェル２１とＰ型の蓄積ウェル４との境界領域には空乏領域（図示せず）が形成され、この空乏領域において、開口領域２を介して入射した光による光発生電荷が生じる。発生した光発生電荷は蓄積ウェル４に蓄積されるようになっている。

蓄積ウェル４に蓄積された電荷は、変調用ウェル５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調用ウェル５に転送された電荷の量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。

蓄積ウェル４近傍の基板１表面には、蓄積ウェル４に蓄積されている光発生電荷のうち蓄積ウェル４からオーバーフローする電荷を含み画像信号に寄与しない不要な電荷（以下、不要電荷という）を排出するためのコンタクト領域（以下、ＯＤコンタクト領域という）１１が高濃度Ｐ型拡散層によって形成されている。このＯＤコンタクト領域１１と蓄積ウェル４領域との間の基板１表面上には、ＯＤコンタクト領域１１と蓄積ウェル４領域との間にオーバーフローした電荷を含む不要電荷の経路（以下、不要電荷排出経路という）ＲＬを形成するためのラテラルオーバーフロードレイン（以下、ＬＯＤという）トランジスタＴＬのＬＯＤゲート１２が形成されている。なお、ＬＯＤゲート１２は平面的には一端が蓄積ウェル４の領域上に掛かっている。

不要電荷排出制御素子としてのＬＯＤトランジスタＴＬを設けることにより、ＯＤコンタクト領域１１と蓄積ウェル４との間の電位障壁を制御して、不要電荷をＬＯＤトランジスタＴＬを介してＯＤコンタクト領域１１から基板上の配線を介して排出することができる。

また、蓄積ウェル４と変調用ウェル５との間には、転送制御素子としての転送トランジスタＴＴが形成されている。転送トランジスタＴＴの転送ゲート１３は、蓄積ウェル４と変調用ウェル５との間の経路（以下、単に転送経路という）ＲＴの基板１表面上に形成される。転送トランジスタＴＴによって、転送経路ＲＴの電位障壁を制御して、蓄積ウェル４から変調用ウェル５への電荷の転送を制御することができるようになっている。

また、本実施の形態においては、変調用ウェル５近傍の基板表面には、変調用ウェルに残留した電荷（以下、残留電荷という）を排出するための残留電荷排出用のコンタクト領域（以下、排出コンタクト領域という）１５が高濃度Ｐ型拡散層によって形成されている。この排出コンタクト領域１５と変調用ウェル５領域との間の基板１表面上には、排出コンタクト領域１５と変調用ウェル５領域との間の経路（以下、残留電荷排出経路という）ＲＣの電位障壁を制御するための残留電荷排出制御素子としてのクリアトランジスタＴＣのクリアゲート１４が形成されている。なお、クリアゲート１４は平面的には一端が変調用ウェル５の領域上に掛かっている。

なお、ＬＯＤトランジスタＴＬ、転送トランジスタＴＴ及びクリアトランジスタＴＣはいずれも光発生電荷を基板水平方向（ラテラル方向）に移動させるものである。即ち、本実施の形態においては、変調用ウェル５に蓄積された光発生電荷は、クリアトランジスタＴＣによって、残留電荷排出経路ＲＣを経由して、排出コンタクト領域１５に排出され、更に、基板表面に接続されたコンタクトを介して排出されるようになっている。

＜センサセルの断面＞
更に、図１を参照して、センサセル３の断面構造を詳細に説明する。なお、図１中、Ｎ，Ｐの添え字の−，＋はその数によって不純物濃度のより薄い部分（添え字−−−）からより濃い部分（添え字＋＋＋）の状態を示している。

図１は１単位画素（セル）とこのセルに隣接する画素のフォトダイオードＰＤ形成領域（ＰＤ）とを示している。１セルは、フォトダイオードＰＤ形成領域（ＰＤ）と変調トランジスタＴＭ形成領域（ＦＰＷ）とを有する。セル内及び隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間にアイソレーション領域（ＩＳＯ）が設けられている。

基板１の比較的深い位置には、Ｐ型基板１ａの全域にＮ^-のＮ型ウェル２１が形成されている。このＮ型ウェル２１上にＮ^-層による素子分離用のアイソレーション領域２２が形成されている。Ｎ型ウェル２１上には、アイソレーション領域２２を除く素子全体にＰ^--層２３が形成されている。

フォトダイオードＰＤ形成領域におけるＰ^--層２３が蓄積ウェル４として機能する。変調トランジスタＴＭ形成領域におけるＰ^--層２３は変調用ウェル５として機能し、この変調用ウェル５内には、Ｐ^-拡散によるキャリアポケット１０が形成されている。

セル内のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間のアイソレーション領域２２には、基板表面側において、転送トランジスタＴＴが形成される。
転送トランジスタＴＴは、基板表面にチャネルを構成するＰ^---拡散層２４が形成され、基板表面にゲート絶縁膜２５を介して転送ゲート１３が形成されて構成される。このＰ^---拡散層２４は蓄積ウェル４と変調用ウェル５とに接続されて転送経路ＲＴを構成し、転送ゲート１３の印加電圧に応じてこの転送経路ＲＴの電位障壁が制御される。

変調トランジスタＴＭ形成領域においては、基板表面にゲート絶縁膜２６を介してリングゲート６が形成され、リングゲート６下の基板表面にはチャネルを構成するＮ^--拡散層２７が形成される。リングゲート６の中央の基板表面にはＮ⁺⁺拡散層が形成されてソース領域７を構成する。また、リングゲート６の周囲の基板表面にはＮ⁺拡散層が形成されてドレイン領域８を構成する。チャネルを構成するＮ^--拡散層２７はソース領域７とドレイン領域８とに接続される。

隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間のアイソレーション領域２２には、基板表面側において、排出コンタクト領域１５及びＯＤコンタクト領域１１が形成されている。本実施の形態においては、これらの排出コンタクト領域１５とＯＤコンタクト領域１１とを兼用しているが、別体で構成してもよい。排出及びＯＤコンタクト領域１５，１１は、基板表面にＰ⁺⁺拡散層を形成することで得られる。

そして、変調トランジスタＴＭ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面側において、クリアトランジスタＴＣが形成されている。クリアトランジスタＴＣは、変調トランジスタＴＭ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面に、チャネルを構成するＰ^---拡散層２８が形成され、基板表面にゲート絶縁膜２９を介してクリアゲート１４が形成されて構成される。このＰ^---拡散層２８は変調用ウェル５と排出及びＯＤコンタクト領域１５，１１とに接続されて残留電荷排出経路ＲＣを構成し、クリアゲート１４の印加電圧に応じてこの残留電荷排出経路ＲＣの電位障壁が制御される。

フォトダイオードＰＤ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面側において、ＬＯＤトランジスタＴＬが形成されている。ＬＯＤトランジスタＴＬは、フォトダイオードＰＤ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面に、チャネルを構成するＰ^---拡散層３０が形成され、基板表面にゲート絶縁膜３１を介してＬＯＤゲート１２が形成されて構成される。このＰ^---拡散層３０は蓄積ウェル４と排出及びＯＤコンタクト領域１５，１１とに接続されて不要電荷排出経路ＲＬを構成し、ＬＯＤゲート１２の印加電圧に応じてこの不要電荷排出経路ＲＬの電位障壁が制御される。

なお、フォトダイオードＰＤ形成領域の基板表面側にはピニング層としてのＮ⁺拡散層３２が形成されている。

基板表面には層間絶縁膜４１を介して下層配線層４５が形成され、下層配線層４５上には層間絶縁膜４２を介して上層配線層４６が形成される。更に、上層配線層４６上には層間絶縁膜４３を介して遮光層４７が形成され、遮光層４７上にはパシベーション膜４４が形成される。クリアゲート１４、ＬＯＤゲート１２、転送ゲート１３、排出及びＯＤコンタクト領域１５，１１並びにソース領域７は、層間絶縁膜４１に開孔したコンタクトホール５１によって下層配線層４５の各配線５２に電気的に接続される。なお、下層及び上層配線層４５，４６の各配線５２，５３は例えばアルミニウム等の金属材料で形成される。

更に、下層配線層４５の各配線５２と上層配線層４６の各配線５３とは、層間絶縁膜４２に形成したコンタクトホール５４を介して電気的に接続されている。また、層間絶縁膜４３には遮光層４７に形成された遮光膜５６と上層配線層４６の１配線とを接続するためのコンタクトホール５５が開孔されており、排出及びＯＤコンタクト領域１５，１１は、下層及び上層配線層４５，４６を介して遮光膜５６に接続されるようになっている。

本実施の形態においては、転送トランジスタＴＴ、クリアトランジスタＴＣ及びＬＯＤトランジスタＴＬを独立して制御して、転送経路ＲＴ、残留電荷排出経路ＲＣ及び不要電荷排出経路ＲＬの電位障壁を制御するようになっている。正孔のポテンシャルを基準にこれらの経路ＲＴ，ＲＣ，ＲＬのポテンシャルの高低を説明すると、蓄積期間においては、転送経路ＲＴ、残留電荷排出経路ＲＣ及び不要電荷排出経路ＲＬのポテンシャルを光発生電荷（ホールの場合）の蓄積が可能なように、充分に高いポテンシャルに設定すると共に、残留電荷排出経路ＲＣ及び不要電荷排出経路ＲＬのポテンシャルを転送経路ＲＴのポテンシャルよりも低く設定するようになっている。なお、以後、通常の電子を基準にしたポテンシャルの高低の説明ではなく、ポテンシャルの高低については正孔のポテンシャルを基準にして説明する。

本実施の形態においては、変調用ウェル５に残留する光発生電荷を排出するクリア動作は、上述したように、残留電荷排出経路ＲＣを介して行われる。このクリア動作が確実に行われるように、排出及びＯＤコンタクト領域１５，１１に接続された残留電荷排出経路ＲＣのポテンシャルを充分に低く設定すると共に、変調用ウェル５内の各部におけるポテンシャルを残留電荷排出経路ＲＣのポテンシャルよりも高く設定し、更に、理想的には、変調用ウェル５内の各部において、残留電荷排出経路ＲＣからの距離が遠いほど、ポテンシャルを高くして、変調用ウェル５内の各部から残留電荷排出経路ＲＣまでのポテンシャル勾配が徐々に小さくなるように略同一方向の傾斜を有するように設定するようになっている。

このようなポテンシャルの設定は、ソース領域７とＮ型ウェル２１との間の距離Ｄ（図１参照）を後述するように適宜設定することによって達成することができる。

＜装置全体の回路構成＞
次に、図３を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。

固体撮像装置６１は図１及び図２のセンサセル３を含むセンサセルアレイ６２とセンサセルアレイ６２中の各センサセル３を駆動する回路６４〜７０とを有している。センサセルアレイ６２は、セル３をマトリクス状に配置して構成されている。センサセルアレイ６２は、例えば、６４０×４８０のセル３と、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサセルアレイ６２は例えば７１２×５００のセル３で構成される。

＜センサセルの等価回路＞
図４は図３中の各センサセルの具体的な回路構成を示している。図４（Ａ）はセンサセルの等価回路を示し、図４（Ｂ）はセンサセルと各信号線との接続を示している。

各センサセル３は、光電変換を行うフォトダイオードＰＤと、光信号を検出して読み出すための変調トランジスタＴＭ並びに光発生電荷の転送を制御する転送トランジスタＴＴとを含む。フォトダイオードＰＤは入射光に応じた電荷（光発生電荷）を生じさせ、生じた電荷を蓄積ウェル４（図４では接続点ＰＤＷに相当）内に蓄積する。転送トランジスタＴＴは、蓄積期間において蓄積ウェル４に蓄積された光発生電荷を、転送期間において変調トランジスタＴＭの閾値変調用の変調用ウェル５（図４では接続点ＴＭＷに相当）内のキャリアポケット１０に転送させて保持させる。

変調トランジスタＴＭは、キャリアポケット１０に光発生電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット１０内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、変調トランジスタＴＭのソース電圧は、キャリアポケット１０内の電荷に応じたもの、即ち、フォトダイオードＰＤの入射光の明るさに対応したものとなる。

変調用ウェル５と端子との間には残留電荷排出制御素子であるクリアトランジスタＴＣが配置されている。クリアトランジスタＴＣは変調用ウェル５と端子との間の電位障壁を制御して、画素信号の読み出し終了後にセル３の変調用ウェル５に残留した電荷を端子に排出させる。一方、蓄積ウェル４と端子との間には不要電荷排出制御素子としてのＬＯＤトランジスタＴＬが配置されている。ＬＯＤトランジスタＴＬは蓄積ウェル４と端子との間の電位障壁を制御して、蓄積ウェル４内の不要電荷を端子に排出させる。

このように各セル３は、変調トランジスタＴＭのリングゲート６、ソース及びドレイン、転送トランジスタＴＴの転送ゲート１３、クリアトランジスタＴＣのクリアゲート１４並びにＬＯＤトランジスタＴＬのＬＯＤゲート１２に駆動信号が印加されることで、蓄積、転送、読み出し及び排出等の動作を呈する。セル３の各部には図３に示すように、垂直駆動走査回路６４〜６６、ドレイン駆動回路６７及び転送駆動回路６８から信号が供給されるようになっている。これらの垂直駆動走査回路６４〜６６、ドレイン駆動回路６７及び転送駆動回路６８によって、ブランキング手段及び蓄積クリア手段が構成される。

図４（Ｂ）はマトリクス状に配列されたセル３のうちの１つのセルについて、各走査回路６４〜６６、各駆動回路６７，６８及び信号出力回路６９との接続を示している。他のセルの接続状態も同様である。各セル３は、センサセルアレイ６２に水平方向に配列された複数のソース線と垂直方向に配列された複数のゲート線との交点に対応して設けられている。水平方向に配列された各ラインの各セル３は、変調トランジスタＴＭのリングゲート６が共通のゲート線に接続され、垂直方向に配列された各列の各セル３は、変調トランジスタＴＭのソースが共通のソース線に接続される。

複数のゲート線の１つにオン信号を供給することで、オン信号が供給されたゲート線に共通接続された各セルが同時に選択されて、これらの選択されたセルの各ソースから各ソース線を介して画素信号が出力される。垂直駆動走査回路６４は１フレーム期間においてゲート線にオン信号を順次シフトさせながら供給する。オン信号が供給されたラインの各セルからの画素信号が１ライン分同時にソース線から読み出されて信号出力回路６９に供給される。１ライン分の画素信号は水平駆動走査回路７０によって、信号出力回路６９から画素毎に順次出力（ライン出力）される。

本実施の形態においては、蓄積ウェル４と変調用ウェル５とはポテンシャル上分離独立して形成されており、蓄積ウェル４と変調用ウェル５との間の電位障壁を制御する転送トランジスタＴＴによって、フォトダイオードＰＤによる光発生電荷の蓄積と、変調トランジスタＴＭによる画素信号の読出しとが同時に実行可能である。転送トランジスタＴＴの制御は、転送駆動回路６８からゲート信号を各転送トランジスタＴＴの転送ゲート１３に供給することで行われる。

また、本実施の形態においては、上述したように、隣接配置される蓄積ウェル４の不要電荷排出経路ＲＬと変調用ウェル５からの残留電荷排出経路ＲＣとを相互に異なる経路に設定し、これらの２つの経路の電位障壁を夫々制御するＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣを設けることで、蓄積ウェル４からの不要電荷の排出及び変調用ウェル５からの残留電荷の排出を行うようになっている。ＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣの制御は、垂直駆動走査回路６５，６６から夫々ゲート信号を各ＬＯＤゲート１２又はクリアゲート１４に供給することで行われる。なお、ドレイン駆動回路６７は、各変調トランジスタＴＭのドレインに、ドレイン電圧を供給する。

＜蓄積期間と読み出し期間との関係＞
図５は本実施の形態における各駆動期間を説明するためのタイミングチャートである。
なお、図５はノーマルモード時の駆動シーケンスを示している。図５において、Ｌ1 ，Ｌ2 ，…は、センサセルアレイ６２の各ラインに対応している。

後述するように、蓄積期間は全セルで共通の期間に設定される。しかし、読み出しは、ライン毎に行われる。ライン毎に読み出しを行うタイミングが異なり、図５では各ラインの読み出し期間（以下、ブランキング期間ともいう）をパルス形状によって示している。

［読み出し期間］
本実施の形態においては、読み出し期間（ブランキング期間）は、Ｓ（シグナル）変調期間、クリア期間及びＮ（ノイズ）変調期間によって構成される。セル３同士のばらつきや、各種ノイズの除去のために、同一セルから信号成分とノイズ成分とを読み出して比較する。Ｓ変調期間には、変調用ウェル５に蓄積された光発生電荷に基づく画素信号を読み出すＳ変調動作が行われる。クリア期間には、ノイズ成分を読み出すために、変調用ウェル５に残留する光発生電荷を残留電荷排出経路ＲＣを介して排出するクリア動作が行われる。Ｎ変調期間には、変調用ウェル５からノイズ成分を読み出すために、クリア後の画素信号を読み出すＮ変調動作を行う。

［蓄積期間］
本実施の形態においては、ブランキング期間においても、蓄積ウェル４に対しては蓄積動作（並行蓄積動作）を行うようになっている。即ち、ブランキング期間のＳ変調期間、クリア期間及びＮ変調期間は、夫々、蓄積の点から言えば、Ｓ変調時の並行蓄積期間Ｓｓ、クリア時の並行蓄積期間Ｓｃ及びＮ変調時の並行蓄積期間Ｓｎとなる。

本実施の形態の蓄積期間は、ブランキング期間と同一期間の並行蓄積期間の他に、単独の蓄積動作を行う単独蓄積期間Ｓａを含む。ブランキング期間において読み出された画素信号は、ラインメモリ（図３の信号出力回路６９に相当）に保持される。このラインメモリから１ライン分の画素信号が画素単位で順次出力されて、ラインメモリの出力が終了した後に次のラインの各セルからの読み出しが行われる。従って、ラインメモリから出力が終了するまでは、次ラインのセルからの読み出しを行うことができず、単独蓄積期間Ｓａは、このようなラインメモリからの画素信号の転送出力（ライン出力）に必要な期間（以下、ライン出力期間という）に設定される。

本実施の形態においては、図５では図示を省略しているが、ライン出力期間においても、後述する蓄積初期化の処理であるＰＤクリアを実施するＰＤクリア期間（蓄積初期化期間）を設けるようになっている。なお、ＰＤクリアは蓄積ウェル４内の不要電荷を排出する処理、即ち、蓄積の初期化のための処理であり、蓄積期間の始期を決定するものである。

［フレーム内のシーケンス］
本実施の形態においては、例えば図５に示すように、１フレーム期間は、後述する転送期間及びＰＤクリア期間の後に、単独蓄積期間Ｓａ（ライン出力期間と同一期間）と並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎ（ブランキング期間と同一期間）とが巡回的に繰り返されて構成される。センサセルアレイ６２の全てのセル３は、単独蓄積期間Ｓａ及び並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎの動作を巡回的に繰り返し、並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎのうち図５のパルス形状で示す期間だけ、ライン毎にブランキング期間に設定されて読み出し動作が行われる。単独蓄積期間Ｓａとブランキング期間とは、１フレーム期間において、ライン数分だけ繰り返えされる。

即ち、１フレーム期間はライン数分のブランキング期間を有し、各ラインは夫々１フレーム期間中で１回のブランキング期間だけ読み出しを行うライン（以下、読み出しラインという）に指定される。読み出しライン中の各セルを読み出しセルという。また、読み出しライン以外のラインを非読み出しラインと呼び、非読み出しライン中の各セルを非読み出しセルという。

単独蓄積期間Ｓａ及び並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎにおいては、蓄積ウェル４に光発生電荷が逐次蓄積される。図５に示すように、ブランキング期間前に発生しているＰＤクリア期間終了時からフレーム期間の終了時までの間が蓄積期間であり、この期間に蓄積ウェル４に蓄積された光発生電荷は、次のフレームの先頭期間である図５に示す転送期間において、蓄積ウェル４から変調用ウェル５に転送されて保持される。転送期間には、全セルが転送動作を行う。

次に、僅かな期間であるが、転送期間終了から蓄積期間の開始までの間に生じた光発生電荷を排出させるために、ＰＤクリア期間が設定される。ＰＤクリア期間においては、全セルの蓄積ウェル４から不要電荷が排出される。なお、ＰＤクリア期間は、蓄積期間の長さを設定するためのものであり、ノーマルモードではＰＤクリア期間は省略可能である。
従って、ノーマルモードでは、ライン出力期間においてＰＤクリア期間を設定する必要はない。

所定のラインについてみれば、例えば、ラインＬ１の各セルは、図５に示すブランキング期間に、読み出しセルとして、変調トランジスタＴＭ側では、Ｓ変調動作、クリア動作及びＮ変調動作が行われ、同時に、蓄積ウェル４側では、Ｓ変調時の並行蓄積動作Ｓｓ、クリア時の並行蓄積動作Ｓｃ及びＮ変調時の並行蓄積動作Ｓｎが行われる。ラインＬ１の各セルは、このブランキング期間以外の期間は非読み出しセルとして、単独蓄積動作Ｓａ、Ｓ変調時の並行蓄積動作Ｓｓ、クリア時の並行蓄積動作Ｓｃ及びＮ変調時の並行蓄積動作Ｓｎを巡回的に繰り返す。

即ち、いずれのセルも、転送期間及びＰＤクリア期間を除く期間は、全て、単独又は並行蓄積期間に設定され、特に、読み出しセルのブランキング期間についても、並行蓄積動作が行われる。そして、蓄積された光発生電荷は、次のフレームの先頭の転送期間において、変調用ウェル５に転送される。即ち、前フレームのＰＤクリア期間の終了（ＰＤクリア期間が省略された場合には転送期間の終了）から転送期間の開始時までが各セルの蓄積期間であり、ブランキングに用いられる画素信号は前フレームの蓄積期間に蓄積された光発生電荷に基づくものとなる。

＜ソース領域とＮ型ウェルとの間の距離＞
本実施の形態においては、変調用ウェル５からの残留電荷の排出（クリア）を確実にするように、各部の不純物プロファイルの設計を行うと共に、ソース領域７とＮ型ウェル２１との間の距離を最適な値の範囲に設定するようになっている。

例えば、Ｎ型ウェル２１は、用意したＰ基板１に、燐（31Ｐ＋）イオンをピーク位置約１．５ｕｍ、ピーク不純物濃度約８．０×１０Ｅ１６ｃｍ^-3となるようなイオン打ち込みを行うことで形成する。これにより、比較的深い位置にＮ^-のＮ型ウェル２１を形成する。

変調用ウェル５については、Ｎ型ウェル２１上に、例えば、ボロン（１１Ｂ＋）イオンをまずピーク位置約０．６ｕｍ、ピーク不純物濃度約３．０×１０Ｅ１６ｃｍ^-3、ついでピーク位置約０．４ｕｍ、ピーク不純物濃度約３．０×１０Ｅ１６ｃｍ^-3となるようなイオン打ち込みを行うことで形成する。また、キャリアポケット１０は、変調用ウェル５内のリングゲート部６ａ下方に、例えば、ボロン（１１Ｂ＋）イオンをピーク位置約０．１ｕｍ、ピーク不純物濃度約１．７×１０Ｅ１７ｃｍ^-3となるようなイオン打ち込みを行うことで形成される。
更に、キャリアポケット１０上の基板表面近傍に、変調トランジスタＴＭのチャネルを得るためのＮ^--層２７を、例えば、ヒ素（７５Ａｓ＋）イオンをピーク位置約０．０５ｕｍ、ピーク不純物濃度約２．０×１０Ｅ１７となるようなイオン打ち込みを行うことで形成する。

一方、クリアトランジスタＴＣのチャネルドープとして、例えば、ボロン（１１Ｂ＋）イオンをまずピーク位置約０．０３ｕｍ、ピーク不純物濃度約５．０×１０Ｅ１７ｃｍ^-3となるようなイオン打ち込みを行うことで形成する。このイオン打ち込みによって、残留電荷排出経路ＲＣを構成するＰ^---拡散層２８が形成される。これにより、クリアゲート１４下のポテンシャルを比較的低下させて、変調用ウェル５内の残留電荷の排出を容易にしている。また、排出コンタクト領域１５及びＯＤコンタクト領域１１については、クリアゲート１４に隣接した位置の基板表面に、例えば、ボロン（１１Ｂ＋）イオンをまずピーク位置約０．１ｕｍ、ピーク不純物濃度約１．７×１０Ｅ２０ｃｍ^-3となるようなイオン打ち込みを行うことで形成する。

そして、クリア時においては、例えば、リングゲート（ＲＧ）６に１．５Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に０．０Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに２．５Ｖを印加し、ソースに５．０Ｖを印加する。このような駆動電圧の印加によって、クリアゲート１４による排出経路の電位障壁を充分に低下させて、変調用ウェル５に残留している電荷を排出経路から排出コンタクト領域１５に流す。クリア動作によって、変調用ウェル５内の光発生電荷を除去して、ノイズ成分の読み出し（ノイズ変調）を可能にする。

図６は横軸に残留電荷排出経路ＲＣからの距離をとり、縦軸に正孔を基準としたポテンシャルをとって、変調用ウェル５内の所定の位置からＰ^---拡散層２８（残留電荷排出経路ＲＣ）までのポテンシャルの変化を示すグラフである。

図６の破線はソース領域７とＮウェル型２１までの距離Ｄ（図１参照）が比較的大きい場合のポテンシャルの変化を示し、実線は距離Ｄが所定の閾値よりも小さい場合のポテンシャルを示している。

図６の破線に示すように、距離Ｄが比較的大きい場合には変調用ウェル５内において、ポテンシャルポケットが生じる。一方、実線に示すように、距離Ｄが所定の閾値（上限値）よりも小さい場合には、ポテンシャルポケットは生じることなく、ポテンシャル勾配の向きは変調用ウェル５内のいずれの位置においてもＰ^---拡散層２８まで略同じ方向となる。

一方、距離Ｄが所定の値よりも小さくなると、Ｎ型ウェル２１、Ｐ型の変調用ウェル５及びＮ型のソース領域７による寄生バイポーラトランジスタが導通し、Ｎウェル型２１からソース領域７にリーク電流が流れる。そこで、距離Ｄは寄生バイポーラが導通しないように、所定の値（下限値）以上の値に設定するようになっている。

図７は距離Ｄ、クリア後においてキャリアポケット（ＰＫＴ）１０に残存するホール数及びＮ型ウェル２１からソース領域７に流れる電流Ｉｓｗとの関係を示す図表である。また、図８は横軸に距離Ｄをとり縦軸に残存ホール数及び電流Ｉｓｗをとって、図７をグラフ化したものである。

図７及び図８に示すように、距離Ｄが０．２５μｍ以上の場合に、リーク電流Ｉｓｗが０となる。また、キャリアポケット１０の残存ホール数は、距離Ｄが０．５５以下の場合に、０となる。

即ち、本実施の形態においては、距離Ｄを０．２５〜０．５５μｍの範囲に設定するようになっている。

このように、本実施の形態においては、距離Ｄが所定の下限値以上に設定されているので、Ｎ型ウェル２１、変調用ウェル５及びソース領域７によって構成される寄生バイポーラトランジスタが導通することはなく、また、距離Ｄが所定の上限値よりも小さいことから、変調用ウェル５にキャリアポケットが生じることはなく、クリアによって、変調用ウェル５内の残存ホール数を０にすることができ、確実に残留電荷を排出することができる。

即ち、距離Ｄを適宜の値の範囲に設定することによって、寄生バイポーラトランジスタが導通してしまうことを防止しながら、変調用ウェル５からＰ^---拡散層２８までのポテンシャル勾配を、理想的には、変調用ウェル５内のいずれの位置においても略一方向に傾斜させることができる。これにより、クリア時において、変調用ウェル５の残留電荷を確実に排出することができる。

本発明の実施の形態に係る固体撮像装置の断面を示す断面図。 本実施の形態に係る固体撮像装置の１セルの平面形状を示す平面図。 素子の全体構造を示すブロック図。 センサセルの等価回路図。 本実施の形態における各駆動期間の概略を説明するためのタイミングチャート。 変調用ウェル５内のポテンシャル勾配を説明するための説明図。 ソース・Ｎウェル間の距離Ｄとキャリアポケット（ＰＫＴ）内の残存ホール数及びソース・Ｎウェル間電流（Ｉｓｗ）との関係を示す図表。 図７の図表に基づくグラフ。

符号の説明

１１１…基板、１１２…ウェル、１１３，１１４…一方導電型の不純物拡散領域、１１５…他方導電型の不純物拡散領域、１１６…ゲート電極、１１７…サイドウォール、１１９…チャネル。

Claims (5)

1. 一方導電型の基板上に形成された他方導電型の拡散層と、
   前記基板に形成され入射した光に応じた光発生電荷を発生させる光電変換素子と、 前記拡散層上に形成され前記光電変換素子からの前記光発生電荷を保持する一方導電型の変調用ウェルと、
   前記変調用ウェル上の前記基板表面に形成されるゲート電極、前記変調用ウェル内の前記基板表面近傍に形成されるソース領域、及び前記拡散層に電気的に接続されたドレイン領域によって構成され、前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタと、
   前記変調トランジスタに隣接した前記基板表面近傍に形成される光発生電荷の排出経路とを具備し、
   前記拡散層、前記変調用ウェル及び前記ソース領域によって形成される寄生バイポーラトランジスタを導通させないように前記ソース領域及び前記拡散層との間の下限の距離を設定すると共に、前記変調用ウェルに蓄積された前記光発生電荷を前記排出経路に排出可能とするように前記ソース領域及び前記拡散層との間の上限の距離を設定することを特徴とする固体撮像装置。
2. 前記ソース領域及び前記拡散層との間の前記上限の距離は、前記変調用ウェルから前記排出経路までのポテンシャル勾配が前記変調用ウェル内のいずれの位置においても同一方向に傾斜する値に設定することを特徴とする請求項１に記載の固体撮像装置。
3. 前記ソース領域及び前記拡散層との間の前記下限の距離は、０．２５μｍであることを特徴とする請求項１に記載の固体撮像装置。
4. 前記ソース領域及び前記拡散層との間の前記上限の距離は、０．５５μｍであることを特徴とする請求項１に記載の固体撮像装置。
5. 前記ソース領域及び前記拡散層との間の距離は、０．２５〜０．５５μｍの範囲にあることを特徴とする請求項１に記載の固体撮像装置。
   

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